KR20170050411A - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

게이트 절연막의 결함을 경감시켜 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 기판 상의 게이트 절연막, 및 상기 게이트 절연막 상의 게이트 전극 구조체를 포함하되, 상기 게이트 전극 구조체는 상기 게이트 절연막 상의 하부 도전막과, 상기 하부 도전막 상의 실리콘 산화물막과, 상기 실리콘 산화물막 상의 상부 도전막을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 동작 속도를 빠르게 하고 집적도를 높이기 위한 연구가 진행되고 있다. 반도체 장치는 모스 트랜지스터(MOS transistor)와 같은 개별 소자들(discrete devices)을 구비하는데, 반도체 장치의 집적화에 따라 모스 트랜지스터의 게이트는 점점 축소되고 있으며, 게이트의 하부 채널 영역 또한 점점 좁아지고 있다.
본 발명이 해결하려는 과제는, 게이트 절연막의 결함을 경감시켜 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 게이트 절연막의 결함을 경감시켜 신뢰성을 향상시킨 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 게이트 절연막; 및 상기 게이트 절연막 상의 게이트 전극 구조체를 포함하되, 상기 게이트 전극 구조체는 상기 게이트 절연막 상의 하부 도전막과, 상기 하부 도전막 상의 실리콘 산화물막과, 상기 실리콘 산화물막 상의 상부 도전막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 실리콘 산화물막과 상기 하부 도전막 사이에 반도체 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너는 실리콘막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 게이트 절연막은 상기 트렌치의 측벽 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 상기 트렌치의 일부를 채우고, 상기 상부 도전막 상에, 상기 트렌치의 일부를 채우는 캡핑 패턴을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 기판 상에 순차적으로 형성된 계면막과, 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 계면막은 실리콘 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 절연막 사이에, 상기 기판과 격자 상수가 다른 채널층을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 돌출된 핀형 패턴을 더 포함하고, 상기 게이트 전극 구조체는 상기 핀형 패턴과 교차한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상에 돌출된 핀형 패턴; 상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막; 상기 필드 절연막의 상면 및 상기 핀형 패턴의 프로파일을 따라 형성되는 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 게이트 절연막과 이격되는 실리콘 산화물막을 포함하는 게이트 전극 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 실리콘 산화물막은 상기 게이트 절연막의 프로파일을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 필드 절연막의 상면보다 위로 돌출된 상기 핀형 패턴의 프로파일을 따라 형성된 계면막을 포함하고, 상기 계면막은 실리콘 산화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극 구조체는 하부 도전막과, 상기 하부 도전막 상의 상부 도전막을 포함하고, 상기 실리콘 산화물막은 상기 하부 도전막과 상기 상부 도전막 사이에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역에서, 상기 기판 상의 제1 게이트 절연막; 상기 제1 게이트 절연막 상에, 순차적으로 적층된 제1 하부 도전막과 제1 실리콘 산화물막과 제1 상부 도전막을 포함하는 제1 게이트 전극 구조체; 상기 제2 영역에서, 상기 기판 상의 제2 게이트 절연막; 및 상기 제2 게이트 절연막 상에, 순차적으로 적층된 제2 하부 도전막과 제2 상부 도전막을 포함하는 제2 게이트 전극 구조체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 제2 실리콘 산화물막을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 실리콘 산화물막은 상기 제2 하부 도전막과 상기 제2 상부 도전막 사이에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 상기 제2 실리콘 산화물막과 상기 제2 게이트 절연막 사이에 반도체 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너는 상기 제2 게이트 절연막과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 상기 제2 하부 도전막과 상기 제2 상부 도전막 사이에 반도체 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 상기 반도체 라이너와 상기 제2 상부 도전막 사이에 실리콘 산화물막을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 전극 구조체는 상기 제2 하부 도전막 및 상기 제2 상부 도전막 사이에 실리콘 산화물막을 비포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극 구조체는 상기 제1 실리콘 산화물막과 상기 제1 하부 도전막 사이에 반도체 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너는 실리콘막 또는 실리콘 게르마늄막 중 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 제1 게이트 절연막은 상기 제1 트렌치의 측벽 및 바닥면을 따라 형성되고, 상기 제2 게이트 절연막은 상기 제2 트렌치의 측벽 및 바닥면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 기판으로부터 돌출된 제1 핀형 패턴과, 제2 핀형 패턴을 더 포함하고, 상기 제1 게이트 전극 구조체는 상기 제1 핀형 패턴과 교차하고, 상기 제2 게이트 전극 구조체는 상기 제2 핀형 패턴과 교차한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 돌출된 핀형 패턴; 상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막; 상기 필드 절연막의 상면보다 위로 돌출된 상기 핀형 패턴의 프로파일을 따라 형성되는 제1 실리콘 산화물막; 상기 제1 실리콘 산화물막 및 상기 필드 절연막 상의 고유전율 절연막; 상기 고유전율 절연막 상에, 상기 고유전율 절연막과 이격되고, 상기 필드 절연막의 상면을 따라 연장되는 부분을 포함하는 제2 실리콘 산화물막; 및 상기 제2 실리콘 산화물막 상에, 상기 핀형 패턴과 교차하는 상부 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 실리콘 산화물막은 상기 고유전율 절연막의 프로파일을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 고유전율 절연막과 상기 제2 실리콘 산화물막 사이에, 하부 게이트 전극을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상의 게이트 절연막; 상기 게이트 절연막 상의 하부 게이트 전극; 상기 하부 게이트 전극 상의 실리콘 산화물막; 및 상기 실리콘 산화물막 상에, 상기 하부 게이트 전극과 다른 두께를 갖는 상부 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 상부 게이트 전극의 두께는 상기 하부 게이트 전극의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 기판 상에, 트렌치를 포함하는 층간 절연막을 더 포함하고, 상기 트렌치의 측벽 상에서, 상기 하부 게이트 전극의 두께는 상기 상부 게이트 전극의 두께와 다르다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에, 트렌치를 포함하는 층간 절연막; 상기 트렌치의 측벽 및 바닥면을 따라 형성되는 게이트 절연막; 및 상기 게이트 절연막 상에, 상기 트렌치를 채우는 게이트 전극 구조체를 포함하되, 상기 게이트 전극 구조체는 상기 게이트 절연막과 이격되고, 상기 트렌치의 측벽 및 바닥면 상에 형성되는 삽입 절연막을 포함하고, 상기 삽입 절연막은 원소 반도체 물질의 산화물, 산질화물 및 질화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 삽입 절연막은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 게르마늄 산화물 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체는 상기 삽입 절연막과 상기 게이트 절연막 사이의 반도체 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너는 실리콘막, 실리콘 게르마늄막, 게르마늄막 중 적어도 하나를 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 라이너는 상기 게이트 절연막과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은 상기 트렌치의 바닥면에 형성되는 계면막과, 상기 계면막 상에 상기 트렌치의 측벽 및 바닥면을 따라 형성되는 고유전율 절연막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 계면막과, 상기 삽입 절연막은 각각 실리콘 산화물을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 게이트 절연막을 형성하고, 상기 게이트 절연막 상에, 하부 게이트 전극과, 실리콘막을 순차적으로 형성하고, 상기 실리콘막의 적어도 일부를 산화시켜, 실리콘 산화물막을 형성하고, 상기 실리콘 산화물막을 마스크로 이용하여, 상기 게이트 절연막 및 상기 하부 게이트 전극을 열처리하고, 상기 열처리 후, 상기 실리콘 산화물막 상에 상부 게이트 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 하부 게이트 전극과 상기 실리콘막은 인시츄(in-situ)로 형성한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상의 제1 영역에 제1 게이트 절연막을 형성하고, 상기 기판 상의 제2 영역에 제2 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에, 제1 하부 게이트 전극 및 제2 하부 게이트 전극을 각각 형성하고, 상기 제1 하부 게이트 전극 및 상기 제2 게이트 전극 상에, 제1 실리콘막 및 제2 실리콘막을 각각 형성하고, 상기 제1 및 제2 실리콘막의 적어도 일부를 산화시켜, 제1 실리콘 산화물막 및 제2 실리콘 산화물막을 각각 형성하고, 상기 제1 및 제2 실리콘 산화물막을 마스크로 이용하여, 상기 제1 및 제2 게이트 절연막과, 상기 제1 및 제2 하부 게이트 전극을 열처리하고, 상기 열처리 후, 상기 제1 실리콘 산화물막 및 상기 제2 실리콘 산화물막 상에 제1 및 제2 도전막을 형성하고, 상기 제1 실리콘 산화물막을 식각 정지막으로 이용하여, 상기 제1 도전막을 제거하고, 상기 제1 도전막을 제거한 후, 상기 제1 실리콘 산화물막 및 상기 제2 도전막 상에, 제3 도전막 및 제4 도전막을 각각 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 게이트 전극 및 상기 제1 실리콘막과, 상기 제2 하부 게이트 전극 및 상기 제2 실리콘막을 인시츄로 형성한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 도 6의 A - A를 따라서 절단한 단면도이다.
도 8은 도 6의 B - B를 따라서 절단한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 C - C 및 E - E를 따라서 절단한 단면도이다.
도 18은 도 16의 D - D 및 F - F를 따라서 절단한 단면도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 20은 도 19의 반도체 장치의 레이아웃도이다.
도 21 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)을 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 기판 내에 형성되는 STI(shallow trench isolation)와 같은 소자 분리막 등의 도시는 생략한다.
도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 게이트 스페이서(140)와, 제1 트렌치(140t)와, 제1 게이트 절연막(135)과, 제1 게이트 전극 구조체(MG1)를 포함할 수 있다. 제1 게이트 전극 구조체(MG1)는 제1 하부 도전막(120)과, 제1 상부 도전막(125)과, 제1 삽입 절연막(130)을 포함할 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
이 후의 설명에서, 설명의 편의성을 위해, 기판(100)은 실리콘을 포함하는 기판인 것으로 설명한다.
제1 게이트 스페이서(140)는 기판(100) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
제1 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 경우에 따라, 제1 게이트 스페이서(140)는 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있다. 이에, 제1 게이트 스페이서(140)는 이후에 설명되는 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의될 수 있다. 제1 트렌치(140t)는 예를 들어, 제1 게이트 스페이서(140)를 트렌치의 측벽으로 하고, 기판(100)의 상면을 트렌치의 바닥면으로 할 수 있다.
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 트렌치(140t)를 정의하는 제1 게이트 스페이서(140)의 외측벽을 둘러싸고 있을 수 있다. 층간 절연막(190)은 제1 트렌치(140t)를 포함할 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 절연막(190)은 단일층인 것으로 도시되었지만, 이에 제한되는 것은 아니고, 복수의 층을 포함할 수도 있다. 또한, 층간 절연막(190)의 적어도 일부는 예를 들어, 실리콘 또는 게르마늄과 같은 불순물을 포함하고 있을 수도 있다.
제1 게이트 절연막(135)은 기판(100) 상에 형성될 수 있다. 제1 게이트 절연막(135)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제1 게이트 절연막(135)은 기판(100) 상에 순차적으로 적층된 제1 계면막(interfacial layer)(136)과 제1 고유전율 절연막(137)을 포함할 수 있다.
제1 계면막(136)은 기판(100) 상에 형성될 수 있다. 제1 계면막(136)은 제1 트렌치(140t)의 바닥면에 형성될 수 있다.
제1 계면막(136)은 제1 트렌치(140t)의 측벽 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(136)을 형성하는 방법에 따라, 제1 계면막(136)은 제1 트렌치(140t)의 측벽 상에도 형성될 수 있다.
제1 계면막(136)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 기판(100)의 종류 또는 제1 고유전율 절연막(137)의 종류 등에 따라, 제1 계면막(136)은 다른 물질을 포함할 수 있음은 물론이다.
제1 고유전율 절연막(137)은 제1 계면막(136) 상에 형성될 수 있다. 제1 고유전율 절연막(137)은 제1 트렌치(140t)의 바닥면 및 측벽을 따라서 형성될 수 있다.
제1 고유전율 절연막(137)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
또한, 상술한 제1 고유전율 절연막(137)은 산화물을 중심으로 설명하였지만, 이와 달이, 제1 고유전율 절연막(137)은 상술한 금속성 물질의 질화물(일 예로, 하프늄 질화물(hafnium nitride)) 또는 산질화물(일 예로, 하프늄 산질화물(hafnium oxynitride) 중 하나 이상을 포함할 수도 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극 구조체(MG1)는 제1 게이트 절연막(135) 상에 형성될 수 있다. 제1 게이트 전극 구조체(MG1)는 제1 트렌치(140t)를 채울 수 있다. 제1 게이트 전극 구조체(MG1)의 상면은 층간 절연막(190)의 상면과 동일 평면 상에 놓일 수 있다.
제1 하부 도전막(120)은 제1 게이트 절연막(135) 상에 형성될 수 있다. 제1 하부 도전막(120)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 다시 말하면, 제1 하부 도전막(120)은 제1 게이트 절연막(135)의 프로파일을 따라서 형성될 수 있다.
제1 하부 도전막(120)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TiSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한, 제1 하부 도전막(120)은 상술한 물질이 산화된 형태를 포함할 수도 있다. 제1 하부 도전막(120)은 단일막이거나, 상술한 물질들의 적층막일 수 있다.
제1 삽입 절연막(130)은 제1 하부 도전막(120) 상에 형성될 수 있다. 제1 삽입 절연막(130)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 삽입 절연막(130)은 제1 하부 도전막(120)의 프로파일을 따라서 형성될 수 있다.
제1 삽입 절연막(130)은 제1 게이트 절연막(135)과 이격되어 형성된다. 즉, 제1 삽입 절연막(130)과 제1 게이트 절연막(135) 사이에 제1 하부 도전막(120)이 위치하므로, 제1 트렌치(140t)의 바닥면 상에서, 서로 마주보는 제1 삽입 절연막(130)의 일면과 제1 게이트 절연막(135)의 일면은 서로 접하지 않는다.
제1 삽입 절연막(130)은 원소 반도체 물질의 산화물, 산질화물 및 질화물 중 적어도 하나를 포함할 수 있다. 제1 삽입 절연막(130)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 게르마늄 산화물 중 적어도 하나를 포함할 수 있다.
반도체 장치를 제조하는 과정에서, 제1 삽입 절연막(130)은 제1 고유전율 절연막(137)의 결함을 치유하는 열처리 공정시 캡핑층의 역할을 할 수 있다. 또한, 제1 상부 도전막(125)을 형성하는 과정에서, 제1 삽입 절연막(130)은 식각 정지막의 역할을 할 수도 있다.
이하의 설명에서, 제1 삽입 절연막(130)은 실리콘 산화물막인 것으로 설명한다.
제1 상부 도전막(125)은 제1 삽입 절연막(130) 상에 형성될 수 있다. 제1 상부 도전막(125)은 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 다시 말하면, 제1 상부 도전막(125)은 제1 삽입 절연막(130)의 프로파일을 따라서 형성될 수 있다.
제1 상부 도전막(125)은 금속, 금속 질화물, 금속 탄화물 등을 포함할 수 있고, 예를 들어, TiN, WN, Ru, TiAl, TiAlN, TiAlC-N TaN, TiAlC, TiC, TaC, TaCN, TaSiN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Ru, Rh, Pd, Ir, Os, Ag, Au, Zn, V, Fe, Cr, Cd 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 상부 도전막(125)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다. 제1 상부 도전막(125)은 단일막이거나, 상술한 물질들의 적층막일 수 있다.
제1 삽입 절연막(130)은 절연 물질을 포함하지만, 제1 삽입 절연막(130)의 두께는 반도체 장치의 문턱 전압에 큰 영향을 주지 않는 두께를 가질 수 있다. 또는, 제1 삽입 절연막(130)의 두께는 일함수를 조절할 수 있는 두께를 가질 수도 있다.
제1 게이트 전극 구조체(MG1)는 도전성의 제1 하부 도전막(120)과, 절연성의 제1 삽입 절연막(130)과, 도전성의 제1 상부 도전막(125)이 순차적으로 적층되어 있을 수 있다.
기판(100)의 상면을 기준으로 보면, 절연성의 제1 게이트 절연막(135)과, 도전성의 제1 하부 도전막(120)과, 절연성의 제1 삽입 절연막(130)과, 도전성의 제1 상부 도전막(125)이 순차적으로 형성되어 있을 수 있다. 즉, 기판(100) 상에 절연성막과, 도전성막이 교대로 적층되어 있을 수 있다.
제1 하부 도전막(120)의 두께는 제1 상부 도전막(125)의 두께와 다른 두께를 가질 수 있다. 예를 들어, 제1 하부 도전막(120)의 두께는 제1 상부 도전막(125)의 두께보다 얇을 수 있다.
제1 게이트 전극 구조체(MG1)의 제조 공정을 고려할 때, 제1 트렌치(140t)의 측벽 상의 제1 상부 도전막(125)의 두께(t21)은 제1 트렌치(140t)의 측벽 상의 제1 하부 도전막(120)의 두께(t11)보다 두꺼울 수 있다. 이 때, 제1 트렌치(140t)의 측벽 상의 제1 상부 도전막(125)의 두께는, 제1 삽입 절연막(130) 상에서 제1 트렌치(140t)를 채우는 제1 상부 도전막(125)의 폭의 반절일 수 있다.
제1 소오스/드레인 영역(145)은 제1 게이트 전극 구조체(MG1)에 인접하여 형성될 수 있다.
제1 소오스/드레인 영역(145)은 기판(100) 내에 형성된 불순물 영역으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소오스/드레인 영역(145)은 기판(100) 상 또는 기판(100) 내에 형성된 에피택셜층을 포함할 수 있다.
또한, 제1 소오스/드레인 영역(145)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스/드레인 영역일 수도 있다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 2를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극 구조체(MG1)는 제1 반도체 라이너(132)을 더 포함할 수 있다.
제1 반도체 라이너(132)은 제1 하부 도전막(120)과 제1 상부 도전막(125) 사이에 형성될 수 있다. 제1 반도체 라이너(132)는 제1 게이트 절연막(135)과 제1 삽입 절연막(130) 사이에 형성될 수 있다. 좀 더 구체적으로, 제1 반도체 라이너(132)는 제1 삽입 절연막(130)과 제1 하부 도전막(120) 사이에 형성될 수 있다.
제1 반도체 라이너(132)는 제1 하부 도전막(120) 상에 형성될 수 있다. 제1 반도체 라이너(132)는 제1 트렌치(140t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제1 반도체 라이너(132)는 제1 하부 도전막(120)의 프로파일을 따라서 형성될 수 있다.
제1 하부 도전막(120) 상에, 제1 반도체 라이너(132) 및 제1 삽입 절연막(130)은 제1 하부 도전막(120)의 프로파일을 따라서 형성될 수 있다.
제1 반도체 라이너(132)는 제1 게이트 절연막(135)과 이격되어 형성된다. 제1 반도체 라이너(132)와 제1 게이트 절연막(135) 사이에 제1 하부 도전막(120)이 위치하므로, 제1 트렌치(140t)의 바닥면 상에서, 서로 마주보는 제1 반도체 라이너(132)의 일면과 제1 게이트 절연막(135)의 일면은 서로 접하지 않는다.
제1 반도체 라이너(132)는 반도체 물질을 포함할 수 있다. 제1 반도체 라이너(132)는 예를 들어, 실리콘막, 실리콘 게르마늄막, 게르마늄막 중 적어도 하나를 포함할 수 있다.
제1 반도체 라이너(132) 상의 제1 삽입 절연막(130)은 제1 반도체 라이너(132)의 산화물, 산질화물 또는 질화물 형태를 포함할 수 있다.
이하의 설명에서, 제1 반도체 라이너(132)는 실리콘막인 것으로 설명한다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 3을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑 패턴(150)을 더 포함할 수 있다.
제1 게이트 전극 구조체(MG1)는 제1 트렌치(140t)의 일부를 채울 수 있다. 예를 들어, 제1 상부 도전막(125)의 상면은 층간 절연막(190)의 상면보다 기판(100)에 인접할 수 있다.
캡핑 패턴(150)은 제1 게이트 전극 구조체(MG1) 및 제1 게이트 절연막(135) 상에 형성될 수 있다. 다시 말하면, 캡핑 패턴(150)은 제1 하부 도전막(120) 및 제1 상부 도전막(125) 상에 형성될 수 있다.
캡핑 패턴(150)은 제1 트렌치(140t)의 일부를 채워서 형성될 수 있다.
캡핑 패턴(150)은 제1 트렌치(140t)의 일부를 채워서 형성되므로, 캡핑 패턴(150)의 상면은 제1 게이트 스페이서(140)의 상면 및 층간 절연막(190)의 상면과 동일 평면에 놓여있을 수 있다.
캡핑 패턴(150)은 자기 정렬 컨택(Self Aligned Contact)을 형성하기 위한 가이드 역할을 할 수 있으므로, 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(150)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 탄화 산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 제1 게이트 절연막(135)은 제1 게이트 스페이서(140) 및 캡핑 패턴(150) 사이로 연장될 수도 있다. 즉, 서로 마주보는 제1 게이트 스페이서(140)의 내측벽 및 캡핑 패턴(150)의 측벽 사이에, 제1 게이트 절연막(135)의 일부가 연장되어 있을 수 있다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 4를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 게이트 전극 구조체(MG1)와 기판(100) 사이에 제1 채널층(115)을 더 포함할 수 있다.
제1 채널층(115)은 기판(100)과 제1 게이트 절연막(135) 사이에 형성될 수 있다. 제1 채널층(115)은 기판(100)의 상면 상에 형성될 수 있다.
제1 채널층(115)은 기판(100)을 이루는 물질과 다른 물질을 포함할 수 있다. 예를 들어, 제1 채널층(115)은 기판(100)과 격자 상수가 다른 물질을 포함할 수 있다.
기판(100)이 실리콘 기판일 경우, 제1 채널층(115)은 실리콘보다 격자 상수가 큰 실리콘 게르마늄을 포함할 수 있다.
이와 달리, 기판(100)이 실리콘 게르마늄을 포함할 경우, 제1 채널층(115)은 기판(100)에 포함된 실리콘 게르마늄보다 격자 상수보다 큰 실리콘 게르마늄 또는 게르마늄을 포함할 수 있다. 또는, 제1 채널층(115)은 실리콘 게르마늄보다 격자 상수가 작은 실리콘을 포함할 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 고유전율 절연막(137)은 제1 게이트 전극 구조체(MG1)와 제1 게이트 스페이서 사이로 연장되는 부분을 포함하지 않을 수 있다.
또한, 제1 게이트 전극 구조체(MG1)에서, 제1 하부 도전막(120) 및 제1 삽입 절연막(130)은 제1 게이트 스페이서(140)의 내측벽을 따라서 연장되는 부분을 포함하지 않을 수 있다.
예를 들어, 제1 하부 도전막(120)의 두께는 제1 상부 도전막(125)의 두께보다 얇을 수 있다. 기판(100)의 상면 상의 제1 상부 도전막(125)의 두께(t22)는 기판(100)의 상면 상의 제1 하부 도전막(120)의 두께(t12)보다 두꺼울 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 7은 도 6의 A - A를 따라서 절단한 단면도이다. 도 8은 도 6의 B - B를 따라서 절단한 단면도이다. 설명의 편의상 도 1을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6 내지 도 8을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 핀형 패턴(110)과, 제1 게이트 전극 구조체(MG1)와, 제1 게이트 스페이서(140)와, 제1 게이트 절연막(135)을 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제1 핀형 패턴(110)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
필드 절연막(105)에 의해 둘러싸인 제1 핀형 패턴(110)은 기판(100)의 상면으로부터 멀어짐에 따라 폭이 증가할 수 있다. 이와 같은 구조를 통해, 반도체 장치의 누설 전류를 경감시킬 수 있다.
제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(110)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
제1 게이트 스페이서(140)는 필드 절연막(105) 상으로 돌출된 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 스페이서(140)는 제2 방향(Y1)을 따라서 길게 연장될 수 있고, 제1 핀형 패턴(110)과 교차할 수 있다.
제1 트렌치(140t)는 제1 게이트 스페이서(140)에 의해 정의되므로, 제1 트렌치(140t)는 제2 방향(Y1)을 따라 길게 연장될 수 있다.
제1 게이트 절연막(135)은 필드 절연막(105) 및 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 게이트 절연막(135)은 필드 절연막(105)의 상면 및 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(136)은 제1 핀형 패턴(110) 상에 형성될 수 있다. 제1 계면막(136)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다.
제1 계면막(136)은 필드 절연막(105)의 상면 상에 형성되지 않는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 계면막(136)을 형성하는 방법에 따라, 제1 계면막(136)은 필드 절연막(105)의 상면을 따라 형성될 수도 있다.
제1 고유전율 절연막(137)은 제1 계면막(136) 상에 형성되고, 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 형성될 수 있다.
제1 게이트 전극 구조체(MG1)는 제1 게이트 절연막(135) 상에 형성되고, 제1 핀형 패턴(110)과 교차할 수 있다. 즉, 제1 하부 도전막(120)과, 제1 삽입 절연막(130)과, 제1 상부 도전막(125)은 각각 제1 핀형 패턴(110)과 교차할 수 있다.
제1 하부 도전막(120)은 제1 고유전율 절연막(137) 상에, 제1 게이트 절연막(135)의 프로파일을 따라서 형성될 수 있다.
제1 삽입 절연막(130)은 제1 하부 도전막(120) 상에, 제1 하부 도전막(120)의 프로파일을 따라서 형성될 수 있다. 제1 삽입 절연막(130)은 제1 고유전율 절연막(137)의 프로파일을 따라서 형성될 수 있다. 제1 하부 도전막(120)은 제1 삽입 절연막(130)과 제1 고유전율 절연막(137) 사이에 형성된다.
제1 삽입 절연막(130)은 제1 게이트 절연막(135) 즉, 제1 고유전율 절연막(137)과 이격되어 형성될 수 있다. 제1 삽입 절연막(130)은 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성되는 부분과, 필드 절연막(105)의 상면을 따라 연장되는 부분을 포함할 수 있다.
제1 계면막(136) 및 제1 삽입 절연막(130)이 실리콘 산화물을 포함할 경우, 서로 이격되는 실리콘 산화물막 사이에, 제1 고유전율 절연막(137) 및 제1 하부 도전막(120)이 위치할 수 있다. 제1 계면막(136) 및 제1 삽입 절연막(130) 사이에서, 제1 고유전율 절연막(137) 및 제1 하부 도전막(120)은 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 연장될 수 있다.
제1 상부 도전막(125)은 제1 삽입 절연막(130) 상에 형성될 수 있다.
제1 소오스/드레인 영역(145)은 제1 핀형 패턴(110) 내에 형성될 수 있다. 제1 소오스/드레인 영역(145)은 제1 핀형 패턴(110) 내에, 또는 제1 핀형 패턴(110) 상에 형성된 에피택셜층을 포함할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 6 내지 도 8을 이용하여 설명한 것과 다른 점을 위주로 설명한다. 참고로, 도 9는 도 6의 A - A를 따라서 절단한 단면도이다.
도 9를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극 구조체(MG1)는 제1 핀형 패턴(110)의 프로파일 및 필드 절연막(105)의 상면을 따라서 연장되는 제1 반도체 라이너(132)를 더 포함할 수 있다.
제1 반도체 라이너(132)은 제1 하부 도전막(120)과 제1 상부 도전막(125) 사이에 형성될 수 있다. 제1 반도체 라이너(132)는 제1 게이트 절연막(135)과 제1 삽입 절연막(130) 사이에 형성될 수 있다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
설명의 편의상, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나, 생략한다.
도 10을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 게이트 스페이서(240)와, 제2 트렌치(240t)와, 제2 게이트 절연막(235)과, 제2 게이트 전극 구조체(MG2)와, 제3 게이트 스페이서(340)와, 제3 트렌치(340t)와, 제3 게이트 절연막(335)과, 제3 게이트 전극 구조체(MG3)를 포함할 수 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)는 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
또한, 제1 영역(I)이 PMOS가 형성되는 영역이면, 제2 영역(II)은 NMOS가 형성되는 영역일 수 있고, 이와 반대로, 제1 영역(I)이 NMOS가 형성되는 영역이면, 제2 영역(II)은 PMOS가 형성되는 영역일 수 있다.
제2 게이트 스페이서(240)는 제1 영역(I)의 기판(100) 상에 형성될 수 있다. 제3 게이트 스페이서(340)는 제2 영역(II)의 기판(100) 상에 형성될 수 있다.
제2 트렌치(240t)는 제2 게이트 스페이서(240)에 의해 정의될 수 있다. 제3 트렌치(340t)는 제3 게이트 스페이서(340)에 의해 정의될 수 있다.
층간 절연막(190)은 제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)의 외측벽을 감싸고 있을 수 있다. 층간 절연막(190)은 제2 트렌치(240t) 및 제3 트렌치(340t)를 포함할 수 있다.
제2 게이트 절연막(235)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 게이트 절연막(235)은 기판(100) 상에 순차적으로 적층된 제2 계면막(236) 및 제2 고유전율 절연막(237)을 포함할 수 있다.
제3 게이트 절연막(335)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라 형성될 수 있다. 제3 게이트 절연막(335)은 기판(100) 상에 순차적으로 적층된 제3 계면막(336) 및 제3 고유전율 절연막(337)을 포함할 수 있다.
제2 계면막(236) 및 제3 계면막(336)은 각각 제2 트렌치(240t)의 바닥면 및 제3 트렌치(340t)의 바닥면 상에 형성될 수 있다. 제2 고유전율 절연막(237)은 제2 트렌치(240t)의 측벽 및 바닥면 상에 형성되고, 제3 고유전율 절연막(337)은 제3 트렌치(340t)의 측벽 및 바닥면 상에 형성될 수 있다.
제2 게이트 전극 구조체(MG2)는 제2 게이트 절연막(235) 상에 형성되고, 제2 트렌치(240t)를 채울 수 있다.
제2 게이트 전극 구조체(MG2)는 제2 게이트 절연막(235) 상에 순차적으로 적층된 제2 하부 도전막(220)과, 제2 삽입 절연막(230)과, 제2 상부 도전막(225)을 포함할 수 있다. 제2 삽입 절연막(230)은 제2 하부 도전막(220)과 제2 상부 도전막(225) 사이에 위치할 수 있다.
제2 하부 도전막(220)은 제2 게이트 절연막(235) 상에, 제2 게이트 절연막(235)의 프로파일을 따라서 형성될 수 있다. 제2 하부 도전막(220)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 삽입 절연막(230)은 제2 하부 도전막(220) 상에 형성될 수 있다. 제2 삽입 절연막(230)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 삽입 절연막(230)은 제2 게이트 절연막(235)과 이격되어 형성된다.
제2 상부 도전막(225)은 제2 삽입 절연막(230) 상에 형성될 수 있다. 제2 상부 도전막(225)은 제2 트렌치(240t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제3 게이트 전극 구조체(MG3)는 제3 게이트 절연막(335) 상에 형성되고, 제3 트렌치(340t)를 채울 수 있다.
제3 게이트 전극 구조체(MG3)는 제3 게이트 절연막(335) 상에 순차적으로 적층된 제3 하부 도전막(320)과, 제3 삽입 절연막(330)과, 제3 상부 도전막(325)을 포함할 수 있다. 제3 삽입 절연막(330)은 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에 위치할 수 있다.
제3 하부 도전막(320)은 제3 게이트 절연막(335) 상에 형성될 수 있다. 제3 하부 도전막(320)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제3 삽입 절연막(330)은 제3 하부 도전막(320) 상에 형성될 수 있다. 제3 삽입 절연막(330)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제3 삽입 절연막(330)은 제3 게이트 절연막(335)과 이격되어 형성된다.
제3 상부 도전막(325)은 제3 삽입 절연막(330) 상에 형성될 수 있다. 제3 상부 도전막(325)은 제3 트렌치(340t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 소오스/드레인 영역(245)은 제2 게이트 전극 구조체(MG2)에 인접하여 형성되고, 제3 소오스/드레인 영역(345)은 제3 게이트 전극 구조체(MG3)에 인접하여 형성될 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 게이트 전극 구조체(MG3)는 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에, 삽입 절연막을 포함하지 않을 수 있다.
즉, 제3 게이트 전극 구조체(MG3)는 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에 절연 물질을 포함하는 삽입막이 형성되지 않을 수 있다.
하지만, 제2 게이트 전극 구조체(MG2)는 제2 하부 도전막(220)과 제2 상부 도전막(225) 사이에 형성되는 제2 삽입 절연막(230)을 포함할 수 있다.
이 때, 제2 하부 도전막(220)의 두께와 제3 하부 도전막(320)의 두께는 실질적으로 동일할 수 있다.
하지만, 제3 게이트 전극 구조체(MG3)는 삽입 절연막을 포함하지 않는다. 따라서, 제2 트렌치(240t)의 폭과 제3 트렌치(340t)의 폭이 실질적으로 동일하다고 가정하면, 제3 트렌치(340t)의 측벽 상의 제3 상부 도전막(325)의 두께는 제2 트렌치(240t)의 측벽 상의 제2 상부 도전막(225)의 두께보다 두꺼울 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 게이트 전극 구조체(MG2)와 기판(100) 사이에 제2 채널층(215)을 더 포함할 수 있다.
제2 채널층(215)은 기판(100)과 제2 게이트 절연막(235) 사이에 형성될 수 있다. 제2 채널층(215)은 기판(100)의 상면 상에 형성될 수 있다.
제2 채널층(215)은 기판(100)과 다른 격자 상수를 갖는 물질을 포함할 수 있다. 제1 영역(I)에 PMOS가 형성되고, 기판(100)이 실리콘 기판일 경우, 제2 채널층(215)은 실리콘 게르마늄을 포함할 수 있다.
도 12에서, 제2 영역(II)에는 채널층이 형성되지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 영역(I) 및 제2 영역(II)에 기판(100)과 격자 상수가 다른 물질을 갖는 채널층이 각각 형성될 수 있다.
기판(100)이 실리콘 게르마늄을 포함하고, 제1 영역(I)에 PMOS가 형성되고, 제2 영역(II)에 NMOS가 형성된다면, 제1 영역(I)에 형성되는 채널층은 기판(100)보다 격자 상수가 큰 물질을 포함할 수 있고, 제2 영역(II)에 형성되는 채널층은 기판(100)보다 작은 격자 상수를 갖는 물질을 포함할 수 있다.
한편, 제1 영역(I) 및 제2 영역(II)에 형성되는 채널층은 각각 기판(100)의 실리콘 게르마늄과 다른 게르마늄 분율을 갖는 실리콘 게르마늄을 포함할 수도 있다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 13을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제2 게이트 전극 구조체(MG2)는 제2 반도체 라이너(232)를 더 포함하고, 제3 게이트 전극 구조체(MG3)는 제3 반도체 라이너(332)를 더 포함할 수 있다.
제2 반도체 라이너(232)은 제2 하부 도전막(220)과 제2 상부 도전막(225) 사이에 형성될 수 있다. 제2 반도체 라이너(232)는 제2 게이트 절연막(235)과 제2 삽입 절연막(230) 사이에 형성될 수 있다. 제2 반도체 라이너(232)는 제2 삽입 절연막(230)과 제2 하부 도전막(220) 사이에 형성될 수 있다.
제2 반도체 라이너(232)는 제2 하부 도전막(220) 상에 형성될 수 있다. 제2 반도체 라이너(232)는 제2 트렌치(240t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제3 반도체 라이너(332)은 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에 형성될 수 있다. 제3 반도체 라이너(332)는 제3 게이트 절연막(335)과 제3 삽입 절연막(330) 사이에 형성될 수 있다. 제3 반도체 라이너(332)는 제3 삽입 절연막(330)과 제3 하부 도전막(320) 사이에 형성될 수 있다.
제3 반도체 라이너(332)는 제3 하부 도전막(320) 상에 형성될 수 있다. 제3 반도체 라이너(332)는 제3 트렌치(340t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 반도체 라이너(232)는 제2 게이트 절연막(235)과 이격되어 형성되고, 제3 반도체 라이너(332)는 제3 게이트 절연막(335)과 이격되어 형성된다. 제2 반도체 라이너(232)는 제2 게이트 절연막(235)과 접하지 않고, 제3 반도체 라이너(332)는 제3 게이트 절연막(335)과 접하지 않을 수 있다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 게이트 전극 구조체(MG3)는 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에, 삽입 절연막을 포함하지 않을 수 있다.
즉, 제3 게이트 전극 구조체(MG3)는 기판(100) 상에 제3 하부 도전막(320)과, 제3 반도체 라이너(332)와, 제3 상부 도전막(325)이 순차적으로 형성될 수 있다. 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에, 제3 반도체 라이너(332)는 형성되지만, 삽입 절연막은 형성되지 않을 수 있다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의성을 위해, 도 13을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치에서, 제3 게이트 전극 구조체(MG3)는 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에, 삽입 절연막 및 반도체 라이너를 포함하지 않을 수 있다.
즉, 제3 게이트 전극 구조체(MG3)는 제3 하부 도전막(320)과 제3 상부 도전막(325) 사이에 절연 물질을 포함하는 삽입막과, 반도체 물질을 포함하는 라이너가 형성되지 않을 수 있다.
도 16은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 C - C 및 E - E를 따라서 절단한 단면도이다. 도 18은 도 16의 D - D 및 F - F를 따라서 절단한 단면도이다. 설명의 편의상 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
덧붙여, 도 18은 제2 핀형 패턴 및 제3 핀형 패턴을 제외하고, 도 10과 유사한 것으로 도시하였지만, 이에 제한되는 것은 아니다. 도 18은 도 11 내지 도 15에 도시된 것과 유사한 도면일 수 있음은 물론이다.
도 16 내지 도 18을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 핀형 패턴(210) 및 제3 핀형 패턴(310)을 더 포함할 수 있다.
제2 핀형 패턴(210)은 제1 영역(I)의 기판(100)으로부터 돌출되어 있을 수 있다. 제3 핀형 패턴(310)은 제2 영역(II)의 기판(100)으로부터 돌출되어 있을 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110)의 측면 일부를 덮고 있기 때문에, 제2 핀형 패턴(210) 및 제3 핀형 패턴(310)은 기판(100) 상에 형성된 필드 절연막(105) 위로 돌출되어 있을 수 있다.
제2 핀형 패턴(210)은 제3 방향(X2)을 따라서 길게 연장될 수 있다. 제3 핀형 패턴(310)은 제5 방향(X3)을 따라서 길게 연장될 수 있다.
제2 게이트 전극 구조체(MG2)는 제4 방향(Y2)로 연장될 수 있다. 제2 게이트 전극 구조체(MG2)는 제2 게이트 절연막(235) 상에 형성되고, 제2 핀형 패턴(210)과 교차할 수 있다. 제2 하부 도전막(220)과, 제2 삽입 절연막(230)과, 제2 상부 도전막(225)은 각각 제2 핀형 패턴(210)과 교차할 수 있다.
제3 게이트 전극 구조체(MG3)는 제6 방향(Y3)로 연장될 수 있다. 제3 게이트 전극 구조체(MG3)는 제3 게이트 절연막(335) 상에 형성되고, 제3 핀형 패턴(310)과 교차할 수 있다. 제3 하부 도전막(320)과, 제3 삽입 절연막(330)과, 제3 상부 도전막(325)은 각각 제3 핀형 패턴(310)과 교차할 수 있다.
제2 및 제3 게이트 전극 구조체(MG2, MG3)는 도 6 내지 도 8을 이용하여 설명한 제1 게이트 전극 구조체(MG1)에 관한 설명과 실질적으로 유사하다. 또한, 제2 및 제3 게이트 절연막(235, 335)에 관한 설명은 도 6 내지 도 8을 이용하여 설명한 제1 게이트 절연막(135)에 관한 설명과 실질적으로 유사하다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 20은 도 19의 반도체 장치의 레이아웃도이다.
도 19를 참조하면, 반도체 장치는, 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(/BL)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 19 및 도 20을 참조하면, 서로 이격된 제1 액티브 영역(410), 제2 액티브 영역(420), 제3 액티브 영역(430), 제4 액티브 영역(440)은 일 방향(예를 들어, 도 20의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(420), 제3 액티브 영역(430)은 제1 액티브 영역(410), 제4 액티브 영역(440)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 라인(451), 제2 게이트 라인(452), 제3 게이트 라인(453), 제4 게이트 라인(454)은 타 방향(예를 들어, 도 20의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(410) 내지 제4 액티브 영역(440)을 교차하도록 형성된다.
구체적으로, 제1 게이트 라인(451)은 제1 액티브 영역(410)과 제2 액티브 영역(420)을 완전히 교차하고, 제3 액티브 영역(430)의 종단과 일부 오버랩될 수 있다. 제3 게이트 라인(453)은 제4 액티브 영역(440)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(420)의 종단과 일부 오버랩될 수 있다. 제2 게이트 라인(452), 제4 게이트 라인(454)은 각각 제1 액티브 영역(410), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 라인(451)과 제2 액티브 영역(420)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 라인(451)과 제1 액티브 영역(410)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 라인(452)과 제1 액티브 영역(410)이 교차되는 영역 주변에 정의된다.
제2 풀업 트랜지스터(PU2)는 제3 게이트 라인(453)과 제3 액티브 영역(430)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 라인(453)과 제4 액티브 영역(440)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 라인(454)과 제4 액티브 영역(440)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 라인(451~454)과, 제1 내지 제4 액티브 영역(410, 420, 430, 440)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(450)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(461)은 제2 액티브 영역(420), 제3 게이트 라인(453)과, 배선(471)을 동시에 연결한다. 제2 공유 컨택(462)은 제3 액티브 영역(430), 제1 게이트 라인(451)과, 배선(472)을 동시에 연결한다.
앞서 도 10 내지 도 18을 이용하여 설명한 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 SRAM 레이아웃에 채용될 수 있다.
도 21 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21 내지 도 26은 서로 다른 영역에서 반도체 장치가 제조되는 과정을 설명하고 있다. 하지만, 도 21 내지 도 26은 서로 다른 영역을 각각의 영역을 분리하여 반도체 장치가 제조되는 과정으로 이해할 수 있음은 당업자에게 자명하다.
도 21을 참고하면, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 제1 더미 게이트 절연막(235P) 및 제1 더미 게이트 전극(221)이 형성될 수 있다. 또한, 기판(100)의 제2 영역(II) 상에 순차적으로 적층된 제2 더미 게이트 절연막(335P) 및 제2 더미 게이트 전극(321)을 형성할 수 있다.
제1 더미 게이트 절연막(235P) 및 제2 더미 게이트 절연막(335P)은 실리콘 산화물, 실리콘 산질화물 및 이들의 조합을 포함할 수 있다. 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)은 각각 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)은 불순물이 도핑되지 않을 수도 있고, 또는 불순물로 도핑될 수도 있다.
이어서, 제1 더미 게이트 전극221)의 측벽에 제2 게이트 스페이서(240)를 형성하고, 제2 더미 게이트 전극(321)의 측벽에 제3 게이트 스페이서(340)를 형성할 수 있다.
제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)를 각각 형성한 후, 제1 더미 게이트 전극(221)에 인접하는 제2 소오스/드레인 영역(245)를 형성하고, 제2 더미 게이트 전극(321)에 인접하는 제3 소오스/드레인 영역(345)을 각각 형성할 수 있다.
이어서, 기판(100) 상에, 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)을 덮는 층간 절연막(190)을 형성할 수 있다.
이어서, 층간 절연막(190)을 평탄화하여, 제1 더미 게이트 전극(221)의 상면, 제2 더미 게이트 전극(321)의 상면, 제2 게이트 스페이서(240) 및 제3 게이트 스페이서(340)가 노출되도록 할 수 있다.
도 22를 참고하면, 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)을 제거할 수 있다. 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)을 제거한 후, 제1 더미 게이트 절연막(235P) 및 제2 더미 게이트 절연막(335P)을 제거하여, 제2 트렌치(240t) 및 제3 트렌치(340t)를 형성할 수 있다. 제2 트렌치(240t) 및 제3 트렌치(340t)에 의해 기판(100)의 상면이 노출될 수 있다.
층간 절연막(190)은 제2 게이트 스페이서(240)에 의해 정의되는 제2 트렌치(240t)와, 제3 게이트 스페이서(340)에 의해 정의되는 제3 트렌치(340t)를 포함할 수 있다.
제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)는 습식 공정 또는 건식 공정을 이용하여 제거될 수 있다. 습식 식각을 구체적으로 설명하면, 수산화물 소스를 포함하는 수용액에 충분한 시간 동안 충분한 온도에 노출시켜 제1 더미 게이트 전극(221) 및 제2 더미 게이트 전극(321)를 실질적으로 제거할 수 있다. 수산화물 소스는 수산화 암모늄 또는 테트라아킬 수산화 암모늄, 예를 들어, 테트라메틸 수산화 암모늄(TMAH)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(235P) 및 제2 더미 게이트 절연막(335P)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 제1 더미 게이트 절연막(235P) 및 제2 더미 게이트 절연막(335P)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.
도 23을 참고하면, 기판(100) 상에, 제2 게이트 절연막(235) 및 제3 게이트 절연막(335)이 형성될 수 있다. 제2 트렌치(240t)의 측벽 및 바닥면 상에 제2 게이트 절연막(235)이 형성되고, 제3 트렌치(340t)의 측벽 및 바다면 상에 제3 게이트 절연막(335)이 형성될 수 있다.
먼저, 제2 트렌치(240t)의 바닥면에 제2 계면막(236)이 형성되고, 제3 트렌치(340t)의 바닥면에 제3 계면막(336)이 형성될 수 있다. 기판(100)이 실리콘을 포함할 경우, 제2 계면막(236) 및 제3 계면막(336)은 각각 실리콘 산화막을 포함할 수 있다.
제2 고유전율 절연막(237)은 제2 계면막(236) 상에 형성될 수 있다. 제2 고유전율 절연막(237)은 제2 트렌치(240t)의 측벽 및 바닥면 상에 형성될 수 있다. 제2 고유전율 절연막(237)은 층간 절연막(190)의 상면 상에도 형성될 수 있다. .
제3 고유전율 절연막(337)은 제3 계면막(336) 상에 형성될 수 있다. 제3 고유전율 절연막(337)은 제3 트렌치(340t)의 측벽 및 바닥면 상에 형성될 수 있다. 제3 고유전율 절연막(337)은 층간 절연막(190)의 상면 상에도 형성될 수 있다.
이어서, 제2 게이트 절연막(235) 상에 제2 하부 도전막(220)이 형성되고, 제3 게이트 절연막(335) 상에 제3 하부 도전막(320)이 형성될 수 있다.
제2 하부 도전막(220)은 제2 트렌치(240t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다. 제3 하부 도전막(320)은 제3 트렌치(340t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다.
이어서, 제2 하부 도전막(220) 상에 제1 반도체막(231)이 형성되고, 제3 하부 도전막(320) 상에 제2 반도체막이 형성될 수 있다.
제1 반도체막(231)은 제2 트렌치(240t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다. 제2 반도체막(331)은 제3 트렌치(340t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다.
제1 반도체막(231) 및 제2 반도체막(331)은 예를 들어, 실리콘막, 실리콘 게르마늄막, 게르마늄막 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제2 하부 도전막(220)과 제1 반도체막(231)은 인시츄(in-situ)로 형성되고, 제3 하부 도전막(320)과 제2 반도체막(331)은 인시츄로 형성될 수 있다.
도 24를 참고하면, 제1 반도체막(231)의 적어도 일부를 산화시켜, 제1 프리 삽입 절연막(230P)이 형성될 수 있다. 또한, 제2 반도체막(331)의 적어도 일부를 산화시켜, 제2 프리 삽입 절연막(330P)이 형성될 수 있다.
도면에서, 제1 반도체막(231) 및 제2 반도체막(331)이 전체적으로 산화되는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 예를 들어, 제1 반도체막(231)의 일부를 산화시킬 경우, 제2 하부 도전막(220) 상에 제1 반도체막(231) 및 제1 프리 삽입 절연막(230P)이 형성될 수 있다.
또한, 제1 프리 삽입 절연막(230P)을 마스크로 이용하여, 제2 하부 도전막(220) 및 제2 게이트 절연막(235)이 열처리되고, 제2 프리 삽입 절연막(330P)을 마스크로 이용하여, 제3 하부 도전막(320) 및 제3 게이트 절연막(335)이 열처리될 수 있다.
제1 반도체막(231) 및 제2 반도체막(331)을 산화시키는 것과, 열처리 공정은 동시에 진행될 수 있지만, 이에 제한되는 것은 아니다.
도 25을 참고하면, 제1 프리 삽입 절연막(230P) 상에 제1 도전막(226)이 형성되고, 제2 프리 삽입 절연막(330P) 상에 제2 도전막(326)이 형성될 수 있다.
제1 도전막(226)은 제2 트렌치(240t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다. 제2 도전막(326)은 제3 트렌치(340t)의 측벽 및 바닥면 상에 형성되고, 층간 절연막(190)의 상면 상에도 형성될 수 있다.
제1 및 제2 도전막(226, 326)은 도 1에서 설명한 제1 상부 도전막(125)에 포함되는 물질을 포함할 수 있다.
이어서, 제1 영역(I) 상에, 마스크 패턴(2001)이 형성될 수 있다. 마스크 패턴(2001)에 의해, 제2 영역(II) 상에 형성된 제2 도전막(326)은 노출될 수 있다.
도 10 및 도 26을 참고하면, 마스크 패턴(2001)을 식각 마스크로 이용하여, 제2 도전막(326)이 제거될 수 있다.
제2 도전막(326)을 제거할 때, 제2 도전막(326) 하부의 제2 프리 삽입 절연막(330P)은 식각 정지막으로 이용될 수 있다. 제1 영역(I)에 남아있는 제1 도전막(226)은 도 10의 제2 상부 도전막(225)의 일부일 수 있다.
이어서, 제1 영역(I)에 형성된 마스크 패턴(2001)이 제거될 수 있다.
이어서, 제1 영역(I)의 제1 도전막(226) 상에 나머지 제2 상부 도전막(225)이 형성되고, 제2 영역(II)의 제2 프리 삽입 절연막(330P) 상에 제3 상부 도전막(325)이 형성될 수 있다.
이어서, 층간 절연막(190)의 상면이 노출되도록, 층간 절연막(190)의 상면 상에 형성된 제2 및 제3 고유전율 절연막(237, 337)과, 제2 및 제3 하부 도전막(220, 320)과, 제1 및 제2 프리 삽입 절연막(230P, 330P)와, 제2 및 제3 상부 도전막(225, 325)이 제거될 수 있다.
도시된 것과 달리, 제2 도전막(326)이 제거를 제거한 후, 식각 마스크로 이용된 제2 프리 삽입 절연막(330P)도 제거될 수 있다.
덧붙여, 도 24에서, 제2 반도체막(331)의 일부를 산화시켜, 제3 하부 도전막(320) 상에 제2 반도체막(331) 및 제2 프리 삽입 절연막(330P)이 형성되었을 경우, 제2 도전막(326)이 제거된 후, 제2 프리 삽입 절연막(330P)도 제거될 수 있다.
게다가, 제2 프리 삽입 절연막(330P) 하부에 남아있는 제2 반도체막(331)도 제거될 수도 있다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 27을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 120, 220, 320: 하부 도전막
125, 225, 325: 상부 도전막 130, 230, 330: 삽입 절연막
132, 232, 332, 반도체 라이너 MG1, MG2, MG3: 게이트 전극 구조체
140, 240, 340: 게이트 스페이서

Claims (20)

  1. 기판 상의 게이트 절연막; 및
    상기 게이트 절연막 상의 게이트 전극 구조체를 포함하되,
    상기 게이트 전극 구조체는 상기 게이트 절연막 상의 하부 도전막과, 상기 하부 도전막 상의 실리콘 산화물막과, 상기 실리콘 산화물막 상의 상부 도전막을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 게이트 전극 구조체는 상기 실리콘 산화물막과 상기 하부 도전막 사이에 반도체 라이너를 더 포함하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 반도체 라이너는 실리콘막을 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 기판 상에, 트렌치를 포함하는 층간 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 트렌치의 측벽 및 바닥면을 따라 형성되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 기판과 상기 게이트 절연막 사이에, 상기 기판과 격자 상수가 다른 채널층을 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 기판으로부터 돌출된 핀형 패턴을 더 포함하고,
    상기 게이트 전극 구조체는 상기 핀형 패턴과 교차하는 반도체 장치.
  7. 기판 상에 돌출된 핀형 패턴;
    상기 기판 상에, 상기 핀형 패턴의 일부를 감싸는 필드 절연막;
    상기 필드 절연막의 상면 및 상기 핀형 패턴의 프로파일을 따라 형성되는 게이트 절연막; 및
    상기 게이트 절연막 상에, 상기 게이트 절연막과 이격되는 실리콘 산화물막을 포함하는 게이트 전극 구조체를 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 실리콘 산화물막은 상기 게이트 절연막의 프로파일을 따라 형성되는 반도체 장치.
  9. 제7 항에 있어서,
    상기 게이트 절연막은 상기 필드 절연막의 상면보다 위로 돌출된 상기 핀형 패턴의 프로파일을 따라 형성된 계면막을 포함하고,
    상기 계면막은 실리콘 산화물을 포함하는 반도체 장치.
  10. 제7 항에 있어서,
    상기 게이트 전극 구조체는 하부 도전막과, 상기 하부 도전막 상의 상부 도전막을 포함하고,
    상기 실리콘 산화물막은 상기 하부 도전막과 상기 상부 도전막 사이에 위치하는 반도체 장치.
  11. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서, 상기 기판 상의 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에, 순차적으로 적층된 제1 하부 도전막과 제1 실리콘 산화물막과 제1 상부 도전막을 포함하는 제1 게이트 전극 구조체;
    상기 제2 영역에서, 상기 기판 상의 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에, 순차적으로 적층된 제2 하부 도전막과 제2 상부 도전막을 포함하는 제2 게이트 전극 구조체를 포함하는 반도체 장치.
  12. 제11 항에 있어서,
    상기 제2 게이트 전극 구조체는 제2 실리콘 산화물막을 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제2 게이트 전극 구조체는 상기 제2 실리콘 산화물막과 상기 제2 게이트 절연막 사이에 반도체 라이너를 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 반도체 라이너는 상기 제2 게이트 절연막과 비접촉하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 제2 게이트 전극 구조체는 상기 제2 하부 도전막과 상기 제2 상부 도전막 사이에 반도체 라이너를 더 포함하는 반도체 장치.
  16. 제15 항에 있어서.
    상기 제2 게이트 전극 구조체는 상기 반도체 라이너와 상기 제2 상부 도전막 사이에 실리콘 산화물막을 비포함하는 반도체 장치.
  17. 제11 항에 있어서,
    상기 제2 게이트 전극 구조체는 상기 제2 하부 도전막 및 상기 제2 상부 도전막 사이에 실리콘 산화물막을 비포함하는 반도체 장치.
  18. 제11 항에 있어서,
    상기 제1 게이트 전극 구조체는 상기 제1 실리콘 산화물막과 상기 제1 하부 도전막 사이에 반도체 라이너를 더 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 반도체 라이너는 실리콘막 또는 실리콘 게르마늄막 중 하나를 포함하는 반도체 장치.
  20. 제11 항에 있어서,
    상기 기판으로부터 돌출된 제1 핀형 패턴과, 제2 핀형 패턴을 더 포함하고,
    상기 제1 게이트 전극 구조체는 상기 제1 핀형 패턴과 교차하고, 상기 제2 게이트 전극 구조체는 상기 제2 핀형 패턴과 교차하는 반도체 장치.
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