TWI636121B - 乾式蝕刻方法及乾式蝕刻劑 - Google Patents

乾式蝕刻方法及乾式蝕刻劑 Download PDF

Info

Publication number
TWI636121B
TWI636121B TW105129290A TW105129290A TWI636121B TW I636121 B TWI636121 B TW I636121B TW 105129290 A TW105129290 A TW 105129290A TW 105129290 A TW105129290 A TW 105129290A TW I636121 B TWI636121 B TW I636121B
Authority
TW
Taiwan
Prior art keywords
dry
sih
etching
volume
dry etchant
Prior art date
Application number
TW105129290A
Other languages
English (en)
Other versions
TW201715020A (zh
Inventor
大森啟之
八尾章史
Original Assignee
中央硝子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中央硝子股份有限公司 filed Critical 中央硝子股份有限公司
Publication of TW201715020A publication Critical patent/TW201715020A/zh
Application granted granted Critical
Publication of TWI636121B publication Critical patent/TWI636121B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

本發明係鑒於下述問題點而完成者，提供一種於對非晶碳進行蝕刻時可抑制產生彎曲或側壁表面之粗糙等蝕刻形狀異常之蝕刻方法。 本發明使用如下乾式蝕刻方法，即：針對設置於腔室內之具有非晶碳膜之基板，使用使至少包含氧氣與烷基矽烷之乾式蝕刻劑電漿化而獲得之電漿氣體，將無機膜作為遮罩對上述非晶碳膜進行電漿蝕刻。較佳為上述烷基矽烷係選自由(CH3 )4 Si、(CH3 )3 SiH、(CH3 )2 SiH2 及(CH3 )SiH3 所組成之群中之至少1種。

Description

乾式蝕刻方法及乾式蝕刻劑
本發明係關於一種用作有機系硬質遮罩之非晶碳之乾式蝕刻方法等。
目前，於半導體製造中，隨著微細化進展，藉由曝光形成圖案並用作蝕刻遮罩之光阻層進行薄膜化。然而，於經薄膜化之光阻層中，為了於蝕刻對象形成圖案，存在蝕刻耐受性不充分之情況。該問題於形成縱橫比(圖案尺寸與深度之比)較大之圖案之情形時更顯著。因此，近年來採用將光阻層之圖案轉印至另外較厚之下層部，將下層部作為遮罩而於被蝕刻對象形成圖案之多層抗蝕劑製程。 使用圖2對多層抗蝕劑製程之一例進行說明。於圖2所示之被處理基板1中，示出以例如於矽系之基底層3形成高縱橫比之孔圖案或線圖案為目的之情形。首先，如圖2(a)所示，於基板2之上形成作為蝕刻對象之基底層3，進而依序積層非晶碳(a-C)層4、無機中間層5、光阻層6。繼而如圖2(b)所示，使用未圖示之光罩等對光阻層6進行曝光，進而進行顯影，藉此於光阻層6形成特定之開口圖案。繼而如圖2(c)所示，將光阻層6作為遮罩對無機中間層5進行蝕刻，而將光阻層6之開口圖案轉印至無機中間層5。繼而如圖2(d)所示，將無機中間層5作為遮罩對a-C層4進行蝕刻，而將無機中間層5之開口圖案(即光阻層6之開口圖案)轉印至a-C層4。其後，如圖2(e)所示，將a-C層4作為遮罩對基底層3進行蝕刻，藉此於基底層3形成特定之圖案。最後，如圖2(f)所示，將a-C層4等遮罩去除，藉此可獲得具有特定圖案之基底層3。因此，存在將a-C層4、無機中間層5、光阻6一併稱為多層抗蝕劑膜之情況。 例如，於專利文獻1所記載之方法中，多層抗蝕劑遮罩包含上層抗蝕劑膜(與圖2之光阻層6對應)、無機系中間膜(與圖2之無機中間層5對應)、及下層抗蝕劑膜(與圖2之a-C層4對應)，並分別使用不同之步驟或者不同之蝕刻氣體進行加工。具體而言，上層抗蝕劑膜係藉由微影技術進行曝光而圖案化。無機系中間膜係將上述上層抗蝕劑膜作為遮罩並使用包含SF6 及CHF3 之混合氣體之乾式蝕刻劑進行電漿蝕刻。作為有機膜之下層抗蝕劑膜係將上述無機系中間膜作為遮罩並使用包含O2 、HBr及N2 之混合氣體進行電漿蝕刻。 關於構成該光阻層6之光阻及構成無機中間層5之矽系材料(大量使用SiON)，可直接轉用已有之曝光裝置或乾式蝕刻裝置。 然而，構成a-C層4之非晶碳之蝕刻方法中確立了切實之方法。 因為於使作為主要之蝕刻劑之O2 電漿化而對非晶碳進行蝕刻之情形時，容易產生各向同性之蝕刻，從而容易進行如圖3所示之側蝕。因此，成為帶有被稱為所謂之彎曲之圓弧之剖面形狀。於圖3中，形成有形成於基底層3之上之a-C層4與進而具有特定之開口部之無機中間膜5(無機系硬質遮罩)，於對a-C層4進行蝕刻時，會產生各向同性之蝕刻，a-C層4被過度切削而產生側蝕7。 為了防止該情況，於非晶碳層之蝕刻時使用於O2 中添加有COS(羰基硫)之O2 與COS之混合氣體(專利文獻2)或O2 、COS及Cl2 之混合氣體(專利文獻3)等。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2012-15343號公報 [專利文獻2]日本專利特開2011-49360號公報 [專利文獻3]日本專利特開2015-12178號公報 [專利文獻4]日本專利特開平10-242127號公報
[發明所欲解決之問題] 如上所述，作為構成多層抗蝕劑膜之下層部分之非晶碳層4之蝕刻方法，使用如專利文獻2或專利文獻3所記載般於O2 等中添加有COS之混合氣體等。再者，COS係如專利文獻4所記載般原本於有機系之抗反射膜之蝕刻步驟中用作蝕刻氣體之氣體，可於蝕刻時選擇性地堆積於抗蝕劑遮罩之側壁或逐漸被圖案化之有機系膜之側壁而形成牢固之側壁保護膜。 然而，關於向O2 添加COS，只要為厚度100 nm左右之如抗反射膜之膜厚相對較薄者，則可獲得充分之效果，但於如下層抗蝕劑般具有僅耐受下一步驟之蝕刻步驟之膜厚、例如厚度200 nm～1 μm左右之情形時，側蝕之進行變得更顯著，從而利用COS所得之側壁保護效果並不充分。作為遮罩之非晶碳層之尺寸偏差與其後之蝕刻步驟之尺寸偏差直接相關，故而要求抑制對非晶碳層進行蝕刻時之彎曲等蝕刻形狀異常之產生之蝕刻法。 又，COS於蝕刻中形成之側壁保護膜之表面粗糙之情況較多。認為若形成於非晶碳層之開口部之側壁之表面不平滑，則於將非晶碳層用作遮罩之蝕刻步驟中無法獲得所需之蝕刻形狀。 又，於專利文獻3中，不僅以抑制彎曲之產生為目的，亦以對所形成之側壁附加傾斜(錐形)為目的，而不僅添加COS，亦添加Cl2 ，雖然確實確認到抑制彎曲之效果，但是氯對作為腔室之構成材料之Al之腐蝕性較強，而要求代替其之添加劑。 本發明係鑒於上述問題點而完成者，目的在於提供一種於將具有非晶碳膜之基板設置於腔室內，將無機膜作為遮罩對上述非晶碳膜進行蝕刻而形成開口圖案時，可抑制產生彎曲或側壁表面之粗糙等蝕刻形狀異常之蝕刻方法。 [解決問題之技術手段] 本發明者等為了達成上述目的而進行了各種研究，結果發現，藉由利用於O2 中添加有烷基矽烷之混合氣體對非晶碳進行蝕刻，可形成牢固且表面光滑之側壁保護膜，且可抑制側蝕。 即，本發明提供一種乾式蝕刻方法，其針對設置於腔室內之具有非晶碳膜之被處理基板，使用使至少包含氧氣與烷基矽烷之乾式蝕刻劑電漿化而獲得之電漿氣體，將無機膜作為遮罩對上述非晶碳膜進行電漿蝕刻。 [發明之效果] 根據本發明，可提供一種可於非晶碳圖案之側壁形成側壁保護膜，從而可抑制側蝕、防止尺寸偏差，進而由於該側壁保護膜之表面平滑，故而可抑制產生非晶碳之蝕刻時之蝕刻形狀異常之蝕刻方法。
以下，關於本發明之實施方法，於下文中進行說明。再者，本發明之範圍並不受該等說明約束，關於以下之例示以外之情況，亦可於無損本發明之主旨之範圍內適當進行變更並實施。 於本發明之乾式蝕刻方法中，使用至少包含氧氣與烷基矽烷之乾式蝕刻劑進行電漿蝕刻，藉此將無機膜作為遮罩進行非晶碳層之蝕刻。 作為用作遮罩之無機膜，可使用Si(矽)、SiON(氮氧化矽)、SiN(氮化矽)、SiOx (氧化矽)、SiC(碳化矽)、SiOC(添加有碳之氧化矽)等矽系材料之膜或金屬膜。又，非晶碳層之成膜方法並無特別限定，可藉由塗佈法或CVD(Chemical Vapor Deposition，化學氣相沈積)法成膜。於塗佈法之情形時，係藉由塗佈使主要包含苯環骨架之高分子材料溶劑於N-甲基吡咯啶酮或二甲基甲醯胺、鹵化烴等溶劑中而獲得之溶液並對其進行乾燥而獲得。另一方面，於CVD法之情形時，作為此時之處理氣體，可使用丙烯(C3 H6 )、丙炔(C3 H4 )、丙烷(C3 H8 )、丁烷(C4 H10 )、丁烯(C4 H8 )、丁二烯(C4 H6 )、乙炔(C2 H2 )等烴氣或將該等化合物作為主體者。又，處理氣體亦可含有氧氣。 作為烷基矽烷，可列舉選自由(CH3 )4 Si、(CH3 )3 SiH、(CH3 )2 SiH2 、及(CH3 )SiH3 所組成之群中之化合物與該等之混合物。若考慮到流通狀況或獲取之容易度，則尤佳為(CH3 )4 Si或(CH3 )3 SiH。 烷基矽烷於與O2 混合而經電漿化之情形時，甲基藉由與O2 反應而作為H2 O或CO2 被去除，Si係作為Si之聚合膜或者作為其氧化物之SiOX 聚合膜堆積於貫通孔之側壁而形成保護膜。因此，可抑制僅利用O2 時行進之非晶碳之各向同性之蝕刻，從而可實現選擇性之蝕刻。 若烷基矽烷之濃度過高，則亦會於非晶碳之表層形成牢固之保護膜而難以進行蝕刻。因此，烷基矽烷之濃度相對於O2 流量，較佳為15體積%以下，更佳為5體積%以下，進而較佳為4體積%以下。另一方面，若過低，則無法獲得非晶碳之保護效果，故而相對於O2 流量，較佳為0.1體積%以上。 又，於獲得充分之非晶碳之蝕刻速率之方面，相對於總流量，O2 濃度較佳為10體積%以上，更佳為50體積%以上，進而較佳為80體積%以上，進而更佳為90體積%以上。又，乾式蝕刻劑亦可僅由氧氣與烷基矽烷構成。 又，以降低成本並且增加操作之安全性為目的，乾式蝕刻劑亦可包含惰性氣體。作為惰性氣體，可使用氮氣或氬氣、氦氣、氖氣、氪氣、氙氣之稀有氣體類。又，乾式蝕刻劑亦可僅由氧氣、烷基矽烷及惰性氣體構成。 又，為了調整蝕刻速度或選擇比，可向乾式蝕刻劑中進而添加公知之氣體。作為添加氣體，可列舉O3 、CO、CO2 、H2 、NH3 、NO、羰基硫等。又，乾式蝕刻劑亦可僅由氧氣、烷基矽烷及上述添加氣體或氧氣、烷基矽烷、惰性氣體及上述添加氣體構成。 於蝕刻時，較佳為施加偏壓電壓，為了對層進行垂直方向上直進性較高之蝕刻，所產生之偏壓電壓較佳為500 V以上，更佳為1000 V以上。偏壓電壓越高，越能夠減少側蝕，另一方面，若偏壓電壓超過10000 V，則對基板之損傷增大而欠佳。 蝕刻氣體所含有之O2 、烷基矽烷、惰性氣體分別可使用純度99.9%以上之蝕刻用高純度品。 關於蝕刻氣體所含有之氣體成分，可分別獨立地導入至腔室內，或亦可作為混合氣體進行製備，然後導入至腔室內。導入至反應腔室之乾式蝕刻劑之總流量可根據反應腔室之容積、及排氣部之排氣能力，並考慮上述濃度條件與壓力條件而適當選擇。 為了獲得穩定之電漿、及為了提高離子之直進性以抑制側蝕，進行蝕刻時之壓力較佳為10 Pa以下，尤佳為5 Pa以下。另一方面，若腔室內之壓力過低，則電離離子減少而無法獲得充分之電漿密度，因此較佳為0.05 Pa以上。 又，進行蝕刻時之基板溫度較佳為50℃以下，尤其是為了進行各向異性蝕刻，較理想為設為20℃以下。於超過50℃之高溫下，對側壁之保護膜之生成量減少，各向同性地進行蝕刻之傾向增強，從而無法獲得所需之加工精度。 若考慮到元件製造製程之效率，則蝕刻時間較佳為30分鐘以內。此處，所謂蝕刻時間，係於腔室內產生電漿並使乾式蝕刻劑與試樣反應之時間。 又，使用本發明之乾式蝕刻劑之蝕刻方法可並不限定於電容耦合型電漿(CCP)蝕刻、反應性離子蝕刻(RIE)、電感耦合型電漿(ICP)蝕刻、電子回旋共振(ECR)電漿蝕刻及微波蝕刻等各種蝕刻方法而進行。 [實施例] 以下，一併列舉本發明之實施例與比較例，但本發明並不限制於以下之實施例。 [實施例1] (蝕刻步驟) 圖4係實施例、比較例中所使用之反應裝置10之概略圖。於腔室11內設置有具有保持晶圓之功能且亦作為載置台發揮功能之下部電極14、上部電極15、及壓力計12。又，於腔室11上部連接有氣體導入口16。腔室11內可調整壓力，並且可藉由高頻電源(13.56 MHz)13激發乾式蝕刻劑。藉此，可使經激發之乾式蝕刻劑與設置於下部電極14上之試樣18接觸而對試樣18進行蝕刻。能以若於導入有乾式蝕刻劑之狀態下自高頻電源13施加高頻電力，則可根據電漿中之離子與電子之遷移速度之差而於上部電極15與下部電極14之間產生被稱為偏壓電壓之直流電壓之方式構成。腔室11內之氣體係經由氣體排出線17而排出。 作為試樣18，將具有非晶碳層之矽晶圓A、及具有SiON層之矽晶圓B水平地設置於載置台上。又，為了測定側蝕量，與載置台垂直地設置具有非晶碳層之矽晶圓C。非晶碳層及SiON層係藉由CVD法而製作。 此處，將O2 及(CH3 )3 SiH分別以相對於總流量而為99.9體積%及0.1體積%進行混合作為蝕刻劑，以合計100 sccm流通並以400 W施加高頻電力而使蝕刻劑電漿化，藉此進行蝕刻。再者，偏壓電壓為500 V。 根據矽晶圓A之非晶碳層、矽晶圓B之SiON層、矽晶圓C之非晶碳層之蝕刻前後之厚度之變化求出蝕刻速度。 [實施例2] 將O2 及(CH3 )3 SiH分別以相對於總流量而為98體積%、2體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [實施例3] 將O2 及(CH3 )3 SiH分別以相對於總流量而為96體積%、4體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [實施例4] 將O2 及(CH3 )3 SiH分別以相對於總流量而為95體積%、5體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [實施例5] 將O2 及(CH3 )3 SiH分別以相對於總流量而為90體積%、10體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [實施例6] 將Ar、O2 及(CH3 )3 SiH分別以相對於總流量而為89體積%、10體積%、1體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [實施例7] 將O2 及(CH3 )4 Si分別以相對於總流量而為98體積%、2體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [比較例1] 僅使用O2 作為蝕刻劑，且未添加其他添加氣體，除此以外，於與實施例1相同之條件下進行蝕刻。 [比較例2] 將O2 及COS分別以相對於總流量而為90體積%、10體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [比較例3] 將O2 及COS分別以相對於總流量而為80體積%、20體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [比較例4] 將O2 及COS分別以相對於總流量而為98體積%、2體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 [比較例5] 將O2 及三氟甲烷磺醯氟(CF3 SO2 F)分別以相對於總流量而為90體積%、10體積%進行混合作為蝕刻劑，除此以外，於與實施例1相同之條件下進行蝕刻。 將各實施例、比較例之結果記載於表1。於表1中，a-C蝕刻速度(縱向)係水平設置之矽晶圓A之非晶碳層之蝕刻速度，SiON蝕刻速度係矽晶圓B之SiON層之蝕刻速度，a-C蝕刻速度(側面)係垂直設置之矽晶圓C之非晶碳層之蝕刻速度。蝕刻選擇比(a-C/SiON)係矽晶圓A之非晶碳層之蝕刻速度與矽晶圓B之SiON層之蝕刻速度之比，a-C蝕刻速度比(縱向/側蝕)係矽晶圓A與矽晶圓C之非晶碳層之蝕刻速度之比。 [表1] 若觀察實施例1～7，則得知藉由利用包含烷基矽烷之O2 氣對非晶碳進行蝕刻，與不包含烷基矽烷之比較例1相比，側蝕量得以抑制。尤其是於實施例1～3中，可將a-C蝕刻速度比設為3以上。又，進行了利用EDS(Energy-dispersive X-ray spectroscopy，能量分散型X射線分析)之表面之元素分析，結果得知於進行利用包含烷基矽烷之O2 之蝕刻之情形時，矽系之化合物於非晶碳表面形成保護膜。 另一方面，於比較例1中，僅利用O2 進行蝕刻，且形成保護膜之元素種不存在於體系內，故而側蝕大幅進行。又，於比較例2～4中，用作添加氣體之COS雖對側蝕之抑制顯示出效果，但其速度比停留於未達3。尤其得知包含2體積%之COS之比較例4與包含2體積%之三甲基矽烷之實施例2及包含2體積%之四甲基矽烷之實施例7相比，側蝕之抑制不充分，烷基矽烷與COS相比，為較少之量且具有充分之側壁保護效果。 於比較例5中，使用CF3 SO2 F作為添加劑，且分子內包含F，因此進行SiON之蝕刻而無法獲得充分之選擇性。 又，圖1係於實施例2與比較例3中自斜方觀察沿垂直方向設置之矽晶圓C之蝕刻後之切斷面之非晶碳層之表面掃描型電子顯微鏡照片。照片之上半部分為矽晶圓C之表面，照片之下半部分為矽晶圓C之剖面。如圖1(a)所示，添加有烷基矽烷之實施例2之非晶碳層之表面相對平滑，如圖1(b)所示，添加有COS氣體之比較例3之非晶碳層之表面大量生成魚鱗狀之堆積物。認為該等堆積物係源自COS氣體之殘渣或反應產物，於專利文獻2中亦被當作問題。因此，認為添加烷基矽烷與添加COS之情形時相比，蝕刻後之非晶碳表面變得光滑，另外，於將藉由蝕刻而設置有開口部之非晶碳作為遮罩對基底層進行蝕刻時獲得良好之蝕刻形狀。 [產業上之可利用性] 本發明對在半導體製造製程中向三維積層之元件之配線形成有效。
1‧‧‧被處理基板
2‧‧‧基板
3‧‧‧基底層
4‧‧‧a-C層
5‧‧‧無機中間層
6‧‧‧光阻層
7‧‧‧側蝕
10‧‧‧反應裝置
11‧‧‧腔室
12‧‧‧壓力計
13‧‧‧高頻電源
14‧‧‧下部電極
15‧‧‧上部電極
16‧‧‧氣體導入口
17‧‧‧排氣線
18‧‧‧試樣
圖1中(a)係實施例2、(b)係比較例3中垂直設置之矽晶圓C之蝕刻後之切斷面之表面掃描型電子顯微鏡圖像。 圖2(a)～(f)係對多層抗蝕劑製程進行說明之概略圖。 圖3係對構成多層抗蝕劑膜之下層部分之非晶碳層進行蝕刻時所產生之不理想之各向同性蝕刻之概略圖。 圖4係實施例、比較例中所使用之反應裝置之概略圖。

Claims (17)

  1. 一種乾式蝕刻方法，其係針對設置於腔室內之具有非晶碳膜之基板，使用使至少包含氧氣與烷基矽烷之乾式蝕刻劑電漿化而獲得之電漿氣體，將無機膜作為遮罩對上述非晶碳膜進行電漿蝕刻。
  2. 如請求項1之乾式蝕刻方法，其中上述乾式蝕刻劑中所包含之上述氧氣之濃度為上述乾式蝕刻劑之10體積%以上，上述乾式蝕刻劑中之上述烷基矽烷之濃度為上述乾式蝕刻劑所包含之氧氣之0.1體積%以上且15體積%以下。
  3. 如請求項1之乾式蝕刻方法，其中上述烷基矽烷係選自由(CH3)4Si、(CH3)3SiH、(CH3)2SiH2及(CH3)SiH3所組成之群中之至少1種。
  4. 如請求項2之乾式蝕刻方法，其中上述烷基矽烷係選自由(CH3)4Si、(CH3)3SiH、(CH3)2SiH2及(CH3)SiH3所組成之群中之至少1種。
  5. 如請求項1至4中任一項之乾式蝕刻方法，其中上述乾式蝕刻劑進而包含選自由N2、He、Ne、Ar、Kr及Xe所組成之群中之至少1種惰性氣體。
  6. 如請求項1至4中任一項之乾式蝕刻方法，其對上述電漿氣體施加偏壓電壓。
  7. 如請求項5之乾式蝕刻方法，其對上述電漿氣體施加偏壓電壓。
  8. 如請求項2之乾式蝕刻方法，其中上述乾式蝕刻劑中所包含之上述氧氣之濃度為上述乾式蝕刻劑之80體積%以上。
  9. 如請求項1之乾式蝕刻方法，其中上述乾式蝕刻劑僅由上述氧氣與上述烷基矽烷構成，上述乾式蝕刻劑中所包含之上述O2之濃度為上述乾式蝕刻劑之10體積%以上，上述乾式蝕刻劑中之上述烷基矽烷之濃度為上述乾式蝕刻劑所包含之O2之0.1體積%以上且15體積%以下，上述烷基矽烷係選自由(CH3)4Si、(CH3)3SiH、(CH3)2SiH2及(CH3)SiH3所組成之群中之至少1種。
  10. 如請求項9之乾式蝕刻方法，其中上述乾式蝕刻劑中之上述烷基矽烷之濃度為上述乾式蝕刻劑所包含之氧氣之0.1體積%以上且4體積%以下。
  11. 一種乾式蝕刻劑，其係用於如請求項1之乾式蝕刻方法者，且包含選自由(CH3)4Si、(CH3)3SiH、(CH3)2SiH2及(CH3)SiH3所組成之群中之至少1種烷基矽烷與氧氣。
  12. 如請求項11之乾式蝕刻劑，其進而包含選自由N2、He、Ne、Ar、Kr 及Xe所組成之群中之至少1種惰性氣體。
  13. 如請求項11之乾式蝕刻劑，其中上述烷基矽烷為(CH3)3SiH。
  14. 如請求項11之乾式蝕刻劑，其中上述乾式蝕刻劑僅由上述烷基矽烷與上述氧氣構成。
  15. 如請求項11至14中任一項之乾式蝕刻劑，其中上述乾式蝕刻劑中所包含之上述氧氣之濃度為上述乾式蝕刻劑之10體積%以上，上述乾式蝕刻劑中之上述烷基矽烷之濃度為上述乾式蝕刻劑所包含之氧氣之0.1體積%以上且15體積%以下。
  16. 一種至少包含烷基矽烷之抗蝕劑之側壁保護膜生成用添加劑，其係添加至用以對非晶碳進行蝕刻之包含氧氣之乾式蝕刻劑，而用於在蝕刻中於非晶碳生成側壁保護膜。
  17. 如請求項16之抗蝕劑之側壁保護膜生成用添加劑，其中上述烷基矽烷係選自由(CH3)4Si、(CH3)3SiH、(CH3)2SiH2及(CH3)SiH3所組成之群中之至少1種。
TW105129290A 2015-09-18 2016-09-09 乾式蝕刻方法及乾式蝕刻劑 TWI636121B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2015-184728 2015-09-18
JP2015184728 2015-09-18

Publications (2)

Publication Number Publication Date
TW201715020A TW201715020A (zh) 2017-05-01
TWI636121B true TWI636121B (zh) 2018-09-21

Family

ID=58283104

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105129290A TWI636121B (zh) 2015-09-18 2016-09-09 乾式蝕刻方法及乾式蝕刻劑

Country Status (4)

Country Link
US (1) US9929021B2 (zh)
JP (1) JP6748354B2 (zh)
KR (1) KR101948186B1 (zh)
TW (1) TWI636121B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941123B1 (en) * 2017-04-10 2018-04-10 Lam Research Corporation Post etch treatment to prevent pattern collapse
US11270890B2 (en) * 2018-12-14 2022-03-08 Lam Research Corporation Etching carbon layer using doped carbon as a hard mask
WO2023234305A1 (ja) * 2022-05-31 2023-12-07 株式会社レゾナック エッチング方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201107519A (en) * 2009-06-04 2011-03-01 Tokyo Electron Ltd Batch processing method for forming structure including amorphous carbon film
TW201140685A (en) * 2009-12-01 2011-11-16 Central Glass Co Ltd Etching gas
TW201250836A (en) * 2011-03-29 2012-12-16 Zeon Corp Plasma etching gas and method of plasma etching
TW201313878A (zh) * 2011-07-27 2013-04-01 Central Glass Co Ltd 乾式蝕刻劑

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242127A (ja) 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
JP3908898B2 (ja) * 2000-08-25 2007-04-25 株式会社神戸製鋼所 炭素系材料のエッチング方法
JP5058406B2 (ja) * 2000-10-31 2012-10-24 ローム株式会社 半導体装置の製造方法
EP1233449A3 (en) * 2001-02-15 2006-03-01 Interuniversitair Micro-Elektronica Centrum A method of fabricating a semiconductor device
US7098141B1 (en) * 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
JP4543216B2 (ja) * 2006-03-20 2010-09-15 独立行政法人産業技術総合研究所 ダイヤモンド構造体のエッチング方法及びそれを用いたパワー半導体デバイス若しくは電子放出源の製造方法。
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
WO2009073361A1 (en) 2007-11-29 2009-06-11 Lam Research Corporation Pulsed bias plasma process to control microloading
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
JP2011049360A (ja) 2009-08-27 2011-03-10 Tokyo Electron Ltd プラズマエッチング方法
JP2012015343A (ja) 2010-07-01 2012-01-19 Hitachi High-Technologies Corp プラズマエッチング方法
US8591755B2 (en) * 2010-09-15 2013-11-26 Lam Research Corporation Methods for controlling plasma constituent flux and deposition during semiconductor fabrication and apparatus for implementing the same
JP6185305B2 (ja) 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201107519A (en) * 2009-06-04 2011-03-01 Tokyo Electron Ltd Batch processing method for forming structure including amorphous carbon film
TW201140685A (en) * 2009-12-01 2011-11-16 Central Glass Co Ltd Etching gas
TW201250836A (en) * 2011-03-29 2012-12-16 Zeon Corp Plasma etching gas and method of plasma etching
TW201313878A (zh) * 2011-07-27 2013-04-01 Central Glass Co Ltd 乾式蝕刻劑

Also Published As

Publication number Publication date
JP6748354B2 (ja) 2020-09-02
US9929021B2 (en) 2018-03-27
JP2017059822A (ja) 2017-03-23
KR20170034346A (ko) 2017-03-28
KR101948186B1 (ko) 2019-02-14
US20170084467A1 (en) 2017-03-23
TW201715020A (zh) 2017-05-01

Similar Documents

Publication Publication Date Title
TWI648783B (zh) Dry etching method
JP4579611B2 (ja) ドライエッチング方法
KR102480249B1 (ko) 에칭 기체로 반도체 구조를 에칭하는 방법
CN101515542B (zh) 用硫基蚀刻剂等离子体蚀刻含碳层
KR101468213B1 (ko) 플라즈마 에칭 성능 강화 방법
TWI671795B (zh) 利用共形碳薄膜減低臨界尺寸之方法
US8435419B2 (en) Methods of processing substrates having metal materials
WO2014104290A1 (ja) ドライエッチング方法
TWI631618B (zh) Dry etching method, dry etchant, and method of manufacturing semiconductor device
WO2016068004A1 (ja) プラズマエッチング方法
JP2015012178A5 (zh)
KR102547222B1 (ko) 드라이 에칭 방법
JP6544215B2 (ja) ドライエッチング方法
TWI636121B (zh) 乾式蝕刻方法及乾式蝕刻劑
JP2003518738A (ja) シリコンの金属マスクエッチング方法
JP2006310634A (ja) 半導体装置の製造方法
TWI703631B (zh) 電漿蝕刻方法
JP2023001302A (ja) ドライエッチング方法
TW201835016A (zh) 電漿蝕刻方法
JP7445150B2 (ja) ドライエッチング方法及び半導体デバイスの製造方法
WO2016117563A1 (ja) プラズマエッチング方法
US11315797B2 (en) Plasma etching method using gas molecule containing sulfur atom
JP4889199B2 (ja) 低誘電率層間絶縁膜のドライエッチング方法
TW201735159A (zh) 電漿蝕刻方法
JP2000058507A (ja) 半導体装置の製造方法