TWI703631B - 電漿蝕刻方法 - Google Patents

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Abstract

本發明的電漿蝕刻方法係使用至少一種氟碳氣體與以化學式(I)所表示的至少一種氫氟醚(hydrofluoroether)氣體之混合氣體作為處理氣體的電漿蝕刻方法。

Description

電漿蝕刻方法
本發明係關於電漿蝕刻方法,特別是關於選擇性地電漿蝕刻氧化矽膜的方法。
在半導體裝置的製造中,當將在被處理體上所形成的薄膜進行微細加工時,有使用處理氣體進行電漿蝕刻的情形。此種薄膜,例如,可為氮化矽膜、氧化矽膜等的矽化合物膜、可由非晶形碳或光阻組成物等而形成之以碳為主要成分的有機膜。其中,在將氧化矽膜作為蝕刻加工對象的情況下,必須相對於在相同的被處理體上所形成之非加工對象的氮化矽膜、有機膜等薄膜,選擇性地蝕刻加工對象的氧化矽膜。即,必須提高蝕刻時的選擇性。
因此,以往為了充分地提高蝕刻時的選擇性,而充分選擇性地且有效地將加工對象進行蝕刻,有提案各種電漿蝕刻用的處理氣體(例如,參照專利文獻1)。專利文獻1中記載:在氧化矽膜的蝕刻中,使用所謂的C4F6、C4F8、C5F8之氟碳、所謂的CH3F、C5HF7之氫氟碳(hydrofluorocarbon)作為處理氣體的電漿蝕刻方法。
再者,近年來,對於半導體裝置的輕量化、小型化、及高密度化的要求提高。伴隨於此,在藉由蝕刻而在具備矽化合物膜、有機膜而成的被處理體上形成如自對準接觸孔(self-aligned contact hole)的微小構造之際,不僅是蝕刻時的選擇性,提升藉由蝕刻所得到的加工形狀的精度也變得重要。此處,在電漿蝕刻中,一般在非加工對象上形成保護膜,防止非加工對象被蝕刻,但特別是在自對準接觸孔的加工中,難以在由氮化矽膜所構成的間隔物(spacer)的肩部上形成保護膜。因此,若蝕刻與構成間隔物的氮化矽膜鄰接之加工對象的氧化矽膜,則構成間隔物的氮化矽膜的肩部容易受到蝕刻。其結果,有在結束蝕刻步驟的階段,間隔物的肩部變薄或者已經消失的情形(例如,參照專利文獻2及專利文獻3)。以下,在本說明書中,也將由非加工對象所形成之間隔物等的構造的肩部消失稱為「肩部下降」。另外,概括而言,間隔物係為了將閘極材料與可在接觸孔內埋入金屬配線材料所形成的金屬配線絕緣而使用,但若此間隔物變薄或者消失,則在閘極材料與金屬配線之間引起短路,失去作為半導體裝置的功能。因此,在半導體裝置的製造中,肩部下降被視為大問題。
先前技術文獻 專利文獻
專利文獻1 日本專利第5440170號公報
專利文獻2 日本特開平9-219394號公報
專利文獻3 日本特願平10-329780號公報
然而,如專利文獻1所揭示,使用為了提高蝕刻時的選擇性而向來被作為處理氣體使用之包含氟碳氣體、氫氟碳氣體的混合氣體的電漿蝕刻方法,關於在電漿蝕刻氧化矽膜之際抑制由非加工對象所形成的構造的肩部下降的發生,尚有改善的餘地。
因此,本發明的目的係提供一種電漿蝕刻方法,其在將氧化矽膜進行電漿蝕刻之際,可充分抑制肩部下降的發生。
本發明人以解決上述課題為目的而進行銳意檢討。於是,本發明人發現藉由混合氟碳氣體、與滿足某種分子構造上的條件的氫氟醚(hydrofluoroether)氣體而作為電漿蝕刻用的處理氣體使用,可充分抑制由非加工對象而成的構造的肩部下降,完成本發明。
即,此發明的目的係有利地解決上述課題,本發明的電漿蝕刻方法,係具備加工對象的氧化矽膜與非加工對象之被處理體的電漿蝕刻方法,其特徵為使用至少一種氟碳氣體與以化學式(I)所表示的至少一種氫氟醚氣體之混合氣體作為處理氣體。
Figure 106107822-A0202-12-0003-3
[式中,R1表示氫原子、氟原子、或以CxF2x+1所表示的氟烷基;R2表示氫原子、氟原子、或以CyF2y+1所表示的氟烷基;R3表示氫原子、氟原子、或以CzF2z+1所表示的氟烷基。此處,x~z分別為0以上3以下的整數,滿足1≦x+y+z≦3。又,R1~R3可分別相同也可不同。]
若使用氟碳氣體與以上述化學式(I)所表示的氫氟醚之混合氣體而將氧化矽膜進行電漿蝕刻,則可充分抑制由非加工對象所構成的肩部的肩部下降。
此處,本發明的電漿蝕刻方法較佳為前述處理氣體中的前述氫氟醚氣體的混合比例,係相對於前述氟碳氣體100體積份為1體積份以上100體積份以下。此係因為可使蝕刻時的選擇性提升,同時進一步抑制肩部下降的緣故。
又,本發明的電漿蝕刻方法較佳為前述氟碳氣體為以實驗式C2F6、C3F6、C3F8、C4F6、C4F8、或C5F8所表示的化合物的氣體。此係因為可使蝕刻時的選擇性提升的緣故。
又,本發明的電漿蝕刻方法較佳為前述氫氟醚氣體為以實驗式C4H3F7O所表示的化合物的氣體。此係因為若氫氟醚氣體為以實驗式C4H3F7O所表示的化合物的氣體,則可進一步充分抑制肩部下降,同時也可使蝕刻時的選擇性提升的緣故。
若根據本發明,則可提供一種電漿蝕刻方法,其可在將氧化矽膜進行電漿蝕刻之際,充分抑制肩部下降的發生。
1、1’‧‧‧被處理體
100、100’‧‧‧矽單晶晶圓
101、101’‧‧‧第1氮化矽膜
102、102’‧‧‧氧化矽膜
103、103’‧‧‧經圖案化的第2氮化矽膜
A‧‧‧電漿蝕刻前的第2氮化矽膜103的厚度
A’‧‧‧電漿蝕刻後的第2氮化矽膜103’的厚度
B‧‧‧電漿蝕刻前的氧化矽膜102的厚度
B’‧‧‧電漿蝕刻後殘存的氧化矽膜102’的厚度
C‧‧‧於第2氮化矽膜103所形成的圖案的入口尺寸
C’‧‧‧電漿蝕刻後的第2氮化矽膜103’中的入口尺寸
圖1係在實施例及比較例中使用之具有經圖案化的氮化矽膜、與氧化矽膜之被處理體的概略剖面圖。
圖2係顯示藉由按照本發明的實施例1的電漿蝕刻方法而蝕刻圖1所示的積層體後的狀態的概略剖面圖。
用於實施發明的形態
以下,針對本發明的實施形態詳細說明。本發明的電漿蝕刻方法可在半導體裝置的製程中,在形成SAC(自對準接觸(Self Aligned Contact))之際使用。本發明的電漿蝕刻方法係使用至少一種氟碳氣體與具有特定構造的至少一種氫氟醚氣體之混合氣體作為處理氣體,而將具備加工對象的氧化矽膜與非加工對象之被處理體進行電漿蝕刻的電漿蝕刻方法。被處理體只要可用於電漿蝕刻,則沒有特別的限定,可為各式各樣的對象物。被處理體,例如,可包含:玻璃基板、矽單晶晶圓、鎵-砷基板。於是,例如,被處理體係可在矽單晶晶圓上具備因應需要所形成的氮化矽膜、氧化矽膜、及/或有機膜而成。
另外,在本說明書中,「氮化矽膜」係指由Si3N4(SiN)、SiCN、SiBCN等的含有氮原子的矽化合物所形成的膜。再者,在本說明書中,「氧化矽膜」係指由SiO2、SiOC、SiOCH等的含有氧原子的矽化合物所形成的膜。又進一步地,在本說明書中,「有機膜」係 指以碳為主要成分的膜。「以碳為主要成分」係指形成膜的材料中所含的碳的比例超過50質量%,具體而言,係指由非晶形碳等碳系材料、光阻組成物等所形成的膜(以下,也稱為光阻膜)。
又,在本發明的電漿蝕刻方法中,「蝕刻」係指對在半導體裝置的製造步驟等中所使用之具備加工對象及非加工對象的被處理體,蝕刻被極度高積體化的微細圖案的技術。又,「電漿蝕刻」係指對處理氣體施加高頻電場而引起輝光放電,使處理氣體分離為化學活性的離子、電子、中性種(neutral species),利用因此等活性種與蝕刻對象材料的化學性反應及物理性碰撞所導致的反應而進行蝕刻的技術。
(處理氣體)
處理氣體包含至少一種氟碳氣體與具有特定構造的至少一種氫氟醚氣體,且可任意地包含其他氣體。
<氟碳氣體>
作為氟碳氣體,可舉出:以實驗式C2F6、C3F6、C3F8、C4F6、C4F8、及C5F8所表示的化合物的氣體。在電漿條件下,由此等化合物生成活性種,藉由所生成的活性種間的相互作用,產生各種反應。藉此,若為可藉由此等實驗式所表示的化合物,則不論此等的實際構造為何,皆可發揮本發明的電漿蝕刻方法的效果。而且,此等氟碳氣體可單獨使用1種,或者混合2種以上使用。此等之中,較佳為以實驗式C4F6所表示的化合 物,特佳為六氟-1,3-丁二烯。此係因為以實驗式C4F6所表示的化合物、尤其六氟-1,3-丁二烯,對氧化矽膜的蝕刻速度夠高,且抑制氮化矽膜的肩部下降的效果高的緣故。
<氫氟醚氣體>
作為氫氟醚氣體,係使用以下述化學式(I)所表示的氫氟醚的氣體。
Figure 106107822-A0202-12-0007-4
[式中,R1表示氫原子、氟原子、或以CxF2x+1所表示的氟烷基;R2表示氫原子、氟原子、或以CyF2y+1所表示的氟烷基;R3表示氫原子、氟原子、或以CzF2z+1所表示的氟烷基。此處,x~z分別為0以上3以下的整數,滿足1≦x+y+z≦3。又,R1~R3可分別相同也可不同。]
作為以上述化學式(I)所表示的氫氟醚氣體,例如,可舉出:CF3-O-CH2-C2F5、CF3-O-CH2-n-C3F7、CF3-O-CH2-i-C3F7、C2F5-O-CH2-CF3、C2F5-O-CH2-C2F5、n-C3F7-O-CH3、及i-C3F7-O-CH3的氣體。此等氫氟醚氣體可單獨使用1種,或者混合2種以上使用。其中,氫氟醚氣體較佳為n-C3F7-O-CH3(1,1,2,2,3,3,3-七氟丙基甲基醚)、及/或i-C3F7-O-CH3(七氟異丙基甲基醚)的氣體。此係因為此等氣體對氧化矽膜的蝕刻速度夠高,且抑制氮化矽膜的肩部下降的效果高的緣故。
由上述化學式(I)可明顯得知:構成氫氟醚氣體的氫氟醚的特徵為未與氧原子鍵結的碳並未與氟及氫兩者鍵結。換言之,其特徵係成為下述構造:在一個碳與氟及氫鍵結的情況下,此種碳亦與氧原子鍵結。藉由具有此種構造的氫氟醚的氣體,而達成抑制肩部下降的效果的理由尚不明確,但推測如下。
首先,在同一碳上存在氟與氫的情況下,生成以CαHγFβ(α、γ、β分別為正的整數)的構造所表示的自由基、離子。此等活性種容易與氮化矽膜反應,會蝕刻氮化矽膜。另一方面,在同一碳上除了氟與氫之外亦存在氧的情況下,碳成為電子極端不足的狀態,氫變得容易脫離。其結果,變得容易生成與氮化矽膜的反應性較低的以CαFβ(α、β分別為正的整數)、CαFβO的構造所表示的自由基、離子。另一方面,脫離的氫離子、氫自由基容易與源自處理氣體中所含的至少一種氟碳氣體等的氟自由基、氟離子反應並生成HF而失去反應性,可被排出至反應系統外。由於氟自由基、氟離子與氮化矽膜的反應性亦高,因此藉由此等失去反應性,進一步被排出至反應系統外,而在將氮化矽膜作為非加工對象的情況下之加工對象的蝕刻選擇比(etch selectivity)可進一步提升。又,以CαFβO的構造所表示的離子,有將氧原子供給至形成在被處理體的構造的底部的效果。在僅將氧氣作為氧原子源而混合於處理氣體的情況下,由於處理容器內存在的含有氧元素的成分係氧自由基成為主體,因此在到達形成在被處理體的構造的底部之前,使 得氧自由基與某些對象反應而失去反應性等,而無法使氧原子到達底部,電漿蝕刻步驟會在中途停止。由以上事情可推測:藉由使處理氣體含有具有未與氧原子鍵結的碳並未與氟及氫兩者鍵結的構造之氫氟醚的氣體,可提升在將氮化矽膜作為非加工對象的情況下之加工對象的蝕刻選擇比,同時使蝕刻步驟良好地進行。
再者,從具有未與氧原子鍵結的碳並未與氟及氫兩者鍵結的構造之氫氟醚,除了CαFβ(α、β為正的整數)之外,亦容易生成以CHδ(δ為正的整數)的構造所表示的自由基、離子。CαFβ及CHδ的自由基、離子等的活性種,由於與氮化矽膜的反應性比CαHγFβ更低,因此可提高在將氮化矽膜作為非加工對象的情況下之加工對象(例如,氧化矽膜)的蝕刻選擇比。又,由於可在氫原子與氟原子之間形成強的氫鍵,因此將CαFβ作為前驅物而CHδ變得容易吸附在保護膜上。其結果,推測:比僅以CαFβ所形成的保護膜更堅固且厚的保護膜被形成在非加工對象的氮化矽膜的側面、肩部,可抑制非加工對象的氮化矽膜的肩部下降。
另外,至目前為止,係假設非加工對象為氮化矽膜,而針對因使處理氣體含有具有未與氧原子鍵結的碳並未與氟及氫兩者鍵結的構造之氫氟醚所帶來的蝕刻選擇比及抑制肩部下降的能力的提升進行說明。然而,如上述之與非加工對象的反應性高的活性種,特別是氟自由基、氟離子,對有機膜等的其他非加工對象而言反應性亦高。因此,推測:使氫離子、氫自由基產生 而可使氟自由基、氟離子失去活性之藉由上述化學式(I)所表示的氫氟醚,不僅是氮化矽膜,也可有利地保護有機膜等的其他非加工對象而言。又,推測:即使為在將有機膜作為非加工對象的情況下,將CαFβ作為前驅物而CHδ變得容易吸附在保護膜上,可在非加工對象的有機膜的側面、肩部形成堅固且厚的保護膜,可抑制肩部下降。
[氟碳氣體與氫氟醚氣體的混合比例]
氫氟醚氣體對氟碳氣體的混合比例係依蝕刻條件等而不同,但相對於氟碳氣體100體積份,較佳為1體積份以上,更佳為3體積份以上,再更佳為5體積份以上,再更佳為30體積份以上,較佳為100體積份以下,更佳為90體積份以下,再更佳為80體積份以下。此係因為可使蝕刻時的選擇性提升,同時進一步抑制肩部下降的緣故。
<其他氣體>
在處理氣體中,也可任意地混合稀有氣體、氧氣等其他氣體。作為稀有氣體,可舉出從包含氦、氬、氖、氪、及氙的群組所選出的至少1種。藉由混合稀有氣體、氧氣而使用,可實現可同時得到更充分的蝕刻速度與更高的相對於非加工對象的蝕刻選擇比之電漿蝕刻。
[稀有氣體的混合比例]
在將稀有氣體混合於處理氣體而使用的情況下,稀有氣體的混合比例係相對於氟碳氣體100體積 份通常為1體積份以上,較佳為10體積份以上,更佳為20體積份以上,通常為10000體積份以下,較佳為7000體積份以下,更佳為5000體積份以下。
[氧氣的混合比例]
在將氧氣混合於處理氣體而使用的情況下,氧氣的混合比例係相對於氟碳氣體100體積份通常為2000體積份以下,較佳為1000體積份以下,更佳為500體積份以下,再更佳為300體積份以下。
作為處理氣體使用的氟碳氣體、氫氟醚氣體、及可任意使用的稀有氣體、氧氣等的各氣體,通常係各自獨立,填充在鋼瓶等容器而搬運,對乾式蝕刻設備(乾式蝕刻腔)連接而設置。然後,藉由打開鋼瓶等的閥,可將各氣體以既定比例導入接受電漿作用的乾式蝕刻腔內,如後所述,電漿作用於各氣體,使乾式蝕刻進行。
(電漿蝕刻方法的流程)
本發明的電漿蝕刻方法的流程如下。作為被處理體,使用已形成氧化矽膜及光阻膜之附圖案的被處理體、或在同一基板上已形成有氮化矽膜、氧化矽膜及光阻膜之附圖案的被處理體的情況等皆相同。另外,「附圖案」係指藉由形成在被處理體上的膜而形成某些構造的狀態,例如,如圖1所示的被處理體係相當於「附圖案的被處理體」。對於圖1,在實施例中更詳細地說明。
[準備步驟]
首先,將被處理體設置在具有電漿產生裝置的乾式蝕刻腔(以下,也稱為處理容器)內,進行脫氣使處理容器內成為真空。再者,在準備步驟中,較佳為將被處理體的溫度設為-50℃以上,更佳為設為-20℃以上,再更佳為設為0℃以上,較佳為設為+120℃以下,更佳為設為+100℃以下,再更佳為設為+80℃以下。被處理體的溫度,例如,可使用氦氣等的冷卻氣體及冷卻裝置而控制。對其分別以成為既定的速度及壓力的方式導入所使用的處理氣體中可含有的各種氣體。處理氣體的導入速度,若使處理氣體中的各種氣體的混合比例成比例而決定即可。於是,較佳為在對處理容器內供給處理氣體的期間,處理容器內的壓力通常保持在1Pa以上13Pa以下的範圍內。
[電漿蝕刻步驟]
接著,藉由電漿產生裝置,對處理容器內的處理氣體施加高頻電場而引起輝光放電,使電漿產生。作為電漿產生裝置,沒有特別的限定,可舉出:螺旋波方式電漿產生裝置、高頻感應方式電漿產生裝置、平行平板型電漿產生裝置、磁控方式電漿產生裝置、或微波方式電漿產生裝置等一般的電漿產生裝置。在本發明中,可較佳地使用平行平板型電漿產生裝置、高頻感應方式電漿產生裝置、及微波方式電漿產生裝置。此係因為可容易使高密度區域的電漿產生的緣故。
電漿蝕刻的條件,沒有特別的限定,若可藉由以往周知的蝕刻條件進行即可。例如,在使用平行平板型電漿產生裝置的上部電極為60MHz,下部電極為2MHz,此等電極間的距離為35mm的高頻型的電漿蝕刻裝置的情況下,可在下述範圍內自由地組合:對上部電極的供給電力為100W以上2000W以下,對下部電極的供給電力為0W以上600W以下。另外,電漿蝕刻步驟的時間通常為5秒鐘至5分鐘,較佳為10秒鐘至4分鐘。
於是,本發明的電漿蝕刻方法較佳為蝕刻速度為260nm/分鐘以上。此種蝕刻速度,係在藉由近年來於氧化矽膜的蝕刻最常被使用作為處理氣體的C4F6與氧的混合氣體而進行蝕刻之際,通常可得到的蝕刻速度以上。
[實施例]
以下,藉由實施例及比較例,進一步詳細說明本發明。但本發明完全不受以下的實施例限定,在不超出本發明的宗旨的範圍下,可變更所使用的處理氣體的種類、蝕刻條件等。在實施例及比較例中使用的被處理體及電漿蝕刻裝置係分別如下所示,在實施例及比較例中採用的電漿蝕刻條件係如下所示。再者,在實施例、比較例中,蝕刻深度、耐肩部下降性、及蝕刻選擇比係分別以下述方式進行測定及評價。
<被處理體>
作為被處理體,使用圖1所示的構造的矽單晶晶圓的晶片。圖1所示的被處理體1係在矽單晶晶 圓(Si)100上依序積層第1氮化矽膜(Si3N4膜)101、氧化矽膜(SiO2膜)102、及經圖案化的第2氮化矽膜(Si3N4膜)103而成。形成被處理體1的最上層的第2氮化矽膜103係形成有一定寬度的溝狀圖案。然後,將按照本發明的實施例1的電漿蝕刻後的被處理體的概略剖面圖顯示在圖2。圖2中此種被處理體,亦與圖1所示的電漿蝕刻前的被處理體同樣地具備各膜。對於與圖1相同的部分,在同一符號上附加「’」而顯示。又,在圖2中,將各構造的尺寸作為箭頭A~C顯示。箭頭A及A’分別表示電漿蝕刻前後的第2氮化矽膜103、103’的厚度。箭頭B表示電漿蝕刻前的氧化矽膜102的厚度,箭頭B’表示電漿蝕刻後殘存的氧化矽膜102’的厚度。箭頭C表示第2氮化矽膜103的最表面之溝的寬度(以下,也稱為圖案的「入口尺寸」),箭頭C’表示電漿蝕刻後的第2氮化矽膜103’之入口尺寸。另外,在圖2中係圖示:電漿蝕刻後的被處理體1’若與電漿蝕刻前的被處理體1進行比較,則溝的寬度從C變窄成C’。然而,若根據按照比較例的電漿蝕刻方法等,則概括而言,溝的寬度C’比原來的溝的寬度C變得更寬。
<電漿蝕刻裝置>
作為電漿蝕刻裝置,使用具備平行平板型電漿產生裝置的電漿蝕刻裝置。平行平板型電漿產生裝置具有上部電極、與載置被處理基板的下部電極,上部電極的下表面與下部電極的上表面的間隔為35mm。平行平板型電漿產生裝置的上部電極的頻率為60MHz,下部 電極的頻率為2MHz。又,下部電極具備冷卻單元,此種冷卻單元係以藉由使氦氣接觸下部電極而冷卻下部電極的方式構成。另外,冷卻單元係以氦氣不流出至處理容器內部的態樣構成。
<電漿蝕刻條件>
電漿蝕刻係將上部電極的電力設為150W,將下部電極的電力設為500W,將腔內壓力固定在2Pa,下部電極的冷卻係將冷卻單元設為60℃、將氦氣的壓力設定為1000Pa。又,實施例、比較例中電漿蝕刻的時間全部設為60秒鐘。因此,實施例、比較例中所得到的被處理體之蝕刻深度的值直接相當於各電漿蝕刻方法的每1分鐘的蝕刻速度。
<蝕刻深度>
在實施例、比較例中,使用市售的橢圓偏光術(ellipsometry)-膜厚計進行測量。
加工對象的氧化矽膜的蝕刻深度係藉由參照圖1及圖2進行說明的電漿蝕刻前後之氧化矽膜102、102’的厚度的差分(B-B’)而算出。又,非加工對象的第2氮化矽膜的蝕刻深度係同樣地藉由(A-A’)而算出。
<耐肩部下降性>
成為耐肩部下降性的評價指標的入口尺寸擴大量係藉由參照圖1及圖2進行說明的(C’-C)而算出。當然,若C’比C小,即,若經過電漿蝕刻而溝的寬度變窄,則溝的寬度的擴大量成為負值。然後,在C’比C更大的情況下,意指電漿蝕刻中非加工對象的第2氮化矽膜受到 蝕刻而產生肩部下降,其值越大,則意指肩部下降的程度越大。即,意指:若入口尺寸擴大量的值小,則耐肩部下降性優異,相反地,若入口尺寸擴大量的值大,則耐肩部下降性差。
另外,電漿蝕刻後的入口尺寸C’,係針對基於掃描型電子顯微鏡(SEM)觀察所決定的被處理體的最表面取得SEM影像,在所得到的SEM影像上測量溝的寬度而得到。
<蝕刻選擇比>
將使氧化矽膜(102)的蝕刻深度(B-B’)除以氮化矽膜(103)的蝕刻深度(A-A’)的值設為氧化矽膜對氮化矽膜的蝕刻選擇比。
將使氧化矽膜(102)的蝕刻深度(B-B’)除以入口尺寸擴大量(C’-C)的值設為相對於入口尺寸的選擇比。「相對於入口尺寸的選擇比」表示保持氮化矽膜的入口尺寸的同時,蝕刻氧化矽膜的程度,此種值越大,表示氧化矽膜對氮化矽膜的蝕刻選擇性與耐肩部下降性的兼具性越佳。此處,在入口尺寸擴大寬度成為零以下的值的情況下,相對於入口尺寸的選擇比定義為無限大(∞)。
(實施例1) <處理氣體>
對電漿蝕刻裝置的處理容器內,以10sccm導入作為氟碳氣體的六氟-1,3-丁二烯(C4F6),以10sccm導入作為其他氣體的氧氣,以5sccm導入作為氫氟醚氣體的七氟 異丙基甲基醚(i-C3F7-O-CH3),以200sccm導入作為稀有氣體的氬氣。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(實施例2)
除了將氫氟醚氣體變更為1,1,2,2,3,3,3-七氟丙基甲基醚(n-C3F7-O-CH3)之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(實施例3)
除了將氫氟醚氣體變更為2,2,2-三氟乙基二氟甲基醚(CF3-CH2-O-CHF2)之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(比較例1)
除了不使用氫氟醚氣體之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(比較例2)
除了將氫氟醚氣體變更為(1,1,2,2-四氟乙基)甲基醚(CHF2-CF2-O-CH3)之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(比較例3)
除了將氫氟醚氣體變更為六氟環氧丙烷(C3F6O)之外,與實施例1同樣地進行電漿蝕刻。將按照 上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(比較例4)
除了將氫氟醚氣體變更為八氟四氫呋喃(C4F8O)之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
(比較例5)
除了將氫氟醚氣體變更為七氟環戊烯(C5HF7)之外,與實施例1同樣地進行電漿蝕刻。將按照上述的方法對所得到的被處理體進行各種測定的結果顯示在表1。
Figure 106107822-A0202-12-0019-5
由表1可知下述事情。首先,如實施例1~3使用至少一種氟碳氣體與具有特定構造的至少一種氫氟醚氣體之混合氣體作為處理氣體的電漿蝕刻方法係耐肩部下降性優異。另外,雖然實施例、比較例使用形成有溝狀圖案的被處理體,但推測基於此種被處理體的評價結果對於如SAC的孔狀構造也適用。
具體而言,在實施例1及實施例2中,維持260nm以上的氧化矽膜(102)的蝕刻深度,同時實現相對於入口尺寸的選擇比為無限大。在實施例3中,也維持260nm以上的氧化矽膜(102)的蝕刻深度,同時相對於入口尺寸的選擇比為58.6之高者。另一方面,在比較例1中,蝕刻深度為與實施例1、2同程度,但相對於入口尺寸的選擇比為8.6,氮化矽膜的肩部受到蝕刻。因此,與單獨使用氟碳氣體相比,混合氫氟醚氣體者可大幅改善相對於入口尺寸的選擇比。
在比較例2中,氧化矽膜(102)的蝕刻深度、相對於入口尺寸的選擇比皆明顯比實施例1~3差。
比較例3、4使用不包含氫原子的氟醚氣體,氧化矽膜(102)的蝕刻深度分別為319nm、306nm而比實施例1~3更深,蝕刻速度快,但此等的相對於入口尺寸的選擇比皆明顯比實施例1~3差。由以上可知,分子構造中不包含氫的氟醚不適合作為處理氣體。
在比較例5中,雖然使用氫原子與氟原子不存在於同一碳上的氫氟碳之C5HF7作為處理氣體,但氧化矽膜(102)的蝕刻深度、相對於入口尺寸的選擇比皆比比較例 1更惡化。由此可知,處理氣體必須含有分子中具有醚鍵的氫氟醚氣體。
[產業上的可利用性]
若根據本發明,則可藉由使用氟碳氣體與滿足如上述的化學式(I)的氫氟醚氣體之混合氣體作為處理氣體而抑制氮化矽膜的肩部下降。
Figure 106107822-A0202-11-0002-2
1’‧‧‧被處理體
100’‧‧‧矽單晶晶圓
101’‧‧‧第1氮化矽膜
102’‧‧‧氧化矽膜
103’‧‧‧經圖案化的第2氮化矽膜
A’‧‧‧電漿蝕刻後的第2氮化矽膜103’的厚度
B’‧‧‧電漿蝕刻後殘存的氧化矽膜102’的厚度
C’‧‧‧電漿蝕刻後的第2氮化矽膜103’中的入口尺寸

Claims (4)

  1. 一種電漿蝕刻方法,其係具備加工對象的氧化矽膜與非加工對象之被處理體的電漿蝕刻方法,使用至少一種氟碳氣體與以化學式(I)所表示的至少一種氫氟醚(hydrofluoroether)氣體之混合氣體作為處理氣體,
    Figure 106107822-A0202-13-0001-6
    [式中,R1表示氫原子、氟原子、或以CxF2x+1所表示的氟烷基;R2表示氫原子、氟原子、或以CyF2y+1所表示的氟烷基;R3表示氫原子、氟原子、或以CzF2z+1所表示的氟烷基;此處,x~z分別為0以上3以下的整數,滿足1≦x+y+z≦3;又,R1~R3可分別相同也可不同]。
  2. 如請求項1的電漿蝕刻方法,其中該處理氣體中的該氫氟醚氣體的混合比例,係相對於該氟碳氣體100體積份為1體積份以上100體積份以下。
  3. 如請求項1的電漿蝕刻方法,其中該氟碳氣體為以實驗式C2F6、C3F6、C3F8、C4F6、C4F8、或C5F8所表示的化合物的氣體。
  4. 如請求項1至3中任一項的電漿蝕刻方法,其中該氫氟醚氣體為以實驗式C4H3F7O所表示的化合物的氣體。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102104240B1 (ko) * 2018-08-13 2020-04-24 아주대학교 산학협력단 플라즈마 식각 방법
KR102327416B1 (ko) * 2019-08-20 2021-11-16 아주대학교산학협력단 플라즈마 식각 방법
KR102328590B1 (ko) * 2019-09-16 2021-11-17 아주대학교산학협력단 플라즈마 식각 방법
KR102389081B1 (ko) * 2020-04-06 2022-04-20 아주대학교산학협력단 PIPVE(perfluoroisopropyl vinyl ether)를 이용한 플라즈마 식각 방법
KR102441772B1 (ko) * 2020-11-13 2022-09-07 아주대학교산학협력단 플라즈마 식각 방법
WO2024128495A1 (ko) * 2022-12-15 2024-06-20 아주대학교산학협력단 플라즈마 식각 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW480618B (en) * 1999-10-26 2002-03-21 Samsung Electronics Co Ltd Method of etching insulating layer in semiconductor device
US6514425B1 (en) * 1996-11-05 2003-02-04 Agency Of Industrial Science And Technology Dry etching gas
TWI291201B (en) * 2000-07-18 2007-12-11 Showa Denko Kk Cleaning gas for semiconductor production equipment
US20080274334A1 (en) * 2004-05-31 2008-11-06 National Institute Of Advanced Industrial Science And Technology Dry Etching Gas and Method of Dry Etching
CN104781220A (zh) * 2012-11-14 2015-07-15 大金工业株式会社 干式蚀刻气体的制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5440170B2 (zh) 1973-10-22 1979-12-01
JPH09219394A (ja) 1996-02-09 1997-08-19 Sony Corp 半導体装置の製造方法
JPH10329780A (ja) 1997-05-29 1998-12-15 Sanyo Electric Co Ltd 電動車両
JP2000306884A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp プラズマ処理装置およびプラズマ処理方法
JP2002198357A (ja) * 2000-12-27 2002-07-12 Showa Denko Kk 半導体製造装置のクリーニングガス及びクリーニング方法
CN101015044A (zh) * 2004-05-31 2007-08-08 独立行政法人产业技术综合研究所 干式蚀刻气体及干式蚀刻方法
KR101442308B1 (ko) 2007-09-28 2014-09-22 제온 코포레이션 플라즈마 에칭 방법
KR20110002017A (ko) * 2008-03-31 2011-01-06 제온 코포레이션 플라즈마 에칭 방법
CN102741987B (zh) * 2010-02-01 2016-03-02 中央硝子株式会社 干蚀刻剂以及使用其的干蚀刻方法
JP5434970B2 (ja) * 2010-07-12 2014-03-05 セントラル硝子株式会社 ドライエッチング剤
JP6667215B2 (ja) * 2014-07-24 2020-03-18 キヤノン株式会社 X線遮蔽格子、構造体、トールボット干渉計、x線遮蔽格子の製造方法
TWI670768B (zh) * 2014-10-30 2019-09-01 日商日本瑞翁股份有限公司 電漿蝕刻方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6514425B1 (en) * 1996-11-05 2003-02-04 Agency Of Industrial Science And Technology Dry etching gas
TW480618B (en) * 1999-10-26 2002-03-21 Samsung Electronics Co Ltd Method of etching insulating layer in semiconductor device
TWI291201B (en) * 2000-07-18 2007-12-11 Showa Denko Kk Cleaning gas for semiconductor production equipment
US20080274334A1 (en) * 2004-05-31 2008-11-06 National Institute Of Advanced Industrial Science And Technology Dry Etching Gas and Method of Dry Etching
CN104781220A (zh) * 2012-11-14 2015-07-15 大金工业株式会社 干式蚀刻气体的制造方法

Also Published As

Publication number Publication date
EP3432345A1 (en) 2019-01-23
US10424489B2 (en) 2019-09-24
TW201802930A (zh) 2018-01-16
KR102340870B1 (ko) 2021-12-16
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