KR20130047663A - 플라즈마 에칭 방법 - Google Patents

플라즈마 에칭 방법 Download PDF

Info

Publication number
KR20130047663A
KR20130047663A KR1020120121063A KR20120121063A KR20130047663A KR 20130047663 A KR20130047663 A KR 20130047663A KR 1020120121063 A KR1020120121063 A KR 1020120121063A KR 20120121063 A KR20120121063 A KR 20120121063A KR 20130047663 A KR20130047663 A KR 20130047663A
Authority
KR
South Korea
Prior art keywords
gas
film
etching
silicon nitride
etched
Prior art date
Application number
KR1020120121063A
Other languages
English (en)
Other versions
KR101405175B1 (ko
Inventor
도모유키 와타나베
미치카즈 모리모토
마모루 야쿠시지
데츠오 오노
Original Assignee
가부시키가이샤 히다치 하이테크놀로지즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 하이테크놀로지즈 filed Critical 가부시키가이샤 히다치 하이테크놀로지즈
Publication of KR20130047663A publication Critical patent/KR20130047663A/ko
Application granted granted Critical
Publication of KR101405175B1 publication Critical patent/KR101405175B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H01L21/32132—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은, 피에칭막과 다른 막에 대한 피에칭막의 에칭 선택비를 종래 기술보다 향상시킬 수 있는 플라즈마 에칭 방법을 제공하는 것을 과제로 한다.
본 발명은, 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 에칭하는 플라즈마 에칭 방법에 있어서, 상기 막의 성분과 동일한 성분을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막을 플라즈마 에칭하는 것을 특징으로 한다.

Description

플라즈마 에칭 방법{PLASMA ETCHING METHOD}
본 발명은, 플라즈마를 이용하여 에칭을 행하는 플라즈마 에칭 방법에 관한 것이다.
실리콘 산화막 및 실리콘 질화막은, 절연막으로서 우수한 특성을 가지기 때문에, 반도체 장치의 제조에 있어서 많은 공정에서 사용된다. 반도체 장치의 제조 공정에 있어서, 실리콘 산화막 상에 형성된 실리콘 질화막을 에칭하는 공정은 많이 볼 수 있다. 예를 들어, 트랜지스터에 있어서의 도핑층 형성에 있어서, 게이트 전극의 양측에 배치되는 스페이서 구조의 제조 공정이 있다. 상기 스페이서 구조에는, 일반적으로 실리콘 질화막이 사용되고, 게이트 전극의 주위에 형성된 실리콘 산화막 상에 실리콘 질화막이 형성되며, 이 실리콘 질화막을 에칭함으로써 제조된다. 실리콘 질화막 에칭 시의 스토퍼막으로서 실리콘 산화막이 사용된다.
이와 같은 실리콘 산화막 상에 형성된 실리콘 질화막의 실리콘 산화막에 대한 에칭 선택비를 크게 하는 기술로는, 예를 들어 특허문헌 1과 같이 CHF3 가스, 또는, CH2F2 가스 등의 플루오로카본 가스를 에칭 가스로 하여 실리콘 질화막을 에칭하는 것이 개시되어 있다.
특허문헌 1에 개시된 기술에 있어서, 실리콘 질화막은, 불소 라디칼(F*)을 주(主)에칭종으로 하는 라디칼 반응에 기초하여 에칭되고, 실리콘 산화막 상에는 플루오로카본계의 퇴적막이 퇴적됨으로써, 에칭 속도를 저하시킬 수 있어 실리콘 산화막에 대한 에칭 선택비를 크게 할 수 있다.
일본 공개특허공보 평10-303187호
상기 종래 기술에 의하면, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비를 크게 할 수 있다. 그러나, 실리콘 산화막에 대해서도, 주로 CF3 이온을 주에칭종으로 하는 이온·어시스트 반응 기구에 기초하는 에칭이 진행된다. 이 때문에, 실리콘 질화막 에칭 속도의 향상, 상기 스페이서 구조의 제조 공정 등에 있어서의 형상 제어의 목적으로 웨이퍼에 고(高)바이어스를 인가하였을 때, 실리콘 산화막에서도 에칭이 진행되어, 실리콘 산화막에 대한 실리콘 질화막의 선택비가 저하된다.
그러나, 최근의 반도체 장치의 미세화에 수반하여, 상기 스페이서 구조의 제조 공정에 있어서, 실리콘 질화막 에칭용의 스토퍼막으로서 사용되는 실리콘 산화막의 박막화도 현저하다. 이 때문에, 추가적인 실리콘 산화막에 대한 실리콘 질화막의 선택비 향상이 요구되고 있다.
이와 같은 과제를 감안하여, 본 발명은, 고미세화된 반도체 장치의 제조에 관련된 실리콘 산화막 상의 실리콘 질화막 에칭에 있어서 요구되는, 실리콘 산화막에 대한 실리콘 질화막의 선택비를 얻을 수 있는 플라즈마 에칭 방법을 제공한다.
본 발명은, 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 에칭하는 플라즈마 에칭 방법에 있어서, 상기 막의 성분과 동일한 성분을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막을 플라즈마 에칭하는 것을 특징으로 한다.
또, 본 발명은, 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 에칭하는 플라즈마 에칭 방법에 있어서, Si-O 결합을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막을 플라즈마 에칭하는 것을 특징으로 한다.
본 발명의 구성에 의해, 피에칭막과 다른 막에 대한 피에칭막의 에칭 선택비를 종래 기술보다 향상시킬 수 있다.
도 1은 본 발명에 적용한 마이크로파 플라즈마 에칭 장치의 구성을 나타낸 도면이다.
도 2는 실시예 1의 조건과 종래 조건에 있어서의, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비를 비교한 결과를 나타내는 도면이다.
도 3은 X선 광전자 분광법을 이용한 분석 결과를 나타내는 도면이다.
도 4는 실시예 1의 에칭 경과를 나타내는 도면이다.
도 5는 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비에 있어서의 CH3F 가스와 O2 가스로 이루어지는 혼합 가스에 대한 SiF4 가스 유량의 의존성을 나타내는 도면이다.
도 6은 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비에 있어서의 CH3F 가스와 SiF4 가스로 이루어지는 혼합 가스에 대한 O2 가스 유량의 의존성을 나타내는 도면이다.
도 7은 실시예 2의 조건과 종래 조건에 있어서의, 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비를 비교한 결과를 나타내는 도면이다.
도 8은 실시예 2의 에칭 경과를 나타내는 도면이다.
도 9는 실시예 2의 실리콘 질화막의 스페이서 형성의 에칭 경과를 나타내는 도면이다.
도 10은 실시예 3의 에칭 경과를 나타내는 도면이다.
이하, 도 1 내지 도 10을 참조하면서, 본 발명의 일 실시예를 설명한다.
도 1은, 본 실시예에서 사용하는 마이크로파 플라즈마 에칭 장치의 구성의 종단면도이다. 도 1에 있어서, 플라즈마 에칭 장치는, 진공 용기(101)와, 진공 용기(101) 내부에 마이크로파를 공급하는 수단과, 진공 용기(101) 내부를 배기하는 배기 수단을 구비하고 있다.
진공 용기(101) 내부에는, 그 내측에 플라즈마가 형성되는 공간으로서 내측에 배치된 처리 대상의 시료(100)가 플라즈마에 의해 처리되는 처리실(103)과, 처리실(103) 내에 배치되어 시료(100)가 그 상면에 탑재되어 유지되는 시료대(107)가 구비되어 있다. 또한, 진공 용기(101) 상방에는, 마이크로파를 공급하는 마그네트론 전원(104)과 마이크로파를 전파(傳播)하여 처리실(103) 내로 유도하는 관로인 도파관(105)과, 도파관(105)과 접속되어 도파관(105) 내부를 전파해 온 마이크로파가 도입되어 내부의 공간에서 공진하는 공진 용기(106)가 배치되어 있다.
또한, 진공 용기(101) 내에 자장을 발생시키는 솔레노이드 코일(108)이 배치되어 있다. 솔레노이드 코일(108)은, 원통 형상의 진공 용기(101) 상부의 외주(外周)를 둘러싸 배치되고, 이것에 공급된 전류에 의해 자장을 발생시킨다. 본 실시예에서는, 솔레노이드 코일(108)은 복수의 단수(段數)로 배치되어 있고, 상하 방향의 중심축 둘레로 등자장(等磁場)이 축 대칭으로 하방향으로 끝쪽이 점차 넓어지는 형상의 자계가 처리실(103) 내측에 도입된다.
또한, 진공 용기(101)의 하방에는, 배기 수단인 터보 분자 펌프 등의 진공 펌프(102)가 배치되고, 처리실(103) 하부에서 시료대(107)의 바로 아래에 배치된 원형의 배기용 개구와 연통되어 있다.
원통 형상의 처리실(103)의 상방에는, 축을 맞춘 원통 형상을 가지는 공진 용기(106) 내의 공진용 공간인 공진실(106')이 배치되어 있다. 이 공진실(106')과 처리실(103) 사이에는, 공진실(106')의 바닥면을 구성하는 유전체제의 원판 형상의 창 부재(109)가 배치되어 있다.
창 부재(109)의 하방에는 창 부재(109)의 하면과 간극을 두고 병렬로 유전체제의 원판 형상의 샤워 플레이트(110)가 배치되어 있고, 샤워 플레이트(110)의 하면이 처리실(103)의 천정면을 구성하고 있다.
샤워 플레이트(110)는, 시료대(107)의 상면과 대향하여 배치되고, 그 중앙부에는, 상방으로부터 웨이퍼 처리용 가스가 처리실(103) 내로 도입되는 관통 구멍이 복수 배치되어 있다. 상기 창 부재(109)와 샤워 플레이트(110) 사이의 간극은, 마이크로파 플라즈마 에칭 장치가 설치되는 클린룸 등 건물에 설치된 가스원(도시 생략)으로부터 공급되는 에칭용 가스가 통류하는 관로가 연통되어 있어, 가스원으로부터의 에칭용 가스는, 관로를 지나 상기 간극에 도입된 후, 관통 구멍을 지나, 하방의 시료대(107) 방향으로 유입된다.
시료대(107)는, 내부에 도전체제의 전극이 배치되고, 이 전극이 소정의 주파수의 고주파 전력을 시료대(107)에 공급하는 고주파 바이어스 전원(111)과 전기적으로 접속되어 있다. 시료대(107) 상면의 재치면(載置面) 상에 웨이퍼가 탑재된 상태에서, 이 고주파 바이어스 전원(111)으로부터 공급된 고주파 전력에 의해 웨이퍼 표면에 바이어스 전위가 형성되고, 시료대(107) 상방의 처리실(103) 내에 형성되는 플라즈마와의 사이의 전위차에 의해 이온을 웨이퍼 상면에 끌어넣는다.
또한, 시료대(107)의 상부에는 시료의 재치면을 구성하는 Al2O3이나 Y2O3 등의 유전체의 재료로 구성된 유전체막(도시 생략)이 배치되어 있는데, 그 내부에는 웨이퍼를 유전체막 표면 상에 정전기력에 의해 흡착하는 정전 흡착 전극이 배치되어 있고, 이 정전 흡착 전극에 직류 전력을 공급하는 직류 전원(112)이 전기적으로 접속되어 있다.
상기의 구성을 구비한 마이크로파 플라즈마 에칭 장치에서는, 처리실(103) 내에 가스원으로부터 아르곤 등의 불활성 가스가 도입됨과 함께 배기 수단에 의해 배기됨으로써 감압된 상태에서, 로봇 아암 등의 반송 수단(도시 생략)에 의해, 게이트 밸브(도시 생략)를 지나 시료(100)인 웨이퍼가 시료대(107) 상에 반송되어 이것에 수수된다.
시료(100)인 웨이퍼는, 시료대(107)의 재치면을 구성하는 유전체막 상에 탑재된 후, 직류 전원(112)으로부터 유전체막 내의 전극으로 전력이 공급되어 정전기력이 형성되고 유전체막 상에 흡착되어 유지된다.
가스원으로부터 상기 샤워 플레이트(110)의 관통 구멍을 지나, 처리실(103) 내에 에칭용 가스가 도입됨과 함께, 진공 펌프(102)에 의한 배기와의 밸런스에 의해, 처리실(103) 내부는, 소정의 압력으로 조절된다. 마그네트론 전원(104)으로부터 발진된 마이크로파는, 도파관(105) 내를 전파하여 공진 용기(106)에 도달하고, 소정의 강도의 전계가 내부의 공진실(106')에서 형성된다. 이 전계는, 창 부재(109), 샤워 플레이트(110)를 투과하여 처리실(103) 내로 공급된다.
솔레노이드 코일(108)로부터 공급된 자장과 공진 용기(106)로부터 공급된 마이크로파의 상호 작용에 의해, 에칭용 가스가 여기되어 플라즈마화되고, 처리실(103) 내의 시료대(107) 상방의 공간에 플라즈마가 형성된다. 이 형성된 플라즈마에 의해 웨이퍼에 에칭 처리를 실시한다.
다음으로, 상기 서술한 마이크로파 플라즈마 에칭 장치를 사용한 본 발명의 각 실시예에 대하여 이하에 설명한다.
표 1에 나타내는 CH3F 가스와 O2 가스와 SiF4 가스로 이루어지는 혼합 가스를 이용하여 에칭하는 본 실시예의 조건과 종래 조건에 있어서, 실리콘 질화막 및 실리콘 산화막을 각각 에칭하여, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비를 비교 검토하였다. 비교 검토 결과를 도 2에 나타낸다.
CH3F 가스 50sccm
O2 가스 20sccm
SiF4 가스 5sccm
가스 압력 0.5Pa
마이크로파 전원 파워 1400W
바이어스 전원 파워 40W
도 2에 나타내는 바와 같이, 종래 조건에서는 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비는 약 17로 높은 값을 나타내고 있으나, 실리콘 산화막의 에칭 속도는 정(正)이므로, 실리콘 산화막의 에칭은 진행되고 있다.
한편, 본 실시예의 조건에서는, 실리콘 질화막의 에칭 속도는, 종래 조건보다 증가하고 있다. 또한, 실리콘 산화막의 에칭 속도는 부(負)의 값이 되어, 실리콘 산화막 상에 퇴적물이 형성되어 있는 것을 나타내고 있다. 이 때문에, 본 실시예의 조건에서는, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비는 ∞가 된다.
이와 같이 본 실시예는, 종래 조건보다, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비를 대폭 향상시킬 수 있었다. 바꿔 말하면, 고미세화된 반도체 장치의 제조에 관련된 실리콘 산화막 상의 실리콘 질화막 에칭에 있어서 요구되는, 실리콘 산화막에 대한 실리콘 질화막의 선택비를 얻을 수 있다.
여기서, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비란, 실리콘 질화막의 에칭 속도를 실리콘 산화막의 에칭 속도로 나눈 값이다.
다음으로, 본 실시예에 의한 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비 향상의 메커니즘을 조사하기 위하여, 본 실시예의 조건과 종래 조건에서의 처리 후의 실리콘 웨이퍼 표면을 X선 광전자 분광법(X-Ray Photoelectron Spectroscopy : 이하, XPS라고 칭한다)을 이용하여 분석하고, 분석 결과를 도 3에 나타낸다.
본 실시예의 조건과 종래 조건 모두 실리콘 웨이퍼 표면에 퇴적물이 형성되었다. 이 퇴적물을 XPS에 의해 분석한 결과, 도 3에 나타내는 바와 같이, 종래 조건이 2.2nm, 실시예의 조건이 6.6nm로 약 3배 두께의 퇴적물이 형성되어 있는 것을 확인할 수 있었다. 또한, 실시예의 조건에서는, 종래 조건과 비교하여, 퇴적물에 Si-O 결합이 많이 포함되어 있는 것도 확인할 수 있었다. 이 분석 결과로부터 보면, Si-O 결합을 많이 포함한 퇴적물이 실리콘 산화막 상에 퇴적됨으로써 선택비가 향상된 것으로 생각된다.
상기 XPS의 분석 결과에 입각하면, Si-O 결합을 많이 포함한 퇴적물에 의해, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비가 대폭 향상된 메커니즘은 이하와 같이 생각된다.
도 4는, 실시예의 조건으로, 하지(下地)막이 실리콘 산화막, 마스크가 실리콘 산화막, 피에칭막이 실리콘 질화막인 웨이퍼를 에칭 처리하였을 때의 에칭의 진행 경과를 나타낸 도면이다.
도 4(a)는, 플라즈마 발생 직후를 나타내며, 플라즈마에 의해 발생한 라디칼, 이온에 의해, 이온·어시스트 반응을 주체로 하여 웨이퍼의 에칭이 행하여진다. 또한, SiF4 가스, O2 가스가 각각 플라즈마에 의해 해리됨으로써, 플라즈마 중에 Si, O가 생성된다. 이들 Si와 O는, 도 4(b)에 나타내는 바와 같이, 실리콘 산화막의 마스크 표면에 Si-O 결합의 퇴적막으로서 부착된다.
한편, 실리콘 질화막 표면 상에서는, 상기 Si와 O는, Si-O 결합되기 전에, O는, 실리콘 질화막의 N과 결합하여 휘발성이 높은 NOx가 되기 때문에, 실리콘 질화막 표면 상에 Si-O 결합의 퇴적막이 생성되기 어렵다. 이것은, N-O 결합의 결합 에너지(150Kcal/mol)가 Si-N 결합의 결합 에너지(105Kcal/mol)보다 높으므로, O가 실리콘 질화막 표면 상에 부착되면, 실리콘 질화막의 N을 빼내기 쉬워지기 때문이다.
이 때문에, 도 4(c)에 나타내는 바와 같이, 실리콘 산화막의 마스크는, 에칭되지 않고, 실리콘 질화막만 에칭이 진행되는 상태가 된다.
실리콘 질화막이 에칭에 의해 제거되면, 하지막의 실리콘 산화막이 노출되는데, 도 4(d)에 나타내는 바와 같이, 하지막의 실리콘 산화막 표면 상에서도 실리콘 산화막의 마스크 표면 상과 동일하게 플라즈마 중의 Si와 O가 Si-O 결합의 퇴적막으로서 부착된다.
이때, 실리콘 질화막의 에칭 형상은, 테이퍼 형상이기 때문에, 수직 형상으로 하기 위한 추가 에칭이 필요한데, 하지막의 실리콘 산화막 표면 상에 Si-O 결합의 퇴적막이 생성되어 있기 때문에, 하지막의 실리콘 산화막은 에칭되지 않는다.
이 때문에, 도 4(e)와 같이 하지막의 실리콘 산화막에 데미지를 주지 않고 수직 형상을 얻을 수 있다.
다음으로, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비에 있어서의 CH3F 가스와 O2 가스로 이루어지는 혼합 가스에 대한 SiF4 가스 유량의 의존성을 조사하여, 결과를 도 5에 나타낸다.
도 5에 나타내는 바와 같이, SiF4 가스를 첨가하면 실리콘 질화막의 에칭 속도는 증가하고, 실리콘 산화막의 에칭 속도는 부(負)가 되어 에칭이 진행되지 않는 상태가 된다. 실리콘 질화막의 에칭 속도는, CH3F 가스와 O2 가스로 이루어지는 혼합 가스에 대한 SiF4 가스의 유량비가 7％ 부근에서 최대가 되고, 그 이상으로 상기 유량비가 증가하면 에칭 속도가 감소한다.
상기 유량비가 20％를 초과하면 실리콘 질화막의 에칭 속도는 3.0nm/min 정도가 되고, 더욱 상기 유량비가 증가하면 실리콘 질화막의 에칭이 진행되지 않는 에치 스톱의 상태가 된다. 이 때문에, SiF4 가스는, CH3F 가스와 O2 가스로 이루어지는 혼합 가스에 대하여 20％ 이하가 되는 유량으로 사용하는 편이 바람직하다.
다음으로, 실리콘 산화막에 대한 실리콘 질화막의 에칭 선택비에 있어서의 CH3F 가스와 SiF4 가스로 이루어지는 혼합 가스에 대한 O2 가스 유량의 의존성을 조사하여, 결과를 도 6에 나타낸다.
도 6에 나타내는 바와 같이, CH3F 가스와 SiF4 가스로 이루어지는 혼합 가스에 대한 O2 가스의 유량비에 관계없이, 실리콘 산화막의 에칭 속도는 부(負)의 값이기 때문에, 실리콘 산화막의 에칭이 진행되고 있지 않은 것을 알 수 있다.
한편, 실리콘 질화막의 에칭 속도는, O2 가스의 유량비에 의존하여 크게 변화한다. O2 가스의 유량비가 25％ 이하와 45％ 이상인 영역에서는, 실리콘 질화막은 에칭이 멈춰 있기 때문에, O2 가스의 유량비가 25％ 내지 45％인 영역에서 사용하는 편이 좋다.
또한, O2 가스의 유량비에 의해, 실리콘 질화막의 에칭 속도가 크게 변화하기 때문에, O2 가스의 유량비를 적절히 설정함으로써, 실리콘 질화막의 에칭 속도를 원하는 에칭 속도로 제어할 수 있다.
최근의 반도체 장치의 미세화에 의해, 본 실시예에서 에칭의 대상으로 하고 있는 실리콘 질화막도 박막화되고 있다. 이와 같은 박막을 에칭할 때에는, 실리콘 질화막의 에칭 속도를 느리게 함으로써, 에칭량을 제어하기 쉬워진다. 본 실시예에서는, 상기 서술한 바와 같이, O2 가스의 유량비에 의해 실리콘 질화막의 에칭 속도를 원하는 에칭 속도로 제어할 수 있기 때문에, 상기와 같은 에칭에 대해서도 유효하다.
본 실시예에서는, CH3F 가스와 O2 가스와 SiF4 가스로 이루어지는 혼합 가스를 이용하였는데, CH3F 가스와 O2 가스는, 각각, 플루오로카본 가스, 산소 함유 가스를 이용하여도 본 실시예와 동일한 효과를 얻을 수 있다. 플루오로카본 가스로는, CH3F 가스, CH2F2 가스, CHF3 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또한, 산소 함유 가스로는, O2 가스, CO 가스, CO2 가스 중에서 적어도 하나의 가스를 이용할 수 있다. 또한, 플루오로카본 가스와 산소 함유 가스와 SiF4 가스로 이루어지는 혼합 가스에 불활성 가스를 첨가해도 된다. 불활성 가스로서 He 가스, Ne 가스, Ar 가스, Xe 가스, Kr 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또한, 상기 플루오로카본계 가스의 대체 가스로서, CH4 가스와 불소 함유 가스로 이루어지는 혼합 가스를 이용하여도, 본 실시예와 동일한 효과를 얻을 수 있다. 불소 함유 가스로는, SF6 가스, CF4 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또한, 본 실시예에서는, 피에칭막을 실리콘 질화막으로 하였으나, 질화실리콘 산화막(SiON막), 질화탄화실리콘 산화막(SiOCN막)을 피에칭막으로 하여도 본 실시예와 동일한 효과를 얻을 수 있다. 또한, 실리콘 탄화막(SiC막), 탄화실리콘 산화막(SiOC막)을 피에칭막으로 하여도 본 실시예와 동일한 효과를 얻을 수 있다. 실리콘 탄화막(SiC막), 탄화실리콘 산화막(SiOC막)의 경우에는, 에칭 시에 O2 가스의 해리에 의해 발생한 O와 피에칭막 중의 C가 결합하여, 휘발성이 높은 COx가 생성되기 때문에, 실리콘 산화막에 대한 피에칭막의 에칭 선택비를 향상시킬 수 있다.
또한, 본 실시예에서는, 마이크로파를 이용한 ECR(Electron Cyclotron Resonance) 방식의 마이크로파 플라즈마 에칭 장치에서의 적용예에 대해 설명하였으나, 이에 한정되는 것은 아니며, 용량 결합형, 유도 결합형의 플라즈마 생성 수단을 사용한 플라즈마 에칭 장치에 적용해도 된다.
이상, 상기 서술한 바와 같이, 본 발명은, 피에칭막과 다른 막과, 동일한 성분의 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 퇴적막의 생성이 억제되는 피에칭막을 에칭하는 플라즈마 에칭 방법이다. 이 때문에, 본 발명에 의해, 피에칭막과 다른 막에 대한, 상기 퇴적막의 생성이 억제되는 피에칭막의 에칭 선택비를 종래 기술보다, 대폭 향상시킬 수 있다.
본 발명의 다른 실시예로는, 하지막으로서 메탈 전극 재료를 사용한 폴리실리콘막의 에칭에 있어서도, 예를 들어, 하지막에 TaN막이나 WN막을 사용한 경우, TaF5 가스, 또는 WF6 가스를 이용하여, 폴리실리콘막을 에칭함으로써, TaN막이나 WN막 상에 Ta나 W를 포함한 퇴적막이 형성되기 때문에, TaN막이나 WN막에 대한 폴리실리콘막의 에칭 선택비를 종래 기술보다 대폭 향상시킬 수 있다.
최근의 반도체 디바이스의 제조 공정에 있어서의 실리콘 질화막의 스페이서 형성 등에 있어서, 종래 기술에 의한, 폴리실리콘막 또는 실리콘 기판에 대한 실리콘 질화막의 선택비가 불충분하다는 과제가 현저해져 오고 있다. 이 때문에, 본 실시예에서는, 폴리실리콘막 또는 실리콘 기판에 대한 실리콘 질화막의 선택비를 향상시킬 수 있는 수단에 대하여 설명한다.
우선 가장 먼저, 실리콘 기판에 대한 실리콘 질화막의 에칭 선택비를 비교 검토하였다. 표 2에 나타내는 CH3F 가스와 O2 가스와 SiF4 가스로 이루어지는 혼합 가스를 이용하여 에칭하는 본 실시예의 조건과 종래 조건에 있어서, 실리콘 기판 대신 실리콘 기판 상에 성막된 폴리실리콘막(Poly-Si) 및 실리콘 질화막을 각각 에칭하고, 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비를 비교 검토하였다. 비교 검토 결과를 도 7에 나타낸다.
또한, 실리콘 기판에 대한 실리콘 질화막의 에칭 선택비를 구하는 데에 실리콘 기판 대신 폴리실리콘막을 사용한 것은, 실리콘 기판이 단결정, 폴리실리콘막이 다결정으로 결정의 차이는 있지만, 구성 원소는, 실리콘 기판 및 폴리실리콘막 모두 실리콘(Si) 원소이기 때문이다.
CH3F 가스 50sccm
O2 가스 20sccm
SiF4 가스 5sccm
가스 압력 0.5Pa
마이크로파 전원 파워 1400W
바이어스 전원 파워 40W
도 7에 나타내는 바와 같이, 종래 조건에서는 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비는, 약 10이지만, 폴리실리콘막의 에칭 속도는 정이기 때문에 폴리실리콘막의 에칭은 진행되고 있다.
한편, 본 실시예의 조건에서는, 폴리실리콘막의 에칭 속도는 부의 값이 되고, 폴리실리콘막 상에 퇴적층이 형성되어 있는 것을 나타내고 있다. 이 때문에, 본 실시예의 조건에서는 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비는 ∞가 된다.
이와 같이 본 실시예는, 종래 조건보다, 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비를 대폭 향상시킬 수 있었다. 바꿔 말하면, 고미세화된 반도체 장치의 제조와 관련되는 실리콘 기판 상의 실리콘 질화막 에칭에 있어서 요구되는, 실리콘 기판에 대한 실리콘 질화막의 선택비를 얻을 수 있다.
여기서, 폴리실리콘막에 대한 실리콘 질화막의 에칭 선택비란, 실리콘 질화막의 에칭 속도를 폴리실리콘막의 에칭 속도로 나눈 값을 말한다.
본 실시예에서 사용한 가스계는, 실시예 1에서 사용한 가스계와 동일한 것이기 때문에, 도 3에서 나타낸 XPS를 사용한 분석의 결과로부터, 종래 조건과 비교하여 표 2에 나타내는 조건에서는 Si-O 결합을 포함한 퇴적막을 생성하기 쉽고, 이 퇴적막이 폴리실리콘막 상에 퇴적하는 것이 선택비의 향상에 기여하였다고 생각된다.
이 결과에 입각하여, 표 2에 나타내는 조건에 의해 폴리실리콘막에 대한 실리콘 질화막의 선택비가 대폭 향상된 메커니즘을, 도 8을 이용하여 이하, 설명한다.
도 8은, 본 실시예의 조건으로, 하지가 실리콘 기판, 마스크가 실리콘 산화막, 피에칭막이 실리콘 질화막인 웨이퍼를 에칭 처리했을 때의 에칭의 진행 경과를 나타낸 도면이다.
도 8(a)는 플라즈마 발생 직후를 나타내고, 플라즈마에 의해 발생한 라디칼, 이온에 의해, 웨이퍼는 이온·어시스트 반응을 주체로 한 에칭이 행하여지며, 또한, SiF4 가스, O2 가스가 각각 플라즈마에 의해 해리됨으로써, 플라즈마 중에 Si, O가 생성된다. 이들 Si와 O는, 도 8(b)에 나타내는 바와 같이, 실리콘 산화막의 마스크 표면에 Si-O 결합을 포함하는 퇴적막으로서 부착된다.
한편, 실리콘 질화막 표면 상에서는, 상기의 Si와 O는, Si-O 결합하기 전에, O는, 실리콘 질화막의 N과 결합하여 휘발성이 높은 NOx가 되기 때문에, 실리콘 질화막 표면 상에 Si-O 결합의 퇴적막이 생성되기 어렵다. 이것은, N-O 결합의 결합 에너지(150Kcal/mol)가 Si-N 결합의 결합 에너지(105Kcal/mol)보다 높으므로, 이온에 의해 실리콘 질화막의 Si-N 결합이 절단된 후에, N이 실리콘 질화막 상에 부착된 O와 결합하기 쉽기 때문이다.
이 때문에, 도 8(c)에 나타내는 바와 같이, 퇴적막이 생성되는 실리콘 산화막의 마스크는 에칭되지 않고, 퇴적막이 생성되기 어려운 실리콘 질화막의 에칭만이 진행되는 상태가 된다.
실리콘 질화막이 에칭에 의해 제거되면, 하지의 실리콘 기판이 노출되고 플라즈마에 의해 에칭되는 상태가 된다. 그러나, 실리콘 기판 표면 상에도 동일하게 퇴적물이 부착되고, 퇴적물에 포함되는 O에 의해 실리콘 기판 표면이 산화되어, 실리콘 산화막이 형성된다.
이 때문에, 도 8(d)에 나타내는 바와 같이, 마스크의 실리콘 산화막과 마찬가지로 실리콘 기판 표면 상에도 Si-O 결합을 포함하는 퇴적막이 생성된다. 이 퇴적막이 생성되기 위하여 실리콘 기판의 에칭이 진행되지 않고, 피에칭막의 실리콘 질화막과의 높은 선택비가 얻어진다. 실리콘 기판 표면 상에 실리콘 산화막이 형성되는 것은, 이온의 에너지에 의해 실리콘 기판 표면 상에서 Si-Si 결합(결합 에너지 : 76Kcal/mol)이 절단된 후, Si가 재결합될 때에, Si-Si 결합이나 Si-F 결합(결합 에너지 : 130Kcal/mol)을 생성시키는 것보다, 퇴적막에 포함되는 O와 결합 에너지가 높은 Si-O 결합(결합 에너지 : 192Kcal/mol)을 생성하기 쉽기 때문이다.
도 8(d)일 때, 실리콘 질화막의 에칭 형상은, 테이퍼 형상이기 때문에, 수직 형상으로 하기 위한 추가의 에칭이 필요하지만, 하지의 실리콘 기판 표면 상에 Si-O 결합을 포함하는 퇴적막이 생성되어 있어, 하지의 실리콘 기판은 에칭되지 않는다.
이 때문에, 도 8(e)와 같이 하지의 실리콘 기판에 데미지를 주지 않고 수직 형상을 얻을 수 있다.
여기서는, 실리콘 질화막의 하지를 실리콘 기판으로 하고 있으나, 하지로서 폴리실리콘막으로 하여도, 동일하게 실리콘 질화막과 높은 선택비가 얻어지고, 데미지를 주지 않고 에칭할 수 있다.
다음으로, 실리콘 기판에 대한 실리콘 질화막의 높은 선택비와 폴리실리콘막에 대한 실리콘 질화막의 높은 선택비가 필요한 실리콘 질화막의 스페이서 형성에 본 발명을 적용한 예에 대하여 이하 설명한다.
도 9(a)에 나타내는 바와 같은 폴리실리콘막(Poly-Si)으로 이루어지는 게이트 전극을 덮도록 성막되어 있는 실리콘 질화막에 스페이서를 형성하기 위해서는, 게이트 전극 상부의 실리콘 질화막과 실리콘 기판 상부의 실리콘 질화막을 에칭하고, 게이트 전극의 측면의 실리콘 질화막을 남기고 실리콘 질화막의 스페이서를 형성한다.
게이트 전극의 측면을 덮고 있는 실리콘 질화막은 에칭하지 않고 남겨야 하기 때문에, 고주파 바이어스 전원(111)으로부터 높은 고주파 전력을 공급하고, 이온을 수직으로 끌어넣어, 이방성(異方性)이 높은 에칭을 행하는 것이 필요하다. 그러나, 높은 고주파 전력을 공급함으로써 이온 에너지는 높아지기 때문에, 폴리실리콘막이나 실리콘 기판도 에칭되기 쉬워진다.
이 때문에, 종래 방법에서는 이방성이 높은 에칭에 있어서, 실리콘 기판이나 폴리실리콘막에 데미지가 가해질 가능성이 있었다. 즉, 종래 방법에서의 실리콘 질화막의 스페이서 형성에 있어서는, 실리콘 기판에 대한 실리콘 질화막의 선택비와 폴리실리콘막에 대한 실리콘 질화막의 선택비는 불충분했다고 할 수 있다.
또, 반도체 디바이스의 미세화에 수반하여, 스페이서 형성에 있어서도 더욱 에칭의 이방성이 요구되기 때문에, 사용하는 고주파 바이어스 전력은 높아지고 있다. 이 때문에, 종래 방법에서는 필요한 선택비가 얻어지지 않을 가능성이 있다.
도 9(d)에 나타내는 바와 같은 실리콘 질화막의 스페이서 형성에 본 실시예를 적용하면, 폴리실리콘막이나 실리콘 기판의 표면에 퇴적물이 선택적으로 퇴적되기 때문에, 폴리실리콘막이나 실리콘 기판의 에칭이 진행되지 않아, 데미지가 없는 형상을 얻을 수 있다. 이하, 실리콘 질화막의 스페이서 형성에 본 실시예를 적용한 예를 설명한다.
에칭 조건은 표 2와 동일한 조건을 사용하였다. 프로세스 가스는 처리실(103) 내에서 플라즈마화하고, 라디칼이나 이온을 생성한다. 또, SiF4 가스, O2 가스가 각각 플라즈마에 의해 해리됨으로써, 플라즈마 중에 Si, O가 생성된다.
생성된 라디칼이나 이온에 의한 이온·어시스트 반응을 주체로 한 에칭이 행하여진다. 여기서, 시료대(107)에 인가한 고주파 바이어스 전력에 의해 이온이 끌어넣어지기 때문에, 도 9(b)와 같이 실리콘 기판 상부 및 게이트 전극 상부의 실리콘 질화막이 에칭된다. 또, 상기의 Si와 O는, Si-O 결합을 포함하는 퇴적막으로서 퇴적되지만, 본 실시예에서 설명한 바와 같이 실리콘 질화막 상에서는 Si-O 결합하기 전에, O는, 실리콘 질화막의 N과 결합하여 휘발성이 높은 NOx가 되기 때문에, 실리콘 질화막 표면 상에 Si-O 결합의 퇴적막이 생성되기 어렵고, 실리콘 질화막의 에칭은 진행된다.
실리콘 질화막의 에칭이 진행되면, 도 9(c)와 같이 실리콘 기판이 먼저 노출되고, 게이트 전극 상부의 실리콘 질화막이 남는 상태가 된다. 게이트 전극 상부의 실리콘 질화막의 에칭이 종료되기까지의 사이, 노출된 실리콘 기판이 플라즈마에 드러내지기 때문에, 종래 방법에서는 실리콘 기판에 데미지가 가해지는 경우가 있었다. 그러나, 본 실시예에서는, 실리콘 기판 상에 Si-O 결합을 포함한 퇴적막이 퇴적되기 때문에, 실리콘 기판의 에칭이 진행되지 않는다. 이 때문에, 게이트 전극 상부의 실리콘 질화막의 에칭이 종료될 때까지의 시간에도, 실리콘 기판은 에칭되지 않는다.
또, 게이트 전극 상부가 노출된 후에, 추가로 에칭을 행할 때에는, 도 9(d)와 같이 폴리실리콘막의 상부에도 Si-O 결합을 포함하는 퇴적막이 퇴적됨으로써, 폴리실리콘막은 에칭되지 않는다. 이것에 의해 도 9(d)에 나타내는 바와 같이 실리콘 기판 및 폴리실리콘막에 데미지 없이, 실리콘 질화막의 스페이서를 형성할 수 있다.
도 9(c)에서는, 실리콘 기판 상의 실리콘 질화막이 먼저 없어져서, 실리콘 기판이 노출되어 있지만, 먼저 게이트 전극 상부의 실리콘 질화막이 없어져서, 폴리실리콘막이 노출되는 경우에도 마찬가지이다.
또, 본 실시예에서는 게이트 전극의 하지로서 실리콘 기판을 사용하였으나, 게이트 전극의 하지로서 실리콘 산화막을 사용한 경우에도, 본 실시예와 마찬가지로, 실리콘 질화막이 에칭되어 노출된 실리콘 산화막 표면에, Si-O 결합을 포함하는 퇴적막이 퇴적되기 때문에, 실리콘 산화막은 에칭되지 않는다. 이 때문에, 실리콘 기판의 경우와 마찬가지로, 하지의 실리콘 산화막 및 폴리실리콘막에 데미지 없이, 실리콘 질화막의 스페이서를 형성할 수 있다.
본 실시예에서는, 프로세스 가스로서 CH3F 가스와 O2 가스와 SiF4 가스로 이루어지는 혼합 가스를 이용하였으나, CH3F 가스와 O2 가스는, 각각, 플루오로카본 가스, 산소 함유 가스를 이용해도 본 실시예와 동일한 효과를 얻을 수 있다. 플루오로카본 가스로서는, CH3F 가스, CH2F2 가스, CHF3 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또, 산소 함유 가스로서는, O2 가스, CO 가스, CO2 가스 중에서 적어도 하나의 가스를 이용할 수 있다. 또한, 플루오로카본 가스와 산소 함유 가스와 SiF4 가스로 이루어지는 혼합 가스에 불활성 가스를 첨가해도 된다. 불활성 가스로서 He 가스, Ne 가스, Ar 가스, Xe 가스, Kr 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또, 상기의 플루오로카본계 가스의 대체 가스로서, CH4 가스와 불소 함유 가스로 이루어지는 혼합 가스를 이용해도, 본 실시예와 동일한 효과를 얻을 수 있다. 불소 함유 가스로서는, SF6 가스, CF4 가스 중에서 적어도 하나의 가스를 이용할 수 있다.
또, 본 실시예에서는, 피에칭막을 실리콘 질화막으로 하였으나, 질화 실리콘 산화막(SiON막), 질화 탄화 실리콘 산화막(SiOCN막)을 피에칭막으로 하여도 본 실시예와 동일한 효과를 얻을 수 있다.
또, 실리콘 탄화막(SiC막), 탄화 실리콘 산화막(SiOC막)을 피에칭막으로 하여도 본 실시예와 동일한 효과를 얻을 수 있다. 실리콘 탄화막(SiC막), 탄화 실리콘 산화막(SiOC막)의 경우에는, 에칭 시에 O2 가스의 해리에 의해 발생한 O와 피에칭막 중의 C가 결합하여, 휘발성이 높은 COx가 생성되기 때문에, 실리콘 기판 또는 폴리실리콘막에 대한 피에칭막의 에칭 선택비를 향상시킬 수 있다.
또, 본 실시예에서는, 마이크로파를 사용한 ECR(Electron Cyclotron Resonance) 방식의 마이크로파 플라즈마 에칭 장치에서의 적용례에 대하여 설명하였으나, 이것에 한정되는 것은 아니고, 용량 결합형, 유도 결합형의 플라스마 생성 수단을 이용한 플라즈마 에칭 장치에 적용해도 된다.
본 실시예에서는, 피에칭막과 다른 막과, 동일한 성분의 퇴적막을 생성시킬 수 있는 가스를 이용하고, 상기 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 메탈 재료를 하지막으로 한 폴리실리콘막의 에칭인 메탈 게이트 전극 형성 방법에 대하여 이하, 설명한다.
도 10(a)에 나타내는 바와 같이, 마스크를 하드 마스크(HM), 하지막의 메탈 재료를 질화 탄탈막(TaN)으로 하여 폴리실리콘막(Poly-Si)을 에칭한다. 폴리실리콘막의 에칭에는, 프로세스 가스로서 HBr이나 Cl2 등의 할로겐계 가스를 이용하지만, 할로겐계 가스는, 질화 탄탈도 에칭한다.
여기서, 할로겐계 가스에 하지막의 질화 탄탈막과 동일한 성분을 가진 퇴적막을 생성하는 TaF5 가스 및 N2 가스를 할로겐계 가스에 첨가한다. 이들 가스를 이용하여 에칭을 행하면, 도 10(b)와 같이 폴리실리콘막 표면에 플라즈마 중으로부터 탄탈이 공급되지만, Cl이나 Br 등의 할로겐에 의해 폴리실리콘막과 함께 제거된다. 폴리실리콘막이 에칭에 의해 제거되면, 하지막의 질화 탄탈이 노출된다.
그러나, 질화 탄탈의 표면에는 폴리실리콘막 표면보다 질화 탄탈을 포함한 퇴적물이 흡착되기 쉽기 때문에, 도 10(c)와 같이 질화 탄탈을 포함한 퇴적막이 형성되고, 질화 탄탈의 에칭은 진행되지 않는다. 또, 폴리실리콘막의 형상을 수직화하기 위한 추가 에칭이 필요하게 되지만, 질화 탄탈의 에칭은 진행되지 않기 때문에, 질화 탄탈에 데미지를 주지 않고 도 10(d)와 같은 수직 형상을 얻을 수 있다.
본 실시예에서는 메탈 재료로서 질화 탄탈을 사용하였으나, 질화 텅스텐을 사용한 경우에도, 프로세스 가스에 WF6 및 N2를 첨가함으로써 동일한 효과를 얻을 수 있다.
또, 본 실시예에서는, 마이크로파를 사용한 ECR(Electron Cyclotron Resonance) 방식의 마이크로파 플라즈마 에칭 장치에서의 적용례에 대하여 설명하였으나, 이것에 한정되는 것은 아니고, 용량 결합형, 유도 결합형의 플라스마 생성수단을 사용한 플라즈마 에칭 장치에 적용해도 된다.
이상, 상기 서술한 바와 같이, 본 발명은, 피에칭막과 다른 막과, 동일한 성분의 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 플라즈마 에칭하는 플라즈마 에칭 방법이다. 이 때문에, 본 발명에 의해, 피에칭막과 다른 막에 대한 상기 피에칭막의 에칭 선택비를 종래 기술보다, 대폭 향상시킬 수 있다.
또, 본 발명은, Si-O 결합을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 플라즈마 에칭하는 플라즈마 에칭 방법이다. 이 때문에, 본 발명에 의해, 상기 피에칭막과 다른 막에 대한 상기 피에칭막의 에칭 선택비를 종래 기술보다, 대폭 향상시킬 수 있다.
100 시료
101 진공 용기
102 진공 펌프
103 처리실
104 마그네트론 전원
105 도파관
106 공진 용기
106' 공진실
107 시료대
108 솔레노이드 코일
109 창 부재
110 샤워 플레이트
111 고주파 바이어스 전원
112 직류 전원

Claims (11)

  1. 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 에칭하는 플라즈마 에칭 방법에 있어서,
    상기 막의 성분과 동일한 성분을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막을 플라즈마 에칭하는 것을 특징으로 하는 플라즈마 에칭 방법.
  2. 제1항에 있어서,
    상기 막은, 실리콘 산화막이고, 상기 피에칭막은, 실리콘 질화막이며, 상기 가스는, 플루오로카본 가스와 산소 함유 가스와 SiF4 가스를 포함하는 혼합 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  3. 제2항에 있어서,
    상기 플루오로카본 가스는, CH3F 가스이고, 상기 산소 함유 가스는, O2 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  4. 제2항에 있어서,
    상기 혼합 가스는, 추가로 불활성 가스를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  5. 제1항에 있어서,
    상기 막은, 실리콘 산화막이고, 상기 피에칭막은, 실리콘 질화막이며, 상기 가스는, CH4 가스와 불소 함유 가스와 산소 함유 가스와 SiF4 가스를 포함하는 혼합 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  6. 제1항에 있어서,
    상기 막은, TaN막 또는, WN막이고, 상기 피에칭막은, 폴리실리콘막이며, 상기 가스는, TaF5 가스 또는, WF6 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  7. 피에칭막과 다른 막에 대하여 상기 피에칭막을 선택적으로 에칭하는 플라즈마 에칭 방법에 있어서,
    Si-O 결합을 포함하는 퇴적막을 생성시킬 수 있는 가스를 이용하여, 상기 피에칭막을 플라즈마 에칭하는 것을 특징으로 하는 플라즈마 에칭 방법.
  8. 제7항에 있어서,
    상기 막은, 폴리실리콘막 또는 실리콘 기판이고, 상기 피에칭막은, 실리콘 질화막이며, 상기 가스는, 플루오로카본 가스와 산소 함유 가스와 SiF4 가스를 포함하는 혼합 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  9. 제8항에 있어서,
    상기 플루오로카본 가스는, CH3F 가스이고, 상기 산소 함유 가스는, O2 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
  10. 제8항에 있어서,
    상기 혼합 가스는, 추가로 불활성 가스를 포함하는 것을 특징으로 하는 플라즈마 에칭 방법.
  11. 제7항에 있어서,
    상기 막은, 폴리실리콘막 또는 실리콘 기판이고, 상기 피에칭막은, 실리콘 질화막이며, 상기 가스는, CH4 가스와 불소 함유 가스와 산소 함유 가스와 SiF4 가스를 포함하는 혼합 가스인 것을 특징으로 하는 플라즈마 에칭 방법.
KR1020120121063A 2011-10-31 2012-10-30 플라즈마 에칭 방법 KR101405175B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2011238166 2011-10-31
JPJP-P-2011-238166 2011-10-31
JPJP-P-2012-229411 2012-10-17
JP2012229411A JP5932599B2 (ja) 2011-10-31 2012-10-17 プラズマエッチング方法

Publications (2)

Publication Number Publication Date
KR20130047663A true KR20130047663A (ko) 2013-05-08
KR101405175B1 KR101405175B1 (ko) 2014-06-10

Family

ID=48610539

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120121063A KR101405175B1 (ko) 2011-10-31 2012-10-30 플라즈마 에칭 방법

Country Status (4)

Country Link
US (2) US8741166B2 (ko)
JP (1) JP5932599B2 (ko)
KR (1) KR101405175B1 (ko)
TW (2) TWI600083B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130920A (ko) * 2014-05-14 2015-11-24 도쿄엘렉트론가부시키가이샤 피에칭층을 에칭하는 방법
KR20160103184A (ko) * 2015-02-23 2016-08-31 램 리써치 코포레이션 실리콘 나이트라이드를 에칭하는 동안 초고선택도를 달성하기 위한 방법
KR20170066197A (ko) * 2015-12-04 2017-06-14 가부시키가이샤 히다치 하이테크놀로지즈 드라이 에칭 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10658222B2 (en) 2015-01-16 2020-05-19 Lam Research Corporation Moveable edge coupling ring for edge process control during semiconductor wafer processing
US10957561B2 (en) 2015-07-30 2021-03-23 Lam Research Corporation Gas delivery system
US9837286B2 (en) 2015-09-04 2017-12-05 Lam Research Corporation Systems and methods for selectively etching tungsten in a downstream reactor
US10192751B2 (en) 2015-10-15 2019-01-29 Lam Research Corporation Systems and methods for ultrahigh selective nitride etch
US10825659B2 (en) 2016-01-07 2020-11-03 Lam Research Corporation Substrate processing chamber including multiple gas injection points and dual injector
US10699878B2 (en) 2016-02-12 2020-06-30 Lam Research Corporation Chamber member of a plasma source and pedestal with radially outward positioned lift pins for translation of a substrate c-ring
US10651015B2 (en) 2016-02-12 2020-05-12 Lam Research Corporation Variable depth edge ring for etch uniformity control
US10147588B2 (en) 2016-02-12 2018-12-04 Lam Research Corporation System and method for increasing electron density levels in a plasma of a substrate processing system
US10438833B2 (en) 2016-02-16 2019-10-08 Lam Research Corporation Wafer lift ring system for wafer transfer
US9673058B1 (en) 2016-03-14 2017-06-06 Lam Research Corporation Method for etching features in dielectric layers
US10410832B2 (en) 2016-08-19 2019-09-10 Lam Research Corporation Control of on-wafer CD uniformity with movable edge ring and gas injection adjustment
JP6796519B2 (ja) * 2017-03-10 2020-12-09 東京エレクトロン株式会社 エッチング方法
FR3065576B1 (fr) 2017-04-25 2020-01-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de gravure d'une couche a base de sin
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
SG11201907515WA (en) 2017-11-21 2019-09-27 Lam Res Corp Bottom and middle edge rings
US10361092B1 (en) 2018-02-23 2019-07-23 Lam Research Corporation Etching features using metal passivation
US10283370B1 (en) * 2018-03-01 2019-05-07 Applied Materials, Inc. Silicon addition for silicon nitride etching selectivity
JP6811202B2 (ja) * 2018-04-17 2021-01-13 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
US10515821B1 (en) 2018-06-26 2019-12-24 Lam Research Corporation Method of achieving high selectivity for high aspect ratio dielectric etch
US10741407B2 (en) 2018-10-19 2020-08-11 Lam Research Corporation Reduction of sidewall notching for high aspect ratio 3D NAND etch
CN113544823B (zh) 2020-02-10 2024-04-12 株式会社日立高新技术 等离子处理方法
JP7620021B2 (ja) * 2020-02-28 2025-01-22 ラム リサーチ コーポレーション 高アスペクト比の３ｄ ｎａｎｄエッチングのための側壁のノッチ低減
CN113471049B (zh) 2021-06-30 2022-07-26 北京屹唐半导体科技股份有限公司 用于处理工件的方法及等离子体刻蚀机、半导体器件

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4793897A (en) * 1987-03-20 1988-12-27 Applied Materials, Inc. Selective thin film etch process
EP0424299A3 (en) * 1989-10-20 1991-08-28 International Business Machines Corporation Selective silicon nitride plasma etching
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
JP3172340B2 (ja) * 1993-08-12 2001-06-04 東京エレクトロン株式会社 プラズマ処理装置
JP3681533B2 (ja) 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法
US5786276A (en) * 1997-03-31 1998-07-28 Applied Materials, Inc. Selective plasma etching of silicon nitride in presence of silicon or silicon oxides using mixture of CH3F or CH2F2 and CF4 and O2
JP3439455B2 (ja) * 2000-12-18 2003-08-25 Ｎｅｃエレクトロニクス株式会社 異方性ドライエッチング方法
AU2002303842A1 (en) * 2001-05-22 2002-12-03 Reflectivity, Inc. A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants
US7098141B1 (en) * 2003-03-03 2006-08-29 Lam Research Corporation Use of silicon containing gas for CD and profile feature enhancements of gate and shallow trench structures
GB0401622D0 (en) * 2004-01-26 2004-02-25 Oxford Instr Plasma Technology Plasma etching process
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
US7393788B2 (en) * 2006-02-10 2008-07-01 Cook Julie A Method and system for selectively etching a dielectric material relative to silicon
JP5209859B2 (ja) 2006-09-19 2013-06-12 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide
US20130344702A1 (en) * 2011-03-04 2013-12-26 Tokyo Electron Limited Method of etching silicon nitride films

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150130920A (ko) * 2014-05-14 2015-11-24 도쿄엘렉트론가부시키가이샤 피에칭층을 에칭하는 방법
KR20160103184A (ko) * 2015-02-23 2016-08-31 램 리써치 코포레이션 실리콘 나이트라이드를 에칭하는 동안 초고선택도를 달성하기 위한 방법
KR20170066197A (ko) * 2015-12-04 2017-06-14 가부시키가이샤 히다치 하이테크놀로지즈 드라이 에칭 방법

Also Published As

Publication number Publication date
US20140220785A1 (en) 2014-08-07
US8741166B2 (en) 2014-06-03
TW201639029A (zh) 2016-11-01
TWI560770B (ko) 2016-12-01
US8889024B2 (en) 2014-11-18
JP2013118359A (ja) 2013-06-13
US20130157470A1 (en) 2013-06-20
TWI600083B (zh) 2017-09-21
TW201335991A (zh) 2013-09-01
JP5932599B2 (ja) 2016-06-08
KR101405175B1 (ko) 2014-06-10

Similar Documents

Publication Publication Date Title
KR101405175B1 (ko) 플라즈마 에칭 방법
KR102696249B1 (ko) 트렌치들의 측벽들 또는 평탄 표면들 상에 선택적으로 실리콘 질화물 막을 형성하는 방법
JP4554461B2 (ja) 半導体装置の製造方法
KR100792018B1 (ko) 플라즈마에칭방법
TW201826386A (zh) 用於高深寬比結構之移除方法
US9960049B2 (en) Two-step fluorine radical etch of hafnium oxide
KR102340870B1 (ko) 플라즈마 에칭 방법
TW201203348A (en) Plasma etching method
TWI822631B (zh) 在選擇性地蝕刻氮化矽間隔物期間改進輪廓控制之方法
KR100467133B1 (ko) 크세논의 첨가로 인한 규소 산화물 에칭 속도와 기판선택비의 개선 방법
JP5297615B2 (ja) ドライエッチング方法
KR102435643B1 (ko) 마이크로전자 워크피스의 처리를 위한 금속 하드 마스크 층
KR102710534B1 (ko) 트렌치의 측벽 또는 평탄면 상에 실리콘 질화물막을 선택적으로 형성하기 위한 방법
CN101447426B (zh) 等离子体蚀刻方法
CN103779203B (zh) 等离子蚀刻方法
KR101310850B1 (ko) 플라즈마 에칭 방법
US20240112919A1 (en) Low-Temperature Etch
CN116364554A (zh) 用于活化暴露层的方法
WO2003081656A1 (fr) Procede de gravure par plasma
JP2021022642A (ja) ＳｉＣ基板の製造方法
JP2016213404A (ja) プラズマエッチング方法
JP2013225680A (ja) Ｈｉｇｈ−ｋ膜のドライエッチング方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20121030

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20131108

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140516

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140602

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140603

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20170522

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180517

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190515

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200519

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20220518

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20240520

Start annual number: 11

End annual number: 11