JP4590276B2 - メモリセル、メモリアレイ、および、メモリセルの製造方法 - Google Patents

メモリセル、メモリアレイ、および、メモリセルの製造方法 Download PDF

Info

Publication number
JP4590276B2
JP4590276B2 JP2005018861A JP2005018861A JP4590276B2 JP 4590276 B2 JP4590276 B2 JP 4590276B2 JP 2005018861 A JP2005018861 A JP 2005018861A JP 2005018861 A JP2005018861 A JP 2005018861A JP 4590276 B2 JP4590276 B2 JP 4590276B2
Authority
JP
Japan
Prior art keywords
chalcogenide
cram
memory cell
memory array
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005018861A
Other languages
English (en)
Other versions
JP2005217408A (ja
Inventor
翔瀾 龍
▲逸▼舟 陳
Original Assignee
旺宏電子股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股▲ふん▼有限公司 filed Critical 旺宏電子股▲ふん▼有限公司
Publication of JP2005217408A publication Critical patent/JP2005217408A/ja
Application granted granted Critical
Publication of JP4590276B2 publication Critical patent/JP4590276B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/068—Shaping switching materials by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は一般にカルコゲニドメモリに関し、より詳しくは、薄膜相変化メモリに関する。
カルコゲニド相変化メモリは、CMOS回路によって容易には駆動されない。カルコゲニドとして知られる化合物が相変化をするに先立って、一般に比較的高い電流（または、より具体的には、電流密度）を必要する。カルコゲニドまたは電極の断面積を小さくすることによって、電流に対する要件を直接軽減することができる。例えば、極小の接点を形成しこの接点にカルコゲニドを配置するなど、面積を小さくするための多数の構造が提案されてきている。しかしながら、これらの試みはリソグラフィによって制限される可能性がある。更に、材料を極小のホールに入れることは困難である可能性がある。
Wolstenholmeたち（特許文献１「カルコゲニドメモリに用いられる使い捨て内部スペーサによって形成される細孔」参照）やReinberg（特許文献２「カルコゲニドスイッチング素子のための小電極およびその製造方法」参照）は、複数の小さなホール（細孔または極小細孔とも呼ばれる）をリソグラフィで形成するプロセスを記述している。例えばホールがあまりに小さく形成されると上方に張り出した誘電性材料がそのホールを塞いでしまうことがあるため、寸法の小さい細孔が可能だとしても、このような細孔の収縮率は無制限ではない。このため、この細孔の寸法はリソグラフィによって制限される可能性がある。それ故、この細孔の寸法を小さくするのは困難となる可能性がある。同様に、極小細孔の寸法の均一性を制御するのは困難となる可能性がある。更に、前述のように、そのホールにカルコゲニドを入れることは困難となる可能性がある。
Harshfield（特許文献３「接触構造と該接触構造を有するメモリ素子」参照）やZahorik（特許文献４「小アクティブ領域を有する集積回路メモリセルと該集積回路メモリセルを形成する方法」参照）は、減少できる電極領域について述べているが、その収縮率は膜厚に制限される可能性がある。例えば、もし細孔の直径が0.15μmで膜厚が200Åならば、収縮率は約50％にすぎない。ゆえに、細孔の寸法は基本的にリソグラフィによって制限され、寸法を小さくすることはできるが正に困難である。更に、相変化領域が電極から離間していることがある。それゆえに、オン／オフ比率は、期待されたものほど大きくならないことがある。電極における電流が非常に大きいことにより、電極が非常に脆くなってしまうこともある。このため、この電極は電流を制限してしまう場合がある。したがって、カルコゲニドの断面積を規定するフォト膜／薄膜技術に関するプロセスには欠点が伴うものである。
米国特許6111264号明細書 米国特許6189582号明細書 米国特許6031287号明細書 米国特許6114713号明細書
従来技術においては、CMOS回路によって容易に相変化を制御可能とすることに対する要求がある。電流に対する要件を直接軽減でき、且つ断面積を小さくした相変化メモリに対する更なる要求がある。
前述の従来の課題を解決するための本発明のひとつの特徴は、基板と、該基板の表面に略垂直な第１側面および第２側面を有するカルコゲニド構造を通過する電流を前記第１側面から前記第２側面まで進むように規定して向き付けるように構造化されたカルコゲニドランダムアクセスメモリ(CRAM) セルと、前記CRAM セルにアクセスする機能を有するCMOS 回路と、を有するメモリセルである。
また、前述の従来の課題を解決するための本発明のひとつの特徴は、基板と、該基板の表面に略垂直な第１側面および第２側面を有するカルコゲニド構造を通過する電流を前記第１側面から前記第２側面まで進むように規定して向き付けるように構造化された複数のカルコゲニドランダムアクセスメモリ（CRAM）セルと、前記CRAMセルのサブセットを有すると共に、各々がCMOS回路に応答しデータワードをアサートする機能を有する複数のワード線と、前記複数のワード線のうちの一つのワード線のアサーションに応答して前記複数のCRAMセルのうちの一つのCRAMセルにアクセスする機能を有する複数のビット線と、を有するメモリアレイである。
また、前述の従来の課題を解決するための本発明のひとつの特徴は、カルコゲニドランダムアクセスメモリ（CRAM）セルを形成するために基板上にカルコゲニド構造を堆積するステップと、薄膜プロセスを用いて前記カルコゲニド構造の高さを規定するステップと、等方位エッチングプロセスを用い、前記カルコゲニド構造が前記薄膜プロセスと前記等方位エッチングプロセスとによって規定された前記基板の表面に略垂直な前記カルコゲニド構造の第１側面および第２側面の断面積を有するように前記カルコゲニド構造の幅を規定するステップと、前記カルコゲニド構造の少なくとも一方の側面を、前記CRAMセルにアクセスする機能を有するCMOS回路に接続するステップと、を有するメモリセルの製造方法である。
本発明のひとつの特徴によれば、CMOS回路によって制御可能なCRAMセルを有するメモリセルを提供できる。
簡潔に言えば、本発明のひとつの特徴によれば、薄膜プロセスと等方位エッチングプロセスとをカルコゲニドの断面積を規定するために用いる。ゆえに、その断面積はもはやリソグラフィによって制限されてしまう必要がない。同様に極小細孔に材料を入れる必要もなくなる。更に、カルコゲニドメモリセルが極めて小さい断面積を有しており、その結果、このカルコゲニドメモリセルは格段に低減された電流／電力要求を備えることができる。
本発明の更なる他の特徴によれば、新規なメモリセルとプロセスフローによって、カルコゲニド相変化メモリ（例えば、カルコゲニドメモリセル）を形成する。この新規なメモリセルとプロセスによって、カルコゲニドメモリセルの断面積を極めて小さくすることができる。このカルコゲニドメモリセルの断面積は、カルコゲニド膜の厚みにより規定される。等方位エッチングプロセスは、相まってカルコゲニドメモリセルの断面積を規定する複数のフォト／等方位エッチングプロセスのうちの別のプロセスである。この追加の等方位エッチングプロセスは、カルコゲニドメモリの幅を低減させる。ゆえに、その断面積が低減され、これにより、カルコゲニド相変化メモリの電流／電力要求がそれに見合って低減される。
本発明の他の特徴によれば、細孔（例えば、極小のホール）に材料を入れる必要がないため、極小の断面積を有するカルコゲニドメモリセルが比較的容易に製造できる。
ここに記載されたいずれの特徴あるいは特徴の組み合わせは、その組み合わせが相互に矛盾しないという条件で本発明の範囲内に含まれることは、この文脈すなわち明細書および通常の当業者の知識により明らかになるであろう。本発明を簡潔に述べるため、本発明の一定の特徴、効果、および新規な側面がここに記載されている。当然、本発明のいずれかの特定の実施例において、これらの特徴、効果、または側面の総てが必ずしも具現化されるものではないことを理解すべきである。本発明の更なる効果や特徴は、特許請求の範囲および後述の詳細な説明によって明らかになる。
これより本発明に関して現在好ましい実施形態について言及され、これら実施形態の例は添付図面により説明される。可能であれば、同様のまたは類似の部分に言及するために、図面および詳細な説明の中で同様のまたは類似の符号が用いられる。図面は単純化したものであり、正確な縮尺となっていないことに注意されたい。この開示における言及については、便宜および明確化の目的だけのために方向を示す用語、例えば上部や底部、左、右、上、直上に、上方に、下方に、下に、後部、前部などの用語が、添付図面に関し用いられる。このような方向を示す用語は、どのような態様においても、本発明の範囲を限定するものと解釈されてはならない。
本開示内容では図示したいくつかの実施形態について言及しているが、これらの実施形態は例示のために述べられたものであって、限定するために述べられたものでないことを理解すべきである。後述の詳細な説明の意義は、好適な実施形態について議論されているものの、添付された特許請求の範囲に記載された発明の趣旨および範囲に属する限り、この実施形態の変形や代替物、均等物の総てを包含するものと解釈されねばならない。ここに記載されたプロセスステップ（工程手順）と構造とは、薄膜相変化メモリの製造のための完全なプロセスフロー（工程の流れ）を網羅するものではないと理解され且つ認識されなければならない。本発明は、この分野において従来から用いられている種々のカルコゲニドメモリ生産技術と関連して実施され、一般に実施されるプロセスステップに限られたものだけを、本発明を理解させるために必要なものとしてここに包めているに過ぎない。本発明は、薄膜相変化メモリの一般分野において応用可能である。しかしながら、実施例としての目的のために後述の記載はカルコゲニドメモリに関連したものとなっている。
より詳細に図面に言及すると、図１は本発明の一実施形態に係るカルコゲニドメモリを示す断面構造図である。このカルコゲニドメモリセルはカルコゲニドランダムアクセスメモリ（CRAM）セル４０と直列のダイオード１０を有する。ダイオード１０は、P型ポリシリコン構造１３とタングステンライン２０に実装されたN型ポリシリコン構造１７とを有している。CRAMセル４０は、下部二酸化シリコン層４５と、上部二酸化シリコン層４４と、一対の窒化チタンスペーサ構造４８、４９と、カルコゲニド層４２とを有している。CRAMセル４０は、タングステンプラグ５０を介してアルミニウム或いはタングステンライン３０に接続されていると共に、ダイオード１０を介してタングステンライン２０に接続されている。
図示された本発明の実施形態として実装されたカルコゲニドメモリセル、つまり図１に示されたようなアルミニウム或いはタングステンライン３０がタングステンプラグ５０を介してカルコゲニド構造４２に接続されたカルコゲニドメモリセルに対する書き込みには電流が必要である。カルコゲニドメモリセルへの書き込みは、窒化チタンスペーサ４８、４９間の電流路にあるカルコゲニド構造４２に電流を流すことによって達成される。本発明によれば、カルコゲニド構造４２が比較的小さな断面積を有しているためこの電流は小さなものとなる。
このカルコゲニドメモリセルは、カルコゲニド堆積薄膜プロセスによって規定される断面積を有している。換言すれば、カルコゲニド構造４２は、堆積された後にエッチングされるカルコゲニド層の厚さによって規定される高さを有する。等方位エッチングプロセスもカルコゲニドメモリセルの断面積を規定する。もし等方位エッチングされたカルコゲニドメモリセルの幅が500Åであり、カルコゲニド層の厚さが200Åならば、その断面積は0.01μｍ2となる。これは0.036μm接触の断面である。
カルコゲニド構造は従来的に、例えば二酸化シリコン層内の小さな細孔またはホールに少量のカルコゲニドを入れることによって形成されていることが想起される。レチクルマスクを通じたエッチングは正確に方向付けを行うことができない可能性があるため、これらのホールは従来から精密なものではない。この結果、これらのホールは、正確には平行となっていない側壁を有することがある。細孔が完全に二酸化シリコン層を貫通するまでエッチングを持続することは、（そのエッチングが化学融解またはイオン照射により達成されるかに関わらず）エッチングが持続している最中は細孔自体の拡張をせざるを得ず、カルコゲニドをその細孔に送り込むこともその細孔を拡張させることを回避できない。従来からこれらの問題は二酸化シリコン層が厚い場合には悪化するにも関わらず、カルコゲニド構造を通る電流路の長さを調節するためにリソグラフィが用いられる場合には厚い二酸化シリコン層が必要とされている。
図1は、本発明の第一実施形態のカルコゲニドメモリセルがこれらの問題にどのように対処しているか説明するもので、ここではカルコゲニド構造４２が垂直ではなく水平に形成されている。カルコゲニド構造４２は、例えば二酸化シリコンの厚い層を必要とせず、完全に制御可能な任意の長さを有する。二酸化シリコン層中の細孔を通じて細くする代わりに、カルコゲニド構造４２は、カルコゲニド構造の全長に渡って比較的均一とすることが可能な断面積を有する。
このカルコゲニドの堆積による薄膜プロセスによって水平の薄いカルコゲニド層を形成することができ、このカルコゲニド層はリソグラフィによって達成できる二酸化シリコン内の縦方向に形成された細孔よりも薄くできるだけでなく比較的均一に形成することができる。等方位エッチングプロセスによって比較的幅の狭い水平なカルコゲニド構造４２を形成することができ、このカルコゲニド構造は二酸化シリコンリソグラフィによる縦方向の細孔を通じて達成されるものよりも水平方向に狭い幅を有することができる。本発明によれば、カルコゲニド堆積薄膜プロセスと等方位エッチングプロセスとが相まって、原則的に二酸化シリコンの薄層を通る均一で幅広なホールを形成する必要性を本質的になくすことができ、このためカルコゲニドの均一で幅広な構造をそのホールの中に無理に形成する必要をなくすことができる。
事実、このカルコゲニド構造４２の断面積は非常に小さくすることができるため、そのカルコゲニドの相変化に十分な電流密度は標準的なCMOS回路を用いることで達成できる。典型的なCMOS回路は、コンピュータアーキテクチャに用いられているように通常はカルコゲニド構造の相変化を生ずるの十分な大きさの電流密度を発生しない。しかしながら、図１のカルコゲニド構造４２は非常に小さな断面積を有するため、典型的なCMOS回路によって発生される比較的小さな電流の量で、図示された本発明の実施形態に係るカルコゲニドメモリセルに書き込むために十分なものとすることができる。
ここに具体的に述べたように、図１に示したカルコゲニドメモリセルのカルコゲニド構造４２は、水平に、基本的に基板と平行に実装され、それゆえに二酸化シリコン内の細孔を通じて垂直に実装されるカルコゲニド構造とは明らかに異なる。薄膜堆積により堆積したカルコゲニド層は極めて薄くすることができるため、レチクルマスクを介したエッチングが正確な方向付けがされている必要はない。
図２は、図１のカルコゲニドメモリセルを示す回路図であり、カルコゲニドメモリセルがCRAMセル４０として表され、ダイオード１０は伝統的なダイオードの記号で表されている。図１のタングステンライン２０は図２においてワード線２５として表され、図１のアルミニウム或いはタングステンライン３０は図２においてビット線３５として表されている。ダイオード１０はワード線２５及びCRAMセル４０に接続され、CRAMセル４０はビット線３５に接続されている。
図２のCRAMセル４０は、CRAMセル内のカルコゲニドの相に依存した抵抗（または、他の見方ではコンダクタンス）を有する。CRAMセル４０のカルコゲニドが結晶質状態のときは、CRAMセル４０は小さな抵抗（および大きなコンダクタンス）を有する。CRAMセル４０のカルコゲニドがアモルファス（非晶質）状態のときは、CRAMセル４０は大きな抵抗（および小さなコンダクタンス）を有する。
図２は、カルコゲニドメモリセルを有する低電流CMOS構成要素の集積化を明らかにしており、これは通常、書き込みのために比較的大きな電流が要求されるとみなされているものである。図２では、（データ保持のためのカルコゲニド構造４２を有する）カルコゲニドメモリセルと直列のダイオード１０が示されており、このダイオード１０はCMOS技術によって実装されている（ゆえに低い電流で作動する）。本発明の第一実施形態に基づき実施されたようなカルコゲニドメモリセルは非常に小さな断面積を有し、それゆえ非常に低い電流／電力要求を有することとなるため、このようなカルコゲニドメモリセルはダイオード１０のような典型的なCMOS回路でみられるような低い電流によって書き込むことができる。
図示された実施形態では、カルコゲニドメモリセルが、CRAMセルと、このCRAMセルにアクセスする機能を有するCMOS回路とを有している。このCRAMセルは、薄膜プロセスと等方位エッチングプロセスとによって、特にカルコゲニド堆積薄膜プロセスと等方位エッチングプロセスとによって規定される断面積を有している。このカルコゲニド構造は半導体素子と直列に、図２に示された実施形態によればカルコゲニド構造を通る電流を流す機能を有するダイオード１０と直列になっている。
図３は、四つのカルコゲニドメモリセルを有すると共に、これらのカルコゲニドメモリセルの各々が図２のメモリセルに対応して構成されたメモリアレイを示す回路図である。ワード線２７とワード線２８とは、それぞれ、第一記憶位置（例えば、バイト０）と第二記憶位置（例えば、バイト１）とに許可信号を与える。ワード線２７またはワード線２８のどちらか一方が有効（アクティブ）となっている。このアクティブなワード線は、それ自身に接続されたダイオードを通る（書き込みのための）強い電流或いは（読み出しのための）弱い電流を供給する。例えば、もしワード線２７がアクティブなら、電流はダイオード１１とCRAMセル４１とを通りビット線３７に流れ、また電流はダイオード１２とCRAMセル４３とを通りビット線３８に流れる。
書き込みに関しては、ワード線２７の電圧とビット線３７の電圧との差異が規定の電位を超えるべくワード線２７が高い電圧を有し且つビット線３７が低い電圧を有する場合は、CRAMセル４１は書き込まれる。
読み出しに関しては、ワード線２７の電圧とビット線３７の電圧との差が0.4ボルトを超え且つ1.5ボルトを超えないようにワード線２７が高電圧を有し更にビット線３７が低電圧を有する場合には、CRAMセル４１は書き込まれずに読み出される。ワード線２７の電圧とビット線３７の電圧との間の電圧降下は、ダイオード１１及びCRAMセル４１に電流を通す。ダイオード１１における電圧降下は固定されているため、CRAMセル４１における残りの電圧降下が、ダイオード１１及びCRAMセル４１に電流を流す。この電流はビット線３７に接続された電流依存性の回路（図示せず）によって読み出される。
また、読み出しに関しては、規定の電流を流す電流ソース／ドレインを、CRAMセルの読み出しに用いることができる。ビット線がそのビット線を通る規定の電流を流す電流ソース／ドレインを有している場合、その規定の電流は、「有効にされた」ダイオードによってのみ、即ちワード線に接続された十分な高い電圧を有するダイオードによってのみもたらされる。このダイオードを通る規定の電流は、一定の電圧降下（通常ダイオードの通過に0.6から0.7ボルト）を引き起こす。したがって、この有効になったダイオードに接続されたCRAMセルの負極における電圧は、ワード線の高い電圧よりも0.6から0.7ボルト小さくなる。
一般的にひとつのワード線だけが高い電圧（即ち、ダイオードを有効にするために十分な規定の電位を超える電圧）を有するため、総ての規定の電流は、有効にされたダイオード及び有効にされたワード線に接続されたCRAMセルを通過する。
ビット線を通過する規定の電流および導通状態となったCRAMセルの負極における電圧はわかっているため、このビット線における電圧はCRAMセルの抵抗を読み取るために用いられる。
複合メモリシステムに用いられることがある他の形式のメモリと同様に、ワード線はいくつかのビットが読み出されている間に他のいくつかのビットへの書き込みを許容する。例えば、スヌープ可能なキャッシュ内では、一つのプロセスが書き込むデータを別のプロセスが読み出すたびに「共有された」ビットがセットされることがある。この共有されたビットは、その書き手がメモリ位置の排他的な制御をもはや有していないことを示している。もしマルチプロセッサシステム内のひとつのプロセッサが他のプロセッサとデータ交換をするためにあるメモリ位置を使用するならば、「有効データ含有」ビットは、いったん送り先のプロセッサがそのデータを読み出すと消去されることがあり、これによりそのメモリ位置に次の書き込みを再度可能にする。マルチスレッドおよび／または不連続のプロセッサにおいて、ひとつのメモリ位置の「有効データ含有」ビットは、そのデータが読まれたときに消去されることがあり、これによりそのメモリ位置に次の上書きを可能にする。
図２のカルコゲニドメモリセルに相当するCRAMセルに対応して、メモリアレイに利用可能なメモリ位置の数を増加させるため、更なるワード線を追加することもできる。図２のカルコゲニドメモリセルに相当するCRAMセルに対応して、メモリアレイに利用可能な各メモリ位置内の１バイト毎のビット数を増加させるため、更なるビット線を追加することもできる。
いずれか特定のCRAMセルを流れる電流は、対応するビット線に接続された電流依存性の回路（図示せず）に読み出される。例えば、反転偏向またはツェナーダイオードがこの電流依存性の回路としての役割を果たす。
図３は、カルコゲニドメモリセルを有する低電流CMOS構成要素の集積化を再度明らかにしたものである。このカルコゲニドメモリセルは、書き込みのためには通常大きな電流が必要とされているが、図３に示されるようにダイオード等のCMOS回路を含むメモリアレイに集積されることができる。本発明の第一実施形態に従って実施されるようなカルコゲニドメモリセルは非常に小さな断面積を有するため、ダイオードなどの典型的なCMOS回路にみられるような低電流によって書き込みのための電流／電力要求を達成することができる。
図３のメモリアレイは、複数のCRAMセルと、複数のワード線と、複数のビット線とを有している。各CRAMセルは、薄膜プロセス（例えばカルコゲニド堆積薄膜プロセス）と等方位エッチングプロセスとによって規定された断面積を有している。複数のワード線の各ワード線は一つのデータワード（「ワード」）をアサート可能である。このデータワードは、例えば、８ビット、１６ビット、または３２ビットとなることができる。データワードは、複数のCRAMセルのサブセット（部分集合）とみなされることがあり、このサブセットの各CRAMセルは別個のデータワードのビットとみなされることがある。このサブセットの各CRAMセルは、ワード線と接続されている。
ワード線は、例えばメモリコントローラ、DMA（直接メモリアクセス）、キャッシュコントローラ、或いは他の論理回路を有するCMOS回路に応答してアサートされる。
本発明のひとつの特徴によれば、このワード線は半導体素子を直列に介してCRAMセルに接続される。
例えば、図示された半導体素子はカルコゲニド構造を通る電流を流す機能を有している。
もし望むのであれば、この半導体素子に選択トランジスタを含ませて、この選択トランジスタのゲート端子での電圧により有効にされたときに選択トランジスタがカルコゲニド構造を通る電流を流す機能を有するようにすることができる。
この選択トランジスタのゲート端子をメモリアレイのワード線に動作可能に接続することができ、該トランジスタのソース端子をメモリアレイのドライブ線に動作可能に接続することができ、そして該トランジスタのドレイン端子を、前記ＣＲＡＭセルを介してメモリアレイのビット線に動作可能に接続することができる。
図３のメモリアレイは複数のビット線も有しており、各ビット線はCRAMセルの一群にアクセスできるように動作可能に接続されている。ビット線に動作可能に接続されたCRAMセルのそれぞれは、別個のデータワードに属する。例えば、ビット線３７はワード０のビット０やワード１のビット０、ワード２のビット０などに接続されることがある。ワード選択のためにひとつのワード線がアサートされたとき、各ビット線は選択されたワードのビットにアクセスする。
図4は、図示された本発明の第二の実施形態に係るカルコゲニドメモリセルの概略図である。図４のカルコゲニドメモリセルは、例えばタングステンプラグ５０がP型シリコン（またはP型ドープされたポリシリコン）１５０に置き換えられている点で図1のカルコゲニドメモリセルと異なっている。タングステンプラグ５０をP型シリコン１５０で置き換えることは、タングステンライン１３０を金属化層ではなく基板層においてカルコゲニド構造１４２に接続させ、より小型の或いはより単純な装置を可能とする。図４のカルコゲニドメモリセルは極めて低い電流／電力要求を有し、この電流／電力要求はダイオード１１０などの典型的なCMOS回路にみられるような低い電流によって書き込み可能なほど十分に低いものである。
図１のカルコゲニドメモリセルに書き込むために必要な電流と同様に、カルコゲニド構造が小さな断面積を有するため、図４のカルコゲニドメモリセルに書き込むために必要な電流は小さい。図４のカルコゲニドメモリセルは、図１のカルコゲニドメモリセルと同様に、カルコゲニド堆積薄膜プロセスにより規定される断面積を有する。換言すれば、カルコゲニド構造１４２は、堆積後にエッチングされたカルコゲニド層の厚さにより規定される高さを有する。等方位エッチングプロセスもカルコゲニドメモリセルの断面積を規定する。もし等方位エッチングされたカルコゲニドメモリセルの幅が500Åでありそのカルコゲニド層の厚さが200Åであれば、その断面積は0.001μｍ2より小さくなる。これは0.036μm接触の断面である。
図１のカルコゲニド構造４２と同様に、図４のカルコゲニド構造は垂直ではなく水平に実装されている。カルコゲニド構造１４２は、二酸化シリコンの厚い層を必要とせず完全に制御可能な任意の長さを有する。二酸化シリコン層中の細孔全体を先細にする代わりに、カルコゲニド構造４２をカルコゲニド構造の全長に渡って比較的均一な断面積を有するようにしてある。カルコゲニド堆積薄膜プロセスと等方位エッチングプロセスとによって二酸化シリコンの薄い層を貫く均一で幅広なホールを形成する必要を原則的になくすことができ、このためカルコゲニドの均一で幅広な構造をそのホールの中に無理に形成する必要をなくすことができる。
図１のカルコゲニド構造４２の断面積と同様に、図４のカルコゲニド構造１４２の断面積は小さいため、標準的なCMOS回路を用いて達成できる小さな電流密度に応答して相変化を遂げることができる。典型的なCMOS回路は、コンピュータアーキテクチャに用いられているように、概して広い断面を有するカルコゲニド構造の相変化に十分となる大きな電流密度を通常は発生しない。しかしながら、図４のカルコゲニド構造１４２はこのような小さな断面積を有するため、本発明の第二実施形態によれば、典型的なCMOS回路によって発生される比較的小さな電流がカルコゲニドメモリセルに書き込むために実質的に十分なものとなる。
図１のカルコゲニド構造４２と同様に、図４に示されたカルコゲニド構造１４２は、水平に、基本的に基板と平行に実装され、それゆえに二酸化シリコン内の細孔に垂直に設けられるカルコゲニド構造とは明らかに異なる。薄膜堆積により堆積したカルコゲニド層は極めて薄いものであるため、レチクルマスクを介したエッチングが正確な方向付けがされている必要はない。
図５は、図３にメモリアレイに対応すると共に、四つのカルコゲニドメモリセルを有するメモリアレイの上面を示す概略図である。図６は、本発明の第三実施形態に係るカルコゲニドメモリセル２４０の断面概略図である。本発明の第三実施形態は、例えばダイオード１０が、カルコゲニドメモリセル２４０に対して直列の第二のタングステンプラグ２１０及び選択トランジスタ２２０（例えば、ゲート端子とソース端子とドレイン端子とを有するMOSトランジスタ）に置き換えられている点で第一実施形態と異なっている。
カルコゲニドメモリセル２４０は、第一実施形態とほぼ同様のカルコゲニド構造を有する。このカルコゲニドメモリセル２４０は下部二酸化シリコン層２４５と、上部二酸化シリコン層２４４と、一対の窒化チタンスペーサ構造２４８、２４９と、カルコゲニド層２４２と、を有しており、カルコゲニドメモリセル２４０はタングステンプラグ２５０を介してアルミニウムライン２３０に接続されている。しかしながら、図６の実施形態では、カルコゲニドメモリセル２４０は、第二のタングステンプラグ２１０を介して選択トランジスタ２２０のドレイン端子２２２に接続され、またこの選択トランジスタ２２０を介して、選択トランジスタ２２０のソース端子２２４に連結された別の導体に接続される。
換言すれば、このカルコゲニドメモリセルは、図１から５に示された実施形態と同様に、CRAMセル２４０とこのCRAMセルにアクセスする機能を有するCMOS回路とを有している。
このCRAMセル２４０は、薄膜プロセスと等方位エッチングプロセスとによって、特に、カルコゲニド堆積薄膜プロセスと等方位エッチングプロセスとによって規定する断面積を有している。
カルコゲニド構造２４２は半導体素子と直列になっている。
すなわち図６に示された実施形態によれば、カルコゲニド構造２４２は、選択トランジスタ２２０のゲート端子２２６での電圧により有効にされたときにカルコゲニド構造２４２を通る電流を流すことができる選択トランジスタ２２０と直列になっている。
選択トランジスタ２２０のゲート端子２２６は、動作可能にメモリアレイのワード線に接続されている。
選択トランジスタ２２０のソース端子２２４は動作可能にメモリアレイのドライブ線に接続されており、選択トランジスタ２２０のドレイン端子２２２は前記ＣＲＡＭセルを介して動作可能にメモリアレイのビット線に接続されている。
図７は、図６に示した本発明の第三実施形態に係るカルコゲニドメモリセル２４０を示す回路図である。選択トランジスタ２２０はカルコゲニドメモリセル２４０を通る電流を選択するために用いられる。CMOS回路（図示せず）に制御されるワード線２２５は、カルコゲニドメモリセル２４０に書き込めるほどの大きな電流を伝達する必要はない。このワード線２２５は、選択トランジスタ２２０を作動させるために必要なごく僅かな電流を伝達することのみが必要とされる。
図７に示されたように、カルコゲニドメモリセル２４０への書き込みに用いられる電流は、前述した本発明の実施形態のようにワード線からではなくドライブ線２６５から取得される。ドライブ線２６５は、例えば比較的大きな電流を発生する能力を有する電流バッファ（図示せず）から得られる。このドライブ線２６５は、ワード線２２５が選択トランジスタ２２０を作動させるために適する電圧を有したときに、選択トランジスタ２２０を通過しカルコゲニドメモリセル２４０に達する電流を供給する。従って、CRAMセル２４０への書き込みのときは、選択トランジスタ２２０は、ワードライン自体が発生できる如何なる電流よりも大きくなるような電流を通過させることができるため有用である。
このため、選択トランジスタ２２０は、カルコゲニドメモリセル２４０への書き込みのときに役立つことができる。これにも関わらず、選択トランジスタ２２０は、カルコゲニドメモリセル２４０を読み出すときにも役立つことができる。CRAMセル２４０を通過する際の電圧降下はCRAMセル２４０を通る電流に依存するため、ドライブ線２６５に比較的大きな電流を供給させることによって、CRAMセル２４０における抵抗値変化として実現され得る如何なるデータもビット線２３５により確実に解決できるようになる。
また、読み出しに関しては、規定の電流を流す電流ソース／ドレインがカルコゲニドメモリセル２４０の読み出しに用いられる。図７の実施形態は、CRAMセル２４０を通過する電流を、ワード線２２５のCMOS回路を通過させるのではなく選択トランジスタ２２０及びドライブ線２６５に損失少なく通過させることを可能とする。このため、図６の実施形態によれば、ワード線２２５のCMOS回路を危険にさらさずにより大きな電流を使用することができる。この大幅に増えた電流は、同一のデータ依存性の抵抗値変化に対してCRAMセル２４０を通過する際により大きな電圧降下を引き起こし、そのデータ依存性の抵抗値変化が確実に解決できるようにする。
図８は、四つのカルコゲニドメモリセルを有すると共に、各カルコゲニドメモリセル２４０が図７に対応するメモリアレイの回路図である。図９は、本発明の第三実施形態に係る、第一メタライゼーション工程におけるメモリアレイの平面配置を示す概略図である。図１０は、本発明の第三実施形態に係る、第二メタライゼーション工程におけるメモリアレイの平面配置を示す概略図である。図１１は、本発明の第三実施形態に係る、ビアエッチ工程におけるメモリアレイの平面配置を示す概略図である。ビア２７０はビット線２３５に外部からのアクセスを許容する。図１２は、ビア２７０実装後のメモリアレイの平面配置を示す概略図である。この図は各カルコゲニドメモリセル２４５の位置を示している。
図１３Aはセル形成フロープロセスを示す平面概略図であり、図１３Bは本発明の第四実施形態に係る図１３Aの断面図である。第一のステップでは、タングステンプラグ構造３１０が二酸化シリコン基板上に実装される。このタングステン構造は、P型重合構造（a p-poly structure）またはダイオードのような他の構造であってもよい。第二ステップでは、第一ステップの結果物の上に、酸化層／カルコゲニド／酸化物のサンドイッチ構造が実装される。この酸化層３４５はCVD法を用いて堆積させてよく、カルコゲニドはスパッタリング法を用いて堆積させる。第三ステップでは、このサンドイッチ構造がフォトリソグラフィ（例えば、リソグラフィ）技術に基づいてパターンニングされる。パターンは、酸化層３４５内にエッチングされる。好適な実施形態では単に浅いくぼみが要求されるのみであるため、このパターンが深い必要はない。第四ステップでは、このカルコゲニド層３４２は等方位エッチングされ、メモリユニットセルの中央部分においてカルコゲニドが配されている部位を除いて、実質的に総てのカルコゲニドが取り除かれる。従って図１３Aは、メモリアレイ内にある一のカルコゲニドメモリセルの断面を示す図１３Bと併せて、メモリアレイの平面図を開示している。
図１４A及び１４Bは、図１３A及び１３Bで述べられたプロセスに対応する第五ステップでの平面及び断面概略図である。図１４A及び１４Bに示されたように、メモリアレイ全体は更なる酸化層３４４によって覆われる。図１５A及び１５Bは図１３A、１３B、１４A及び１４Bで述べられたプロセスに対応する第六ステップでの平面及び断面概略図であり、この図１５A及び１５Bは図１３A、１３B、１４A及び１４Bにおいて先に説明されたプロセスを引き継ぐものである。図１５A及び１５Bに示されたように、メモリアレイ全体の中にある各カルコゲニドメモリセルはパターン成形されている。パターンニングは、一例として、例えばタングステン（或いは、図１３A及び１３Bに関連して述べられた、第一ステップで使用されるいかなる材料）を選択しないエッチングを用いるフォトリソグラフィエッチングによって達成できる。
図１６A及び１６Bは図１３Aから１５Bで述べられたプロセスに応じた第七ステップでの平面及び断面概略図であり、この図１６A及び１６Bは図１３Aから１５Bにおいて先に説明されたプロセスを引き継ぐものである。図１６A及び１６Bに示されるように、窒化チタン層３４７がメモリアレイ上に堆積され、タングステン３１０（および図１３A及び１３Bに関連して述べられた、第一ステップで使用される他のいずれかの材料）とカルコゲニドとの間に接触部を形成するようにエッチングされる。図１７A及び１７Bは、図１３Aから１６Bで述べられたプロセスに対応する更なる第八ステップにおける平面及び断面概略図であり、この図１６A及び１６Bは、図１３Aから１６Bにおいて先に説明されたプロセスを引き継ぐものである。図１７A及び１７Bに示されるように、窒化チタン層３４７および厚い酸化層３４４は、メモリアレイの各CRAMセルを分離するために更にエッチングされる。従って、図１３Aから１７Bは、本発明の種々の有利性をもたらすカルコゲニドメモリアレイの製造方法を示すものである。
上述の考察によれば、本発明の方法は、集積回路内の読み出し専用記憶装置の製造が、特にデュアルビットセル構造を示す読み出し専用記憶装置の製造が可能であることがこの分野の当業者によって理解される。上述の実施形態はほんの例として用意されたものであり、本発明はこれらの例示に限定されるものではない。開示された実施形態に対しては、前述の記載に基づいた当業者の検討の下、相互に矛盾しない範囲まで多様な変形や変更が施される。更に、ここに開示された考察から、他の組み合わせや省略、代替、変更は、熟練工にとって明らかなものである。更には、本発明は、開示された実施形態に限定されるものではなく、添付された特許請求の範囲の記載によって定義される。
本発明の一実施形態に係るカルコゲニドメモリセルを示す断面構造図である。 図１のカルコゲニドメモリセルを示す回路図である。 各々が図２によるカルコゲニドメモリセルとなっている四つのカルコゲニドメモリセルを有するメモリアレイを示す回路図である。 本発明の第二実施形態に係るカルコゲニドメモリセルの断面概略図である。 各々が図３によるカルコゲニドメモリセルとなっている四つのカルコゲニドメモリセルを有するメモリアレイの上面を示す概略図である。 本発明の第三実施形態に係るカルコゲニドメモリセルの断面概略図である。 図６に示された本発明の第三実施形態に係るカルコゲニドメモリセルの回路図である。 各々が図７によるカルコゲニドメモリセルとなっている四つのカルコゲニドメモリセルを有するメモリアレイを示す回路図である。 図９は、本発明の第三実施形態に係る、第一メタライゼーション工程におけるメモリアレイの平面配置を示す概略図である。 図１０は、本発明の第三実施形態に係る、第二メタライゼーション工程におけるメモリアレイの平面配置を示す概略図である。 図１１は、本発明の第三実施形態に係る、ビアエッチング工程におけるメモリアレイの平面配置を示す概略図である。 図１２は、各カルコゲニドメモリセルの位置を示した、ビア実装後におけるメモリアレイの平面配置概略図である。 図１３（A）及び図１３（B）は、本発明の第四実施形態に係るセル形成流れプロセスを示す平面概略図である。 図１４（A）及び１４（B）は、図１３で述べられたプロセスに従った第五ステップを示す概略図である。 図１５（A）及び１５（B）は、図１３及び１４で述べられたプロセスに従った第六ステップを示す概略図である。 図１６（A）及び１６（B）は、図１３から１５で述べられたプロセスに応じた第七ステップを示す概略図である。 図１６（A）及び１６（B）は、図１３から１６で述べられたプロセスに応じた第七ステップを示す概略図である。
符号の説明
１０、１１、１２、１８、１９ ダイオード（半導体素子）
１０、１１０ ダイオード（第２の導体部、整流素子）
２０ タングステンライン（第２信号線）
３０、１３０ タングステンライン（第１信号線）
２５、２７、２８、２６５ ワード線
３５、３８、３７、２３５ ビット線
４０、４１、４６、４７ CRAMセル
４２、１４２、２４２、３４２ カルコゲニド層（カルコゲニド構造）
５０、１５０ タングステンプラグ（第１の導体部）
２２０ 選択トランジスタ（半導体素子）
２２２ ドレイン端子
２２４ ソース端子
２２５ ワード線
２２６ ゲート端子
２３５ ビット線
２６５ ドライブ線
B 基板
S 基板の表面
E 側面

Claims (20)

  1. 基板と、
    該基板の表面に略垂直な第１側面および第２側面を有するカルコゲニド構造を通過する電流を前記第１側面から前記第２側面まで進むように規定して向き付けるように構造化されたカルコゲニドランダムアクセスメモリ(CRAM) セルと、
    前記CRAM セルにアクセスする機能を有するCMOS 回路と、
    を有することを特徴とするメモリセル。
  2. 前記CRAMセルを構成するカルコゲニド構造の前記両側面の断面積が、薄膜プロセスと等方性エッチングプロセスとによって規定されていることを特徴とする請求項１に記載のメモリセル。
  3. 前記薄膜プロセスが、カルコゲニド堆積薄膜プロセスであることを特徴とする請求項２に記載のメモリセル。
  4. 前記ＣＲＡＭセルの前記カルコゲニド構造が、更に半導体素子と直列に接続されることを特徴とする請求項１乃至３のいずれか１項に記載のメモリセル。
  5. 前記半導体素子が、前記カルコゲニド構造を通過する電流を流す機能を有するダイオードであることを特徴とする請求項４に記載のメモリセル。
  6. 前記半導体素子が選択トランジスタであり、
    該選択トランジスタは、該選択トランジスタのゲート端子における電圧により導通状態となったとき前記カルコゲニド構造を通過する電流を流す機能を有することを特徴とする請求項４に記載のメモリセル。
  7. 前記選択トランジスタのゲート端子がメモリアレイのワード線に動作可能に接続されると共に、
    前記選択トランジスタのソース端子が前記メモリアレイのドライブ線に動作可能に接続され、
    前記選択トランジスタのドレイン端子が前記ＣＲＡＭセルを介して前記メモリアレイのビット線に動作可能に接続されていることを特徴とする請求項６に記載のメモリセル。
  8. 基板と、
    該基板の表面に略垂直な第１側面および第２側面を有するカルコゲニド構造を通過する電流を前記第１側面から前記第２側面まで進むように規定して向き付けるように構造化された複数のカルコゲニドランダムアクセスメモリ（CRAM）セルと、
    前記CRAMセルのサブセットを有すると共に、各々がCMOS回路に応答しデータワードをアサートする機能を有する複数のワード線と、
    前記複数のワード線のうちの一つのワード線のアサーションに応答して前記複数のCRAMセルのうちの一つのCRAMセルにアクセスする機能を有する複数のビット線と、
    を有することを特徴とするメモリアレイ。
  9. 前記複数のCRAMセルの各CRAMセルを構成するカルコゲニド構造の前記両側面の断面積が、薄膜プロセスと等方位エッチングプロセスとによって規定されていることを特徴とする請求項８のメモリアレイ。
  10. 前記薄膜プロセスが、カルコゲニド堆積薄膜プロセスであることを特徴とする請求項９に記載のメモリアレイ。
  11. 前記複数のＣＲＡＭセルの各ＣＲＡＭセルの前記カルコゲニド構造が、更に半導体素子に接続されることを特徴とする請求項８乃至１０のいずれか１項に記載のメモリアレイ。
  12. 前記半導体素子が、前記カルコゲニド構造を通過する電流を流す機能を有するダイオードであることを特徴とする請求項１１に記載のメモリアレイ。
  13. 前記半導体素子が選択トランジスタであり、
    該選択トランジスタは、該選択トランジスタのゲート端子における電圧により導通状態となったとき前記カルコゲニド構造を通過する電流を流す機能を有することを特徴とする請求項１１に記載のメモリアレイ。
  14. 前記選択トランジスタのゲート端子がメモリアレイのワード線に動作可能に接続されると共に、
    前記選択トランジスタのソース端子が前記メモリアレイのドライブ線に動作可能に接続され、
    前記選択トランジスタのドレイン端子が前記ＣＲＡＭセルを介して前記メモリアレイのビット線に動作可能に接続されていることを特徴とする請求項１３に記載のメモリアレイ。
  15. カルコゲニドランダムアクセスメモリ（CRAM）セルを形成するために基板上にカルコゲニド構造を堆積するステップと、
    薄膜プロセスを用いて前記カルコゲニド構造の高さを規定するステップと、
    等方位エッチングプロセスを用い、前記カルコゲニド構造が前記薄膜プロセスと前記等方位エッチングプロセスとによって規定された前記基板の表面に略垂直な前記カルコゲニド構造の第１側面および第２側面の断面積を有するように前記カルコゲニド構造の幅を規定するステップと、
    前記カルコゲニド構造の少なくとも一方の側面を、前記CRAMセルにアクセスする機能を有するCMOS回路に接続するステップと、
    を有することを特徴とするメモリセルの製造方法。
  16. 前記CRAMセルと直列の半導体素子を形成するように半導体を堆積するステップを更に有することを特徴とする請求項１５に記載のメモリセルの製造方法。
  17. 前記半導体を堆積する前記ステップが、前記カルコゲニド構造を通過する電流を流す機能を有するダイオードを組み込むステップを含むことを特徴とする請求項１６に記載のメモリセルの製造方法。
  18. 前記半導体を堆積するステップが、
    ゲート端子を備え、該ゲート端子における電圧により導通状態となったとき前記カルコゲニド構造を通過する電流を流す機能を有する選択トランジスタを組み込むステップを含むことを特徴とする請求項１６に記載のメモリセルの製造方法。
  19. 前記半導体を堆積するステップが、
    前記選択トランジスタのゲート端子をメモリアレイのワード線に動作可能に接続されるように加工するステップと、
    前記選択トランジスタのソース端子を前記メモリアレイのドライブ線に動作可能に接続されるように加工するステップと、
    前記選択トランジスタのドレイン端子を、前記ＣＲＡＭセルを介して前記メモリアレイのビット線に動作可能に接続されるように加工するステップと、
    を含むことを特徴とする請求項１６に記載のメモリセルの製造方法。
  20. 一対のスペーサーを有するカルコゲニド構造と、
    第１の導体部に電気的に接続された第１信号線と、
    整流素子を構成する第２の導体部に電気的に接続された第２信号線と、
    を有し、
    前記第１の導体部と前記第２の導体部とが、それぞれ第１の導体物質と第２の導体物質とによって構成される前記一対のスペーサーを通して前記カルコゲニド構造に接続され、
    前記第１の導体物質と前記第２の導体物質とが、前記カルコゲニド構造の左壁側と右壁側とのそれぞれに配置され、
    前記カルコゲニド構造を流れる電流が、前記第１の導体部から前記上記第２の導体部に向き付けられることを特徴とするメモリセル。
JP2005018861A 2004-01-26 2005-01-26 メモリセル、メモリアレイ、および、メモリセルの製造方法 Expired - Fee Related JP4590276B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/764,750 US7138687B2 (en) 2004-01-26 2004-01-26 Thin film phase-change memory

Publications (2)

Publication Number Publication Date
JP2005217408A JP2005217408A (ja) 2005-08-11
JP4590276B2 true JP4590276B2 (ja) 2010-12-01

Family

ID=34795335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005018861A Expired - Fee Related JP4590276B2 (ja) 2004-01-26 2005-01-26 メモリセル、メモリアレイ、および、メモリセルの製造方法

Country Status (4)

Country Link
US (3) US7138687B2 (ja)
JP (1) JP4590276B2 (ja)
CN (1) CN100438116C (ja)
TW (1) TWI295104B (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007046144A1 (ja) * 2005-10-19 2007-04-26 Fujitsu Limited 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置
KR100684889B1 (ko) * 2005-11-17 2007-02-20 삼성전자주식회사 고집적 반도체 장치 및 그 제조 방법
KR100745761B1 (ko) 2006-02-07 2007-08-02 삼성전자주식회사 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법
KR100791477B1 (ko) * 2006-08-08 2008-01-03 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US7655497B1 (en) 2006-08-25 2010-02-02 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Growth method for chalcongenide phase-change nanostructures
JP5062176B2 (ja) * 2006-09-22 2012-10-31 富士通株式会社 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法
EP2149165A2 (en) * 2007-04-20 2010-02-03 Nxp B.V. An electronic device comprising a convertible structure
US20080272354A1 (en) * 2007-05-04 2008-11-06 Thomas Nirschl Phase change diode memory
US7772580B2 (en) * 2007-08-10 2010-08-10 Qimonda Ag Integrated circuit having a cell with a resistivity changing layer
US7678606B2 (en) 2007-09-04 2010-03-16 Industrial Technology Research Institute Phase change memory device and fabrication method thereof
US8178906B2 (en) * 2008-01-11 2012-05-15 Electro Scientific Industries, Inc. Laser chalcogenide phase change device
US7768812B2 (en) * 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8426838B2 (en) * 2008-01-25 2013-04-23 Higgs Opl. Capital Llc Phase-change memory
US8034655B2 (en) 2008-04-08 2011-10-11 Micron Technology, Inc. Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8604457B2 (en) * 2008-11-12 2013-12-10 Higgs Opl. Capital Llc Phase-change memory element
US8411477B2 (en) 2010-04-22 2013-04-02 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
CN103187523B (zh) 2011-12-31 2015-04-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN104966717B (zh) * 2014-01-24 2018-04-13 旺宏电子股份有限公司 一种存储器装置及提供该存储器装置的方法
CN109859787B (zh) * 2016-02-26 2023-04-25 北京时代全芯存储技术股份有限公司 记忆体电路
KR102638295B1 (ko) * 2016-08-30 2024-02-20 에스케이하이닉스 주식회사 저항 변화 메모리 장치
FR3115931A1 (fr) * 2020-10-29 2022-05-06 Stmicroelectronics (Rousset) Sas Mémoire à changement de phase
FR3115932A1 (fr) 2020-10-29 2022-05-06 Stmicroelectronics (Crolles 2) Sas Mémoire à changement de phase

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229378A (ja) * 1985-04-04 1986-10-13 Seiko Epson Corp アモルフアス半導体装置
JPH0445585A (ja) * 1990-06-13 1992-02-14 Casio Comput Co Ltd 相転移型メモリ素子およびその製造方法
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
JP2003174144A (ja) * 2001-12-05 2003-06-20 Stmicroelectronics Srl 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法
JP2003298013A (ja) * 2002-04-01 2003-10-17 Ricoh Co Ltd 相変化材料素子および半導体メモリ
JP2003303941A (ja) * 2002-03-28 2003-10-24 Micronics Internatl Co Ltd 自己整列したプログラム可能な相変化メモリ
JP2007513494A (ja) * 2003-10-23 2007-05-24 ライニッシュ−ヴェストフェリッシェ・テクニッシェ・ホッホシューレ・アーヘン 相変化メモリ、相変化メモリアセンブリ、相変化メモリセル、２ｄ相変化メモリセルアレイ、３ｄ相変化メモリセルアレイおよび電子部品

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814527A (en) 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US6015977A (en) 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
US5952671A (en) 1997-05-09 1999-09-14 Micron Technology, Inc. Small electrode for a chalcogenide switching device and method for fabricating same
US6031287A (en) 1997-06-18 2000-02-29 Micron Technology, Inc. Contact structure and memory element incorporating the same
US6969866B1 (en) * 1997-10-01 2005-11-29 Ovonyx, Inc. Electrically programmable memory element with improved contacts
US6339544B1 (en) * 2000-09-29 2002-01-15 Intel Corporation Method to enhance performance of thermal resistor device
US6466498B2 (en) * 2001-01-10 2002-10-15 Hewlett-Packard Company Discontinuity-based memory cell sensing
US7102150B2 (en) * 2001-05-11 2006-09-05 Harshfield Steven T PCRAM memory cell and method of making same
US6873538B2 (en) * 2001-12-20 2005-03-29 Micron Technology, Inc. Programmable conductor random access memory and a method for writing thereto
US6850432B2 (en) * 2002-08-20 2005-02-01 Macronix International Co., Ltd. Laser programmable electrically readable phase-change memory method and device
US6778420B2 (en) * 2002-09-25 2004-08-17 Ovonyx, Inc. Method of operating programmable resistant element
US6867425B2 (en) * 2002-12-13 2005-03-15 Intel Corporation Lateral phase change memory and method therefor
US7337160B2 (en) * 2002-12-31 2008-02-26 Bae Systems Information And Electronic Systems Integration Inc. Use of radiation-hardened chalcogenide technology for spaceborne reconfigurable digital processing systems
US7050327B2 (en) * 2003-04-10 2006-05-23 Micron Technology, Inc. Differential negative resistance memory
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
US6838692B1 (en) * 2003-06-23 2005-01-04 Macronix International Co., Ltd. Chalcogenide memory device with multiple bits per cell
US7161167B2 (en) * 2003-08-04 2007-01-09 Intel Corporation Lateral phase change memory
US6903361B2 (en) * 2003-09-17 2005-06-07 Micron Technology, Inc. Non-volatile memory structure
KR100533958B1 (ko) * 2004-01-05 2005-12-06 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US6972429B1 (en) * 2004-12-16 2005-12-06 Macronix International Co, Ltd. Chalcogenide random access memory and method of fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61229378A (ja) * 1985-04-04 1986-10-13 Seiko Epson Corp アモルフアス半導体装置
JPH0445585A (ja) * 1990-06-13 1992-02-14 Casio Comput Co Ltd 相転移型メモリ素子およびその製造方法
JP2003100991A (ja) * 2001-09-20 2003-04-04 Ricoh Co Ltd 相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法
JP2003174144A (ja) * 2001-12-05 2003-06-20 Stmicroelectronics Srl 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法
JP2003303941A (ja) * 2002-03-28 2003-10-24 Micronics Internatl Co Ltd 自己整列したプログラム可能な相変化メモリ
JP2003298013A (ja) * 2002-04-01 2003-10-17 Ricoh Co Ltd 相変化材料素子および半導体メモリ
JP2007513494A (ja) * 2003-10-23 2007-05-24 ライニッシュ−ヴェストフェリッシェ・テクニッシェ・ホッホシューレ・アーヘン 相変化メモリ、相変化メモリアセンブリ、相変化メモリセル、２ｄ相変化メモリセルアレイ、３ｄ相変化メモリセルアレイおよび電子部品

Also Published As

Publication number Publication date
JP2005217408A (ja) 2005-08-11
US7561463B2 (en) 2009-07-14
CN100438116C (zh) 2008-11-26
US20060258079A1 (en) 2006-11-16
US20070258279A1 (en) 2007-11-08
US7247511B2 (en) 2007-07-24
TWI295104B (en) 2008-03-21
US20050161747A1 (en) 2005-07-28
US7138687B2 (en) 2006-11-21
CN1722488A (zh) 2006-01-18
TW200603385A (en) 2006-01-16

Similar Documents

Publication Publication Date Title
JP4590276B2 (ja) メモリセル、メモリアレイ、および、メモリセルの製造方法
US7382646B2 (en) Memory architecture containing a high density memory array of semi-volatile or non-volatile memory elements
KR101148456B1 (ko) 기억 소자 및 기억 소자의 동작 방법
US9595567B2 (en) Semiconductor memory device with resistance change film and method of manufacturing the same
US7550818B2 (en) Method of manufacture of a PCRAM memory cell
TWI834276B (zh) 記憶體胞元及形成包含具有不同總電阻之電流洩漏路徑之電容器之方法
KR100692398B1 (ko) 전계 프로그램 가능 저장소자를 갖는 메모리 셀 및 이를동작하는 방법
US7407856B2 (en) Method of manufacturing a memory device
US20100214833A1 (en) Semiconductor device
KR20010020774A (ko) 반도체 기억 장치 및 제조 방법
KR20030017396A (ko) 박막 트랜지스터 메모리 디바이스
JP2003110093A (ja) 交点アレイ内のメモリセルの分離
US20230043781A1 (en) Integrated Assemblies Containing Ferroelectric Transistors, and Methods of Forming Integrated Assemblies
US20010030884A1 (en) Read/write amplifier having vertical transistors for a DRAM memory
JP2000323670A (ja) ２トランジスタ単一キャパシタ強誘電性メモリ
KR101185102B1 (ko) 가변저항소자를 이용한 반도체 소자

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070823

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100809

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100831

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100913

R150 Certificate of patent or registration of utility model

Ref document number: 4590276

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees