CN104037175A - 三维半导体器件及其制造方法 - Google Patents

Abstract

本发明公开了一种三维半导体器件，包括多个存储单元，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极导电层，沿着所述沟道层的侧壁交替层叠；栅极介质层，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的衬底中；在所述多个存储单元的每一个周围，进一步包括多个第二栅极介质层和多个第二沟道层。依照本发明的三维半导体存储器件及其制造方法，在垂直沟道周围形成辅助MOSFET串堆叠构成的电流通道，有效提高了存储串的开态电流以及电流变，从而提高了存储阵列的读取电流和读取速度。

Description

三维半导体器件及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。

其中，为了将单元区多个串并联MOSFET信号引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞以进一步电连接至上方的位线(bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直沟道区，并在控制栅极(与字线WL相连)施加的控制电压作用下向上穿过垂直沟道中感应生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。然而，由于多晶硅垂直沟道中存储串数目较多，例如通常为14个堆叠的MOSFET结构，开关态电流以及电流比均较小，使得读取电流较小、读取速度较低，无法适用于高密度、高速存储单元。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法。

为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极导电层，沿着所述沟道层的侧壁交替层叠；栅极介质层，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的衬底中；在所述多个存储单元的每一个周围，进一步包括多个第二栅极介质层和多个第二沟道层。

其中，所述沟道层和/或第二沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。

其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。

其中，所述第二沟道层与所述沟道层材质相同或者不同。

其中，所述源极、沟道层与漏极构成第一电流通道，所述源极、第二沟道层以及位于第二沟道层顶部的第二漏极构成多个第二电流通道。

本发明还提供了一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀所述堆叠结构形成多个孔槽；在所述多个孔槽中形成栅极介质层和沟道层；填充所述沟道层顶部形成漏极；选择性刻蚀去除第二材料层，留下多个横向的凹槽以及暴露衬底的垂直沟槽；在所述凹槽中形成栅极导电层；在所述垂直沟槽底部的衬底中形成源极；在所述垂直沟槽中，在所述多个第一材料层之间、所述源极上形成多个第二栅极介质层和第二沟道层。

其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。

其中，所述沟道层和/或第二沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。

其中，所述第二沟道层与所述沟道层材质相同或者不同。

依照本发明的三维半导体存储器件及其制造方法，在垂直沟道周围形成辅助MOSFET串堆叠构成的电流通道，有效提高了存储串的开态电流以及电流变，从而提高了存储阵列的读取电流和读取速度。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图8为依照本发明的三维半导体存储器件制造方法的各个步骤的剖视图和/或顶视图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高存储阵列的读取电流和读取速度的半导体存储器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

如图1所示，在衬底1上交替形成第一材料层2A与第二材料层2B的堆叠结构2。衬底1材质可以包括体硅(bulk Si)、体锗(bulkGe)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C等。堆叠结构2的选自以下材料的组合并且至少包括一种绝缘介质：如氧化硅、氮化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、等及其组合。第一材料层2A具有第一刻蚀选择性，第二材料层2B具有第二刻蚀选择性并且不同于第一刻蚀选择性。在本发明一个优选实施例中，叠层结构2A/2B均为绝缘材料，层2A/层2B的组合例如氧化硅与氮化硅的组合、氧化硅与多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。在本发明另一优选实施例中，层2A与层2B在湿法腐蚀条件或者在氧等离子干法刻蚀条件下具有较大的刻蚀选择比(例如大于5:1)。层2A、层2B的沉积方法包括PECVD、LPCVD、HDPCVD、MOCVD、MBE、ALD、热氧化、蒸发、溅射等各种工艺。

如图2左侧剖视图所示，刻蚀堆叠结构2直至露出衬底1，形成垂直穿通堆叠结构的孔槽2TP以用于定义沟道区。优选地，采用RIE或等离子干法刻蚀各向异性刻蚀层2A/层2B的堆叠结构2，露出衬底1以及衬底1上交替堆叠的层2A/层2B的侧壁。更优选地，控制各向异性刻蚀堆叠结构2的工艺条件以使得横向刻蚀速度显著小于纵向刻蚀速度而得到高深宽比(例如深宽比AR大于等于10:1)的垂直的深孔或深槽2TP。平行于衬底1表面切得的孔槽2TP的截面形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。如图2右侧顶视图所示，在本发明一个优选实施例中，孔槽2TP截面形状为圆形，多个孔槽沿平行于字线(WL)方向和/或位线(BL)方向而排布成二维矩阵。

如图3所示，在孔槽2TP侧壁形成栅极介质层堆叠结构3。沉积方法包括PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、溅射等。图中未示出的是，层3优选地进一步包括多个子层，例如隧穿层、存储层、阻挡层。其中隧穿层包括SiO₂或高k材料，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃、La₂O₃)、氮氧化物(如HfSiON)、钙钛矿相氧化物(例如PbZr_xTi_1-xO₃(PZT)、Ba_xSr_1-xTiO₃(BST))等，隧穿层可以是上述材料的单层结构或多层堆叠结构。存储层是具有电荷俘获能力的介质材料，例如SiN、HfO、ZrO等及其组合，同样可以是上述材料的单层结构或多层堆叠结构。阻挡层可以是氧化硅、氧化铝、氧化铪等介质材料的单层结构或多层堆叠结构。在本发明一个实施例中，栅极介质层堆叠结构3例如是氧化硅、氮化硅、氧化硅组成的ONO结构。

如图4所示，在孔槽2TP中、栅极介质层堆叠结构3上形成沟道层4。沟道层4的材质可以包括单晶硅、非晶硅、多晶硅、微晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料，沉积工艺如上所述。在本发明图4所示一个实施例中，沟道层4的沉积方式为局部填充孔槽2TP的侧壁而形成为具有空气隙的中空柱形。在本发明图中未示出的其他实施例中，选择沟道层4的沉积方式以完全或者局部填充孔槽2TP，形成实心柱、空心环、或者空心环内填充绝缘层(未示出)的核心-外壳结构。沟道层4的水平截面的形状与孔槽2TP类似并且优选地共形，可以为实心的矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。优选地，对于空心的柱状沟道层4结构，可以进一步在沟道层4内侧填充绝缘隔离层5，例如通过LPCVD、PECVD、HDPCVD等工艺形成例如氧化硅材质的层5，用于支撑、绝缘并隔离沟道层4。此后，在沟道层4顶部沉积漏区4D。优选地，采用与沟道层4材质相同或者相近(例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载流子迁移率，从而控制单元器件的驱动性能)的材质沉积在孔槽2TP的顶部而形成存储器件单元晶体管的漏区4D。自然，如果与图4所示不同，沟道层4为完全填充的实心结构，则沟道层4在整个器件顶部的部分则构成相应的漏区4D而无需额外的漏区沉积步骤。

如图5所示，选择性刻蚀以移除第二材料层2B，在衬底1上留下由第一材料层2A、栅极介质层3、沟道层4、绝缘隔离层5构成的分立的垂直结构。根据层2A/层2B的材质不同，可以选择湿法腐蚀液以各向同性地刻蚀去除层2B。具体地，对于层2B材质而言，针对氧化硅材质采取HF基腐蚀液，针对氮化硅材质采用热磷酸腐蚀液，针对多晶硅或非晶硅材质采用KOH或TMAH等强碱腐蚀液。另外还可以针对非晶碳、DLC等碳基材质的层2B而选用氧等离子干法刻蚀，使得O与C反应形成气体而抽出。进一步地，采用各向异性的干法刻蚀工艺，例如等离子干法刻蚀、RIE等，沿字线WL延伸方向刻蚀留下的第一材料层2A，形成沿WL方向的条带状结构。去除层2B之后，在多个第一材料层2A之间留下了横向(平行于衬底表面的水平方向)的多个凹槽，以用于稍后形成控制电极。值得注意的是，在本发明一个实施例中，如图5所示，为了更好地选择性刻蚀去除横向的层2B，可以先采用各向异性的刻蚀工艺形成暴露衬底1的多个垂直开口或沟槽2TP’，这些垂直开口或沟槽底部将形成共用的源极，随后从垂直开口或沟槽的侧壁开始侧向腐蚀以完全去除横向的层2B。在现有技术中，为了使得不同垂直沟道层4之间绝缘隔离以及提高垂直沟道层4侧向机械强度，通常在开口沟槽2TP’中回填氧化硅等绝缘材质。然而这些被氧化硅回填的垂直开口或沟槽占用了较大的面积，使得作为存储单元区的沟道层4的密度降低，不利于有效提高利用率。为此，本发明有效利用了共用源极上方的区域以形成辅助晶体管，在提高面积利用率的同时还有效提高了器件开态电流和开关电流比。

如图6所示，在横向的多个凹槽中沉积填充形成栅极导电层6。栅极导电层6可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层6中还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极介质层3与栅极导电层6之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为M_xN_y、M_xSi_yN_z、M_xAl_yN_z、M_aAl_xSi_yN_z，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。同样地，层6可以是单层结构也可以是多层堆叠结构。此时，多个栅极导电层6上下的第一材料层2A为绝缘的介电质材料，因此构成了栅极导电层6之间的绝缘隔离层。如图6左侧剖视图所示，分立的多个垂直堆叠结构之间具有空隙，也即在多个垂直层叠的第一材料层2A沿水平方向之间具有空隙。

如图7所示，在衬底1中形成共用的源区1S。可以通过离子注入掺杂、以及优选地进一步在表面形成金属硅化物(未示出)而形成源区1S。金属硅化物例如NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x均大于0小于1，y均大于等于0小于1。随后，采用与栅极介质层3类似的工艺和材料，在第一材料层2A与栅极导电层6的侧面周围形成辅助晶体管的第二栅极介质层7，沿垂直衬底方向分布在第一材料层2A与栅极导电层6的侧面上。在本发明一个优选实施例中，第二栅极介质层7优选为不同于存储晶体管栅极介质层的堆叠结构，也即层7不包括上述隧穿层、存储层和阻挡层，而是为了获得较大的开态电流，选用常规的二氧化硅或高k材料的结构。接着，在第二栅极介质层7的侧面以及衬底1中共用源极1S表面上形成辅助晶体管的第二沟道层8，其材质和制备工艺与沟道层4相同或者不同。也即，第二沟道层8替代了现有技术的氧化硅绝缘介质而填充了垂直沟槽2TP’，从而提高器件密度以及提高器件驱动能力。

如图8所示，刻蚀分离辅助晶体管的第二沟道层。具体地，沿WL方向刻蚀去除一部分第二沟道层8(可以形成直至露出衬底1的垂直沟槽并回填氧化硅等绝缘介质9)，剩余的第二沟道层8夹设在沟道层4构成的矩阵中，其沿WL方向的宽度、间距与沟道层4相同，沿BL方向的宽度和间距依照辅助晶体管的电学特性需求而定，也即根据提高开态电流和读取速度需要而定。

此后，按照已有的工艺刻蚀形成多个依次连接各个栅极导电层6的接触孔，填充金属塞完成电连接，以及形成与第二沟道层8顶端第二漏区8D。由此在单元存储阵列结构沟道层4的周围形成了包含第二沟道层8和第二栅极介质层7的辅助晶体管的堆叠结构，使得导通状态下一部分电流可以从源极1S通过第二沟道层8流向顶部的漏区8D，并进而流入位线BL(未示出)，有效提高了开态电流和开关电流比。

值得注意的是，虽然图8中仅示出了在每个沟道层4两侧存在一个第二沟道层8——也即构成了双电流通道结构，但是实际上可以合理排布各个沟道层4之间间距从而在每两个沟道层4之间插入多个第二沟道层8——也即可以构成三、四、五个甚至更多的电流通道结构。此外，第二沟道层8截面形状可以与第一沟道层4截面相同。

依照本发明的三维半导体存储器件及其制造方法，在垂直沟道周围形成辅助MOSFET串堆叠构成的电流通道，有效提高了存储串的开态电流以及电流比，从而提高了存储阵列的读取电流和读取速度。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种三维半导体器件，包括多个存储单元，所述多个存储单元的每一个包括：

沟道层，沿垂直于衬底表面的方向分布；

多个层间绝缘层与多个栅极导电层，沿着所述沟道层的侧壁交替层叠；

栅极介质层，位于所述多个层间绝缘层与所述沟道层的侧壁之间；

漏极，位于所述沟道层的顶部；以及

源极，位于所述多个存储单元的相邻两个存储单元之间的衬底中；

在所述多个存储单元的每一个周围，进一步包括多个第二栅极介质层和多个第二沟道层。

2.如权利要求1所述的三维半导体器件，其中，所述沟道层和/或第二沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。

3.如权利要求1所述的三维半导体器件，其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

4.如权利要求3所述的三维半导体器件，其中，所述栅极介质层和/或第二栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。

5.如权利要求1所述的三维半导体器件，其中，所述第二沟道层与所述沟道层材质相同或者不同。

6.如权利要求1所述的三维半导体器件，其中，所述源极、沟道层与漏极构成第一电流通道，所述源极、第二沟道层以及位于第二沟道层顶部的第二漏极构成多个第二电流通道以增大开态电流和开关比。

7.一种三维半导体器件的制造方法，包括步骤：

在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；

刻蚀所述堆叠结构形成多个孔槽；

在所述多个孔槽中形成栅极介质层和沟道层；

填充所述沟道层顶部形成漏极；

选择性刻蚀去除第二材料层，留下多个横向的凹槽以及暴露衬底的垂直沟槽；

在所述凹槽中形成栅极导电层；

在所述垂直沟槽底部的衬底中形成源极；

在所述垂直沟槽中，在所述多个第一材料层之间、所述源极上形成多个第二栅极介质层和第二沟道层。

8.如权利要求7所述的三维半导体器件制造方法，其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

9.如权利要求7所述的三维半导体器件制造方法，其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。

10.如权利要求7所述的三维半导体器件制造方法，其中，所述第二沟道层与所述沟道层材质相同或者不同。