JP2009054707A5 - - Google Patents

Claims (19)

1. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体記憶装置であって、
   前記第１領域に形成された前記第１電界効果トランジスタの第１ゲート電極と、前記第２領域に形成された前記第２電界効果トランジスタの第２ゲート電極と、前記半導体基板と前記第１ゲート電極との間に形成された第１ゲート絶縁膜と、前記半導体基板と前記第２ゲート電極との間および前記第１ゲート電極と前記第２ゲート電極との間に形成された前記電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間および前記第１ゲート電極と前記電荷蓄積層との間に形成された第１絶縁膜とを有し、
   前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さが、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも０．５ｎｍ以上厚いことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、前記第１ゲート電極と前記電荷蓄積層との間に位置し、かつ前記半導体基板に最も近い前記第１絶縁膜の厚さが、前記半導体基板と前記電荷蓄積層との間の前記第１絶縁膜の厚さの１．５倍以下であることを特徴とする半導体記憶装置。
3. 請求項１記載の半導体記憶装置において、さらに、前記半導体基板の主面の第３領域に論理演算を行う第３電界効果トランジスタを有し、
   前記第３領域に形成された前記第３電界効果トランジスタの第３ゲート電極と、前記半導体基板と前記第３ゲート電極との間に形成された第２ゲート絶縁膜とを有し、
   前記第３ゲート電極のゲート長方向端部下の前記第２ゲート絶縁膜の厚さと、前記第３ゲート電極のゲート長方向中央部下の前記第２ゲート絶縁膜の厚さとの差が０．５ｎｍ以下であることを特徴とする半導体記憶装置。
4. 請求項１記載の半導体記憶装置において、前記第１ゲート電極の片方のゲート長方向端部下の前記第１ゲート絶縁膜の厚さが、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚いことを特徴とする半導体記憶装置。
5. 請求項１記載の半導体記憶装置において、前記電荷蓄積層は窒化シリコン膜、酸窒化シリコン膜、酸化タンタル膜、または酸化アルミニウム膜であることを特徴とする半導体記憶装置。
6. 請求項１記載の半導体記憶装置において、前記第１絶縁膜は酸化シリコン膜であることを特徴とする半導体記憶装置。
7. 請求項１記載の半導体記憶装置において、前記第２ゲート電極と前記電荷蓄積層との間に第２絶縁膜を有することを特徴とする半導体記憶装置。
8. 請求項７記載の半導体記憶装置において、前記第２絶縁膜は酸化シリコン膜、酸化シリコン膜の間に窒化シリコン膜が挿入された絶縁膜、または酸化シリコン膜の間に非晶質シリコン膜が挿入された絶縁膜であることを特徴とする半導体記憶装置。
9. 請求項１記載の半導体記憶装置において、前記電荷蓄積層にＳＳＩ方式によりホットエレクトロンを注入することにより、情報を書込むことを特徴とする半導体記憶装置。
10. 請求項１記載の半導体記憶装置において、前記電荷蓄積層にＢＴＢＴ現象を利用してホットホールを注入することにより、情報を消去することを特徴とする半導体記憶装置。
11. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを形成する半導体記憶装置の製造方法であって、以下の工程を有することを特徴とする半導体記憶装置の製造方法：
    （ａ）前記第１領域の前記半導体基板の主面に第１ゲート絶縁膜を形成する工程、
    （ｂ）前記半導体基板の主面上に第１導体膜を堆積した後、前記第１領域に前記第１ゲート絶縁膜を介して前記第１導体膜からなる前記第１電界効果トランジスタの第１ゲート電極を形成する工程、
    （ｃ）前記第１ゲート電極下の前記第１ゲート絶縁膜を残して、その他の領域の前記第１ゲート絶縁膜を除去する工程、
    （ｄ）前記半導体基板に対して第１酸化処理を施して、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚くする工程、
    （ｅ）前記（ｄ）工程の後、前記第１酸化処理により形成された酸化膜の全部または一部を除去した後、前記半導体基板に対して第２酸化処理を施して、第１絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記第１絶縁膜上に電荷蓄積層を形成する工程、
    （ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第２導体膜を堆積した後、前記第２導体膜を異方性エッチングにより加工して、前記第１ゲート電極の両側面に前記第２導体膜からなるサイドウォールを形成する工程、
    （ｈ）前記第１ゲート電極の一方の側面に形成された前記サイドウォールを除去し、前記第１ゲート電極の他の側面に残る前記サイドウォールを第２ゲート電極とする工程、
    （ｉ）前記第１ゲート電極と前記第２ゲート電極との間、および第２領域に形成された前記第１絶縁膜および前記電荷蓄積層を残して、その他の領域の前記第１絶縁膜および前記電荷蓄積層を除去する工程。
12. 請求項１１記載の半導体記憶装置の製造方法において、前記（ｅ）工程で、前記第１ゲート電極と前記電荷蓄積層との間に位置し、かつ前記半導体基板に最も近い前記第１絶縁膜の厚さが、前記半導体基板と前記電荷蓄積層との間の前記第１絶縁膜の厚さの１．５倍以下となるように、前記第１絶縁膜を形成することを特徴とする半導体記憶装置の製造方法。
13. 請求項１１記載の半導体記憶装置の製造方法において、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを、前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも０．５ｎｍ以上厚く形成することを特徴とする半導体記憶装置の製造方法。
14. 請求項１１記載の半導体記憶装置の製造方法において、前記（ｆ）工程と前記（ｇ）工程との間に、さらに、以下の工程を有することを特徴とする半導体記憶装置の製造方法：
    （ｊ）前記電荷蓄積層上に第２絶縁膜を形成する工程。
15. 請求項１１記載の半導体記憶装置の製造方法において、前記第２酸化処理は、前記半導体基板に対してＩＳＳＧ酸化処理を施すことにより形成されることを特徴とする半導体記憶装置の製造方法。
16. 請求項１１記載の半導体記憶装置の製造方法において、前記第１酸化処理は、ウエット酸化処理であることを特徴とする半導体記憶装置の製造方法。
17. 請求項１１記載の半導体記憶装置の製造方法において、前記第１酸化処理は、ドライ酸化処理であることを特徴とする半導体記憶装置の製造方法。
18. 請求項１７記載の半導体記憶装置の製造方法において、さらに、前記（ｃ）工程で、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜を、前記第１ゲート電極の端部から３〜２０ｎｍエッチングすることを特徴とする半導体記憶装置の製造方法。
19. 請求項１１記載の半導体記憶装置の製造方法において、さらに、前記（ｄ）工程は、
    （ｄ１）前記半導体基板の主面上に第３絶縁膜を形成する工程、
    （ｄ２）前記第１ゲート電極の側面に、前記第３絶縁膜を介して、第４絶縁膜からなるサイドウォールを形成する工程、
    （ｄ３）前記第１ゲート電極下の前記第１ゲート絶縁膜が露出するまで、前記第３絶縁膜を除去する工程、
    （ｄ４）前記半導体基板に対してドライ酸化処理を施して、前記第１ゲート電極のゲート長方向端部下の前記第１ゲート絶縁膜の厚さを前記第１ゲート電極のゲート長方向中央部下の前記第１ゲート絶縁膜の厚さよりも厚く形成する工程を有し、
    さらに、前記（ｅ）工程は、
    （ｅ１）前記第１ゲート電極下の前記第１ゲート絶縁膜を残して、その他の領域の前記第３絶縁膜、前記サイドウォールおよび前記ドライ酸化処理により形成された酸化膜を除去する工程を有することを特徴とする半導体記憶装置の製造方法。