JPH01230267A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH01230267A JPH01230267A JP5694088A JP5694088A JPH01230267A JP H01230267 A JPH01230267 A JP H01230267A JP 5694088 A JP5694088 A JP 5694088A JP 5694088 A JP5694088 A JP 5694088A JP H01230267 A JPH01230267 A JP H01230267A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はバイポーラトランジスタと相補型ＭＯＳトラン
ジスタとを同一基板上に集積したＢｉ−ＣＭＯ３の半導
体集積回路およびその製造方法に関するものである。
ジスタとを同一基板上に集積したＢｉ−ＣＭＯ３の半導
体集積回路およびその製造方法に関するものである。
（ロ）従来の技術
半導体集積回路の高性能化、高機能化が進む中で、同一
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
チップ上にアナログ機能とデジタル機能を共存させる複
合デバイスが注目されつつある。
こうした回路機能の要求を実現させる１つの技術が、バ
イポーラトランジスタとＭＯＳトランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯ８技術である。この
技術は、ＭＯ８型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
イポーラトランジスタとＭＯＳトランジスタとを同一半
導体基板上に集積するＢｉ−ＣＭＯ８技術である。この
技術は、ＭＯ８型集積回路の低消費電力、高集積化と、
バイポーラ型集積回路の高速性、電流駆動能力などの両
者の特徴を活かすことのできるものである。
第２図は例えば特開昭５９−１１７１５０号公報に記載
されているような、代表的な従来のＢｉ−ＣＭＯ８半導
体装置を示す断面図である。同図において、（３１）は
Ｐ型半導体基板、（３２）は基板（３１）全面に積層し
て形成したＮ型エピタキシャル層、（３３）は基板（３
１）表面に形成したＮ＋型埋込層、（３４）は基板（３
１）表面に形成したＰ＋型埋込層、（３５）ハｐ”型分
離領域、および（３６）はＬＯｃ１０Ｓ酸化膜、（３７
）はＮＰＮ）−ランジスタ（邦）のＰ型ベース領域、（
３９）は同じくＮＰＮトランジスタ（赴）のＮ９型エミ
ツタ領域、（４０）はＮ”型コレクタコンタクト領域、
（４１）はゲート酸化膜、（４２〉はゲート電極、（４
３）はＰチャンネル型ＭＯＳトランジスタ（４４）のＰ
型ソース・ドレイン領域、（４５）はＮチャンネル型Ｍ
ＯＳトランジスタ（並）のＰ型ウェル領域、（４７）は
Ｎチャンネル型ＭＯ８Ｉ−ランジスタのＮ型ソース・ド
レイン領域である。
されているような、代表的な従来のＢｉ−ＣＭＯ８半導
体装置を示す断面図である。同図において、（３１）は
Ｐ型半導体基板、（３２）は基板（３１）全面に積層し
て形成したＮ型エピタキシャル層、（３３）は基板（３
１）表面に形成したＮ＋型埋込層、（３４）は基板（３
１）表面に形成したＰ＋型埋込層、（３５）ハｐ”型分
離領域、および（３６）はＬＯｃ１０Ｓ酸化膜、（３７
）はＮＰＮ）−ランジスタ（邦）のＰ型ベース領域、（
３９）は同じくＮＰＮトランジスタ（赴）のＮ９型エミ
ツタ領域、（４０）はＮ”型コレクタコンタクト領域、
（４１）はゲート酸化膜、（４２〉はゲート電極、（４
３）はＰチャンネル型ＭＯＳトランジスタ（４４）のＰ
型ソース・ドレイン領域、（４５）はＮチャンネル型Ｍ
ＯＳトランジスタ（並）のＰ型ウェル領域、（４７）は
Ｎチャンネル型ＭＯ８Ｉ−ランジスタのＮ型ソース・ド
レイン領域である。
（ハ〉発明が解決しようとする課題
以上の如き構成のＢｉ−ＣＭＯ５半導体装置に於いて、
同じり。を得るのに前記ベース領域（３７）を低濃度で
深く形成した場合は、実効的なベース幅Ｗ、を広く設定
することができる。一方ｈ□のバラツキはベース領域（
３７）の拡散深さに対するエミッタ領域（３９）の拡散
深さの比で決まるので、拡散深さのばらつき幅が同じで
あれば、実効ベース幅の広い方がｂｉｔのバラツキは小
さくなる。ただしこの反面低濃度であるためベース抵抗
が大きくなる問題を有している。
同じり。を得るのに前記ベース領域（３７）を低濃度で
深く形成した場合は、実効的なベース幅Ｗ、を広く設定
することができる。一方ｈ□のバラツキはベース領域（
３７）の拡散深さに対するエミッタ領域（３９）の拡散
深さの比で決まるので、拡散深さのばらつき幅が同じで
あれば、実効ベース幅の広い方がｂｉｔのバラツキは小
さくなる。ただしこの反面低濃度であるためベース抵抗
が大きくなる問題を有している。
一方、Ｐ型ソース・ドレイン領域（４３）を形成すると
同時にベース領域（３７）を形成し、Ｎ型ソース・ドレ
イン領域（４７）を形成すると同時にエミッタ領域（３
９）を形成する技術があるが、前記ベース領域（３７）
と前記エミッタ領域（３９）の拡散深さが違うので、Ｎ
チャンネル型ＭＯ８）−ランジスタ（観）とＰチャンネ
ル型ＭＯＳトランジスタ（４Ａ）のチャンネル長等が違
って来る。従ってｇｍや容量等が変化し、夫々の特性が
変化する問題点を有している。
同時にベース領域（３７）を形成し、Ｎ型ソース・ドレ
イン領域（４７）を形成すると同時にエミッタ領域（３
９）を形成する技術があるが、前記ベース領域（３７）
と前記エミッタ領域（３９）の拡散深さが違うので、Ｎ
チャンネル型ＭＯ８）−ランジスタ（観）とＰチャンネ
ル型ＭＯＳトランジスタ（４Ａ）のチャンネル長等が違
って来る。従ってｇｍや容量等が変化し、夫々の特性が
変化する問題点を有している。
（ニ）課題を解決するための手段
縦型トランジスタ（聾）のベース領域（１０）内に設け
られるベース・コンタクト領域（１８〉と一導電チャン
ネル型ＭＯＳトランジスタ（旦）のソース・ドレイン領
域（１３）とを同時に形成し、且つ前記縦型トランジス
タ（坪）のエミッタ領域（１１）と逆導電チャンネル型
ＭＯ８）−ランジスタ（２）のソース・ドレイン領域（
１７）とを同時に形成することで、前記問題点を解決す
るものである。
られるベース・コンタクト領域（１８〉と一導電チャン
ネル型ＭＯＳトランジスタ（旦）のソース・ドレイン領
域（１３）とを同時に形成し、且つ前記縦型トランジス
タ（坪）のエミッタ領域（１１）と逆導電チャンネル型
ＭＯ８）−ランジスタ（２）のソース・ドレイン領域（
１７）とを同時に形成することで、前記問題点を解決す
るものである。
（ホ）作用
前述の如く、ベース領域（１０）の表面にベース・コン
タクト領域（１８）を設けることでベース抵抗は減少し
、トランジスタ動作に必要なエミッタ領域（１１）直下
のベース領域の不純物濃度は変化しないので、ｈ□は変
化しない。
タクト領域（１８）を設けることでベース抵抗は減少し
、トランジスタ動作に必要なエミッタ領域（１１）直下
のベース領域の不純物濃度は変化しないので、ｈ□は変
化しない。
また前記ベース・コンタクト領域〈１８）と前記一導電
チャンネル型ＭＯＳトランジスタ（ρ）のソース・ドレ
イン領域（１３）を同時に形成し、このコンタクト領域
（１８）とエミッタ領域（１１）との拡散深さを同じと
すれば、両方のＭＯＳトランジスタ＜旦）。
チャンネル型ＭＯＳトランジスタ（ρ）のソース・ドレ
イン領域（１３）を同時に形成し、このコンタクト領域
（１８）とエミッタ領域（１１）との拡散深さを同じと
すれば、両方のＭＯＳトランジスタ＜旦）。
（Ｚ）のチャンネル長および容量等が近い値となり夫々
のトランジスタの形状が同一となる。
のトランジスタの形状が同一となる。
（へ）実施例
以下に本発明の実施例を図面を参照しながら詳述する。
第３図は、本発明による半導体集積回路の製造方法で製
造した装置の断面図を示し、Ｐ型の半導体基板（１）と
、この半導体基板（１）上全面に積層したＮ型のエピタ
キシャル層（２）と、前記半導体基板（１）表面に設け
た複数個のＮ”型およびＰ“型の埋込層（３） 、 （
４）と、バイポーラ素子形成予定領域に対応するＮ＋型
の埋込層（３）を囲み前記エピタキシャル層（２）を貫
通したＰ１型の分離領域（５）と、ＭＯＳトランジスタ
（６） 、 （７）を夫々分離する前記エピタキシャル
層（２）上に形成したＬＯＧＯ５酸化膜（８）と、前記
分離領域（５）によって島状に形成したアイランド（９
）と、このアイランド（９）をコレクタとし前記アイラ
ンド（９）表面に形成したＰ−型のベース領域（１０）
およびこのベース領域（１０）表面に形成したＮ型のエ
ミッタ領域（１１）とで成る縦型バイポーラトランジス
タ（粟）と、前記ＬＯＧＯ８酸化膜（８）で囲まれた前
記エピタキシャル層（２）表面に形成したＰ型のソース
・ドレイン領域（１３）および前記エピタキシャル層（
２）表面のゲート絶縁膜（１４〉上に形成したゲート電
極（１５）とで成るＰチャンネル型ＭＯＳトランジスタ
（すと、前記ＬＯＧＯ８酸化膜＜８）で囲まれ前記エピ
タキシャルに！ｔ （２）表面に形成したＰ型ウェル領
域（１６）およびこのウェル領域（１６）に形成したＮ
型のソース・ドレイン領域（１７）と前記エピタキシャ
ル層（２）表面のゲート絶縁膜（１４）上に形成したゲ
ート電極（１５）とで成るＮチャンネル型ＭＯＳトラン
ジスタ（Ｚ）とより成り、 更に、Ｐ型のソース・ドレイン領域（１３）と同時に形
成されるベース・コンタクト領域（１８）とで構成され
ている。
造した装置の断面図を示し、Ｐ型の半導体基板（１）と
、この半導体基板（１）上全面に積層したＮ型のエピタ
キシャル層（２）と、前記半導体基板（１）表面に設け
た複数個のＮ”型およびＰ“型の埋込層（３） 、 （
４）と、バイポーラ素子形成予定領域に対応するＮ＋型
の埋込層（３）を囲み前記エピタキシャル層（２）を貫
通したＰ１型の分離領域（５）と、ＭＯＳトランジスタ
（６） 、 （７）を夫々分離する前記エピタキシャル
層（２）上に形成したＬＯＧＯ５酸化膜（８）と、前記
分離領域（５）によって島状に形成したアイランド（９
）と、このアイランド（９）をコレクタとし前記アイラ
ンド（９）表面に形成したＰ−型のベース領域（１０）
およびこのベース領域（１０）表面に形成したＮ型のエ
ミッタ領域（１１）とで成る縦型バイポーラトランジス
タ（粟）と、前記ＬＯＧＯ８酸化膜（８）で囲まれた前
記エピタキシャル層（２）表面に形成したＰ型のソース
・ドレイン領域（１３）および前記エピタキシャル層（
２）表面のゲート絶縁膜（１４〉上に形成したゲート電
極（１５）とで成るＰチャンネル型ＭＯＳトランジスタ
（すと、前記ＬＯＧＯ８酸化膜＜８）で囲まれ前記エピ
タキシャルに！ｔ （２）表面に形成したＰ型ウェル領
域（１６）およびこのウェル領域（１６）に形成したＮ
型のソース・ドレイン領域（１７）と前記エピタキシャ
ル層（２）表面のゲート絶縁膜（１４）上に形成したゲ
ート電極（１５）とで成るＮチャンネル型ＭＯＳトラン
ジスタ（Ｚ）とより成り、 更に、Ｐ型のソース・ドレイン領域（１３）と同時に形
成されるベース・コンタクト領域（１８）とで構成され
ている。
次に本発明の半導体集積回路の製造方法を第１図Ａ乃至
第１図Ｇを参照しながら詳述する。
第１図Ｇを参照しながら詳述する。
先ず第１図Ａに示す如く、不純物濃度が１１０１６ａｔ
ｏ／ｃｍ’程度のＰ型シリコン半導体基板（１）の表面
に熱酸化膜を形成した後、Ｎ１型埋込層（３）の形成予
定領域上の熱酸化膜を周知のホトエツチング技術で開孔
した後、この間孔部を介してＮ型の不純物（アンチモン
やヒ素）をドープする。続いて基板（１）表面上熱酸化
膜における、Ｐ＋型の埋込層（４）とＰ０型の分離領域
（５）の下側拡散層り２１）の形成予定領域に対応する
領域を開孔し、この間孔部を介してＰ型の不純物（例え
ばボロン）をドープする。
ｏ／ｃｍ’程度のＰ型シリコン半導体基板（１）の表面
に熱酸化膜を形成した後、Ｎ１型埋込層（３）の形成予
定領域上の熱酸化膜を周知のホトエツチング技術で開孔
した後、この間孔部を介してＮ型の不純物（アンチモン
やヒ素）をドープする。続いて基板（１）表面上熱酸化
膜における、Ｐ＋型の埋込層（４）とＰ０型の分離領域
（５）の下側拡散層り２１）の形成予定領域に対応する
領域を開孔し、この間孔部を介してＰ型の不純物（例え
ばボロン）をドープする。
ここで前記分離領域＜５）の下側拡散層（２１）は、バ
イポーラ素子を接合分離するものであり、Ｎ＋型の埋込
層（３）を囲んで形成され、ＭＯＳトランジスタに対応
するＮ＋型の埋込層（３）とＰ”型の埋込層り４）は、
寄生防止をするものである。
イポーラ素子を接合分離するものであり、Ｎ＋型の埋込
層（３）を囲んで形成され、ＭＯＳトランジスタに対応
するＮ＋型の埋込層（３）とＰ”型の埋込層り４）は、
寄生防止をするものである。
次に第１図Ｂに示す如く、前記半導体基板（１）上に周
知の気相成長法によってＮ型のエピタキシャル層（２）
を積層する。
知の気相成長法によってＮ型のエピタキシャル層（２）
を積層する。
ここでエピタキシャル層（２）を積層する前に、この基
板（１）表面にある熱酸化膜等をすべて除去し、このエ
ピタキシャル層（２）の厚さは５〜１０μｍ、比抵抗１
〜５Ω・σとし、エピタキシャル層（２）の形成中には
、先ずドープした不純物の再拡散が普通に行なわれてい
る。
板（１）表面にある熱酸化膜等をすべて除去し、このエ
ピタキシャル層（２）の厚さは５〜１０μｍ、比抵抗１
〜５Ω・σとし、エピタキシャル層（２）の形成中には
、先ずドープした不純物の再拡散が普通に行なわれてい
る。
次に第１図Ｃに示す如く、前記エピタキシャル層（２）
表面のＰ＋型埋込層（４）に対応する領域に、Ｎチャン
ネル型ＭＯＳトランジスタ（７）用のＰ型ウェル領域（
１６）を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
表面のＰ＋型埋込層（４）に対応する領域に、Ｎチャン
ネル型ＭＯＳトランジスタ（７）用のＰ型ウェル領域（
１６）を形成する不純物（例えばボロン）を、周知の方
法で選択的にイオン注入等の方法でドープする。
ここでイオン注入の条件は、加速電圧８０〜１００Ｋｅ
Ｖ、 ドーズ量１０１１〜１０Ｉ３ｃｒＩｌ−ｓ程度
で、適宜選択する。
Ｖ、 ドーズ量１０１１〜１０Ｉ３ｃｒＩｌ−ｓ程度
で、適宜選択する。
続いて第１図りに示す如く、基板（１）全体を熱処理し
て先にドープしたボロンをドライブインする。
て先にドープしたボロンをドライブインする。
従って前記下側拡散層（２１）は、前記エピタキシャル
層（２）の半分以上まで上方拡散し、前記ウェル領域（
１６）は、前記Ｐ＋型埋込層（４）に到達するように下
方拡散される。
層（２）の半分以上まで上方拡散し、前記ウェル領域（
１６）は、前記Ｐ＋型埋込層（４）に到達するように下
方拡散される。
次に第１図Ｅに示す如く、先ず前記エピタキシャル層（
２）表面の前記分離領域（２１）の上側拡散層（２２）
に対応する領域に、前記上側拡散層（２２）を形成する
不純物（例えばボロン）をドープする。
２）表面の前記分離領域（２１）の上側拡散層（２２）
に対応する領域に、前記上側拡散層（２２）を形成する
不純物（例えばボロン）をドープする。
そして前記エピタキシャル層（２）表面に熱酸化膜とシ
リコン窒化膜を順次積層し、このシリコン窒化膜をバタ
ーニングしてＬＯＧＯ８酸化膜り８）を形成するために
耐酸化マスクを形成し、例えば温度１０００’Ｃ，Ｗｅ
ｔ Ｏ，の酸化性雰囲気内でＬＯＧＯ５酸化膜（８）を
形成する。更に前記熱酸化膜とシリコン窒化膜を除去し
てエピタキシャル層（２）を露出し、再度ゲート酸化膜
（１４）となる熱酸化膜を形成し、レジストマスクを介
してイオン注入法でベース領域（１０〉を形成する。
リコン窒化膜を順次積層し、このシリコン窒化膜をバタ
ーニングしてＬＯＧＯ８酸化膜り８）を形成するために
耐酸化マスクを形成し、例えば温度１０００’Ｃ，Ｗｅ
ｔ Ｏ，の酸化性雰囲気内でＬＯＧＯ５酸化膜（８）を
形成する。更に前記熱酸化膜とシリコン窒化膜を除去し
てエピタキシャル層（２）を露出し、再度ゲート酸化膜
（１４）となる熱酸化膜を形成し、レジストマスクを介
してイオン注入法でベース領域（１０〉を形成する。
ここでイオン注入条件は、ボロンをドース量１０ ”〜
Ｉ Ｑ Ｉ′ａｍ−”、加速電圧３０〜４０ＫｅＶで処
理される。そしてドライブインされ第１図Ｅの如き構成
となる。一方このベース領域（１０〉は、ここの工程で
はなく第１図Ｃでウェル領域（１６）を形成する不純物
をドープする時に、ベース領域（１０）を形成する領域
に不純物をドープしても良い。更には、第１図Ｃの工程
に於いて前記上側拡散ｆｆ（２２）に対応する領域に不
純物であるボロン（Ｂ）をドープしておき、第１図りの
ドライブインで、ウェル領域（１６）を前記Ｐ＋型埋込
層（４）に到達させ、更には、前記上側拡散層（２２）
および下側拡散層（２１）を拡散して、アイランド領域
（９）を形成しても良い。
Ｉ Ｑ Ｉ′ａｍ−”、加速電圧３０〜４０ＫｅＶで処
理される。そしてドライブインされ第１図Ｅの如き構成
となる。一方このベース領域（１０〉は、ここの工程で
はなく第１図Ｃでウェル領域（１６）を形成する不純物
をドープする時に、ベース領域（１０）を形成する領域
に不純物をドープしても良い。更には、第１図Ｃの工程
に於いて前記上側拡散ｆｆ（２２）に対応する領域に不
純物であるボロン（Ｂ）をドープしておき、第１図りの
ドライブインで、ウェル領域（１６）を前記Ｐ＋型埋込
層（４）に到達させ、更には、前記上側拡散層（２２）
および下側拡散層（２１）を拡散して、アイランド領域
（９）を形成しても良い。
更に第１図Ｆに示す如く、ＣＶＤ法によってノンドープ
の多結晶シリコン層を２５００〜Ｓｏ。
の多結晶シリコン層を２５００〜Ｓｏ。
０人の厚さで積滞し、更にこの多結晶シリコン層にリン
を所定の濃度までドープし、これをＰチャンネル型ＭＯ
Ｓトランジスタ（６）およびＮチャンネル型ＭＯ５Ｉ−
ランジスタ（７）のゲート電極（１５）とする。ここで
はシート抵抗が約２０Ω／口で、このゲート電極（１５
〉は、プラズマエツチングにより選択除去される。更に
ブロッキングマスクを基板全体に塗布し、前記ベース領
域（１０〉内のコンタクト領域（１８）と、Ｐチャンネ
ル型ＭＯ８）−ランジスタ（す領域のソース・ドレイン
領域（１３）にボロンをイオン注入する。
を所定の濃度までドープし、これをＰチャンネル型ＭＯ
Ｓトランジスタ（６）およびＮチャンネル型ＭＯ５Ｉ−
ランジスタ（７）のゲート電極（１５）とする。ここで
はシート抵抗が約２０Ω／口で、このゲート電極（１５
〉は、プラズマエツチングにより選択除去される。更に
ブロッキングマスクを基板全体に塗布し、前記ベース領
域（１０〉内のコンタクト領域（１８）と、Ｐチャンネ
ル型ＭＯ８）−ランジスタ（す領域のソース・ドレイン
領域（１３）にボロンをイオン注入する。
従って前記Ｐ型のベース・コンタクト領域（１８）が形
成され、またＰチャンネル型ＭＯＳトランジスタ（すの
ソース・ドレイン（１３）が形成される。
成され、またＰチャンネル型ＭＯＳトランジスタ（すの
ソース・ドレイン（１３）が形成される。
最後に第１図Ｇに示す如く、前工程と同じようにブロッ
キングマスクを形成し直し、エミッタ領域（１１）、コ
レクタコンタクト領域（２３）およびＮチャンネル型Ｍ
Ｏ５）ランジスタ（Ｚ）領域のみを除去して、Ｎ型不純
物であるリンをイオン注入する。
キングマスクを形成し直し、エミッタ領域（１１）、コ
レクタコンタクト領域（２３）およびＮチャンネル型Ｍ
Ｏ５）ランジスタ（Ｚ）領域のみを除去して、Ｎ型不純
物であるリンをイオン注入する。
従ってエミッタ領域（１１）、コレクタコンタクト領域
（２３）およびＮチャンネル型ＭＯＳトランジスタ（７
）のソース・ドレイン領域（１７）が形成される。
（２３）およびＮチャンネル型ＭＯＳトランジスタ（７
）のソース・ドレイン領域（１７）が形成される。
また図示していないがこの後縦型トランジスタの電極が
形成される。
形成される。
本工程の最も特徴とする所は、Ｐ型のベース・コンタク
ト領域＜１８）とＰチャンネル型ＭＯＳトランジスタ（
すのソース・ドレイン領域（１３）とを同時に形成し、
前記エミッタ領域（１１）とＮチャンネル型ＭＯＳトラ
ンジスタ（Ｚ）のソース・ドレイン領域（１７）とを同
時に形成することにある。
ト領域＜１８）とＰチャンネル型ＭＯＳトランジスタ（
すのソース・ドレイン領域（１３）とを同時に形成し、
前記エミッタ領域（１１）とＮチャンネル型ＭＯＳトラ
ンジスタ（Ｚ）のソース・ドレイン領域（１７）とを同
時に形成することにある。
先ず第１に、Ｐ型のベース・コンタクト領域（１８）は
、ベース領域（１０）の表面領域のみに形成されるので
、ベース抵抗を低下させることができ、しかもトランジ
スタの動作領域となるエミッタ領域（１１）直下のベー
ス領域は、低濃度のままであるのでり、アはほとんど変
化しない。
、ベース領域（１０）の表面領域のみに形成されるので
、ベース抵抗を低下させることができ、しかもトランジ
スタの動作領域となるエミッタ領域（１１）直下のベー
ス領域は、低濃度のままであるのでり、アはほとんど変
化しない。
第２に、エミッタ領域り１１）とベース・コンタクト領
域（１８）とは拡散深さが同じであるので、前記Ｐチヘ
・ンネル型ＭＯＳトランジスタ（６〉およびＮチャンネ
ル型ＭＯＳトランジスタ（７）のゲート長および容量は
近い値となり、夫々のトランジスタが同じ形状に形成で
きる。
域（１８）とは拡散深さが同じであるので、前記Ｐチヘ
・ンネル型ＭＯＳトランジスタ（６〉およびＮチャンネ
ル型ＭＯＳトランジスタ（７）のゲート長および容量は
近い値となり、夫々のトランジスタが同じ形状に形成で
きる。
〈ト）発明の効果
以上の説明からも明らかな如く、トランジスタとして動
作するエミッタ領域（１１）の真下は低濃度であり、し
かもベース・コンタクト領域（１８）が形成されるので
、ベース抵抗が小さく、しかもｈＦＥのバラツキが少な
い半導体集積回路が実現できる。
作するエミッタ領域（１１）の真下は低濃度であり、し
かもベース・コンタクト領域（１８）が形成されるので
、ベース抵抗が小さく、しかもｈＦＥのバラツキが少な
い半導体集積回路が実現できる。
更には、ベース・フンタクト領域（１８）とＰチャンネ
ル型ＭＯＳトランジスタ（ｑ）のソース・ドレイン領域
（１３）、エミッタ領域（１１〉とＮｆ〜ンネル型ＭＯ
Ｓトランジスタ（２）のソース・ドレイン領域（１７）
とを夫々共用することで、夫々のゲート長および容量等
が近い値で且つ形状が同一となり、しかも工程数が短か
くなるので低コスト化が実現できる。
ル型ＭＯＳトランジスタ（ｑ）のソース・ドレイン領域
（１３）、エミッタ領域（１１〉とＮｆ〜ンネル型ＭＯ
Ｓトランジスタ（２）のソース・ドレイン領域（１７）
とを夫々共用することで、夫々のゲート長および容量等
が近い値で且つ形状が同一となり、しかも工程数が短か
くなるので低コスト化が実現できる。
第１図Ａ乃至第１図Ｇは、本発明の半導体集積回路の製
造方法を示す断面図、第２図は、従来の半導体集積回路
の断面図、第３図は、本発明の製造方法で製造した半導
体集積回路の断面図である。 （１）・・・半導体基板、 （２）・・・エピタキシャ
ル層、（３） 、 （４＞・・・埋込層、 り５）・・
・分離領域、 （ｑ）。 す）・・・ＭＯＳトランジスタ、 （８）・・・ＬＯＧ
Ｏ５酸化膜、 （１０）・・・ベース領域、 （１１）
・・・エミッタ領域、 （１２）−・・バイポーラトラ
ンジスタ、（１３）。 （１７）・・・ソース・ドレイン領域、（１８）−・・
ベース・コンタクト領域。
造方法を示す断面図、第２図は、従来の半導体集積回路
の断面図、第３図は、本発明の製造方法で製造した半導
体集積回路の断面図である。 （１）・・・半導体基板、 （２）・・・エピタキシャ
ル層、（３） 、 （４＞・・・埋込層、 り５）・・
・分離領域、 （ｑ）。 す）・・・ＭＯＳトランジスタ、 （８）・・・ＬＯＧ
Ｏ５酸化膜、 （１０）・・・ベース領域、 （１１）
・・・エミッタ領域、 （１２）−・・バイポーラトラ
ンジスタ、（１３）。 （１７）・・・ソース・ドレイン領域、（１８）−・・
ベース・コンタクト領域。
Claims (2)
- （１）一導電型の半導体基板表面に逆導電型の埋込層と
、縦型トランジスタに対応する逆導電型の埋込層を囲ん
で一導電型の分離領域の下側拡散層を形成する領域を含
む一導電型の埋込層とを形成する２種類の不純物をドー
プする工程と、 前記基板上に逆導電型のエピタキシャル層を形成する工
程と、 前記半導体基板内にウェル領域と、下側拡散層および上
側拡散層より囲まれて形成されるアイランド領域とを形
成する工程と、 前記エピタキシャル層表面のアイランド領域に縦型トラ
ンジスタの一導電型のベース領域を形成する工程と、 前記エピタキシャル層表面および前記ウェル領域に夫々
一導電チャンネル型ＭＯＳトランジスタおよび逆導電チ
ャンネル型ＭＯＳトランジスタのゲート電極を形成する
工程と、 前記一導電チャンネル型ＭＯＳトランジスタおよび逆導
電チャンネル型ゲート電極をマスクとして夫々一導電型
および逆導電型の不純物をイオン注入し、夫々一導電チ
ャンネル型ＭＯＳトランジスタのソース・ドレイン領域
と逆導電チャンネル型ＭＯＳトランジスタのソース・ド
レイン領域を形成すると共に、 前記一導電チャンネル型ＭＯＳトランジスタのソース・
ドレイン領域の形成と同時に前記縦型トランジスタのベ
ース領域に一導電型のベース・コンタクト領域を形成し
、且つ前記逆導電チャンネル型ＭＯＳトランジスタのソ
ース・ドレイン領域の形成と同時に前記縦型トランジス
タのエミッタ領域を形成する工程とを具備することを特
徴とする半導体集積回路の製造方法。 - （２）縦型トランジスタの一導電型のベース領域を形成
すると同時に逆導電チャンネル型ＭＯＳトランジスタの
ウェル領域を形成する請求項（１）記載の半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5694088A JPH01230267A (ja) | 1988-03-10 | 1988-03-10 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5694088A JPH01230267A (ja) | 1988-03-10 | 1988-03-10 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01230267A true JPH01230267A (ja) | 1989-09-13 |
Family
ID=13041535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5694088A Pending JPH01230267A (ja) | 1988-03-10 | 1988-03-10 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01230267A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276359A (ja) * | 1985-05-31 | 1986-12-06 | Nec Corp | 半導体装置およびその製造方法 |
| JPS6257241A (ja) * | 1985-09-06 | 1987-03-12 | Fuji Electric Co Ltd | 半導体装置 |
-
1988
- 1988-03-10 JP JP5694088A patent/JPH01230267A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61276359A (ja) * | 1985-05-31 | 1986-12-06 | Nec Corp | 半導体装置およびその製造方法 |
| JPS6257241A (ja) * | 1985-09-06 | 1987-03-12 | Fuji Electric Co Ltd | 半導体装置 |
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