JPH08330323A - 縦型分離トランジスタを作成する方法および該方法によって作成されたトランジスタ - Google Patents
縦型分離トランジスタを作成する方法および該方法によって作成されたトランジスタInfo
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- H01L29/73—Bipolar junction transistors
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Abstract
(57)【要約】
【目的】 標準的なＮウェルＣＭＯＳプロセスなどのプ
ロセスを用いて作成することが可能な改良された縦型Ｐ
ＮＰトランジスタおよびその作成方法。 【構成】Ｐ型導電型の高濃度ドープ半導体基板（１０）
が準備される。次に、第１の低濃度ドープＰ- 層（１
２）を、上記基板（１０）上にエピタキシャル成長させ
る。上記第１の低濃度ドープ層（１２）の表面領域のう
ち、後に縦型トランジスタが形成されることになる表面
領域にＮ+ 型埋込層不純物（１８）を導入する。第２の
低濃度ドープＰ- 型層（１６）を第１の低濃度ドープ層
（１２）および埋込層不純物（１８）の上部にエピタキ
シャル成長さる。Ｎ+ 型分離不純物を上記第２の層に拡
散させて、上記埋込層不純物（１８）の上の上記第２の
層（１６）の島（２２）を横方向に取り囲むウェルを形
成する。Ｎ型ベース不純物（２８）を上記第２の層（１
６）の上記の島領域（２２）に拡散し、また、Ｐ型エミ
ッタ不純物（３０）を上記ベース領域（２８）中に拡散
する。
ロセスを用いて作成することが可能な改良された縦型Ｐ
ＮＰトランジスタおよびその作成方法。 【構成】Ｐ型導電型の高濃度ドープ半導体基板（１０）
が準備される。次に、第１の低濃度ドープＰ- 層（１
２）を、上記基板（１０）上にエピタキシャル成長させ
る。上記第１の低濃度ドープ層（１２）の表面領域のう
ち、後に縦型トランジスタが形成されることになる表面
領域にＮ+ 型埋込層不純物（１８）を導入する。第２の
低濃度ドープＰ- 型層（１６）を第１の低濃度ドープ層
（１２）および埋込層不純物（１８）の上部にエピタキ
シャル成長さる。Ｎ+ 型分離不純物を上記第２の層に拡
散させて、上記埋込層不純物（１８）の上の上記第２の
層（１６）の島（２２）を横方向に取り囲むウェルを形
成する。Ｎ型ベース不純物（２８）を上記第２の層（１
６）の上記の島領域（２２）に拡散し、また、Ｐ型エミ
ッタ不純物（３０）を上記ベース領域（２８）中に拡散
する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法の改良およびこの方法によって製造される改良され
たデバイスに関するものであり、特に縦型バイポーラト
ランジスタデバイスの製造方法の改良およびこの方法に
よって製造される改良された縦型バイポーラトランジス
タデバイスに関する。さらには、本発明は、他の半導体
製造プロセス、特にＢｉＣＭＯＳ製造プロセスおよびこ
れに関連するプロセスと一緒に実施することが可能な縦
型ＰＮＰトランジスタの製造方法の改良、およびこの方
法を用いて製造される縦型ＰＮＰトランジスタの改良に
関するものである。
方法の改良およびこの方法によって製造される改良され
たデバイスに関するものであり、特に縦型バイポーラト
ランジスタデバイスの製造方法の改良およびこの方法に
よって製造される改良された縦型バイポーラトランジス
タデバイスに関する。さらには、本発明は、他の半導体
製造プロセス、特にＢｉＣＭＯＳ製造プロセスおよびこ
れに関連するプロセスと一緒に実施することが可能な縦
型ＰＮＰトランジスタの製造方法の改良、およびこの方
法を用いて製造される縦型ＰＮＰトランジスタの改良に
関するものである。
【０００２】
【従来の技術】今日用いられている混合回路ＢｉＣＭＯ
Ｓプロセスの多くは、ＮウェルＣＭＯＳ、ＢｉＣＭＯ
Ｓ、ＬｉｎＣＭＯＳＯ、あるいはＬｉｎＢｉＣＭＯＳＯ
プロセスをその出発プロセスとしている。リニア混合回
路デバイスの製造プロセスにおいては、多くの場合、そ
の設計を実現するのに、分離相補型デバイス、すなわち
ＣＭＯＳデバイスが用いられる。しかし、ＣＭＯＳデバ
イスと比較して、バイポーラデバイスは相互コンダクタ
ンスが大きく、雑音性能も良好であり、また高耐電圧性
能を有し、従って、多くのリニア回路応用においては、
ＣＭＯＳよりもバイポーラデバイスを用いる方が望まし
い。縦型ＮＰＮトランジスタはすでに広く用いられてい
る。もし、この縦型ＮＰＮトランジスタに加えて、これ
よりも製造が難しい縦型ＰＮＰトランジスタを供給する
ことができれば、非常に有用であることは明らかであ
る。しかし、ＮウェルＣＭＯＳプロセスを用いて縦型分
離ＰＮＰデバイスを作成することは困難であり、事実、
縦型分離ＰＮＰトランジスタを、Ｎ型シリコンエピタキ
シャル成長層を用いる従来のバイポーラ製造プロセスと
一緒に形成することは行われていない。
Ｓプロセスの多くは、ＮウェルＣＭＯＳ、ＢｉＣＭＯ
Ｓ、ＬｉｎＣＭＯＳＯ、あるいはＬｉｎＢｉＣＭＯＳＯ
プロセスをその出発プロセスとしている。リニア混合回
路デバイスの製造プロセスにおいては、多くの場合、そ
の設計を実現するのに、分離相補型デバイス、すなわち
ＣＭＯＳデバイスが用いられる。しかし、ＣＭＯＳデバ
イスと比較して、バイポーラデバイスは相互コンダクタ
ンスが大きく、雑音性能も良好であり、また高耐電圧性
能を有し、従って、多くのリニア回路応用においては、
ＣＭＯＳよりもバイポーラデバイスを用いる方が望まし
い。縦型ＮＰＮトランジスタはすでに広く用いられてい
る。もし、この縦型ＮＰＮトランジスタに加えて、これ
よりも製造が難しい縦型ＰＮＰトランジスタを供給する
ことができれば、非常に有用であることは明らかであ
る。しかし、ＮウェルＣＭＯＳプロセスを用いて縦型分
離ＰＮＰデバイスを作成することは困難であり、事実、
縦型分離ＰＮＰトランジスタを、Ｎ型シリコンエピタキ
シャル成長層を用いる従来のバイポーラ製造プロセスと
一緒に形成することは行われていない。
【０００３】従って、ＮウェルプロセスにおいてＰＮＰ
トランジスタが必要となった場合には、設計者は多くの
場合横型分離ＰＮＰトランジスタを用いている。しか
し、この横型分離ＰＮＰトランジスタは多くの欠点を有
している。横型分離ＰＮＰトランジスタのベース幅はデ
バイスの製造プロセスにおけるリソグラフィ技術によっ
て決まり、その結果ベース幅が広くなり、従って横型分
離ＰＮＰトランジスタのＦｔは通常は低い。また、横型
分離ＰＮＰトランジスタを、Ｎウェル拡散層をそのベー
スに用いて作成すると、ベース領域が低濃度にドープさ
れているために、簡単に高電流注入が起こってしまうこ
とも問題である。さらに、一般に横型分離ＰＮＰトラン
ジスタは基板領域に比較してデバイスサイズが大きくな
る。歴史的に、良好なＰＮＰトランジスタが得られなか
ったことが、アナログ回路の設計において大きな障害と
なってきた。すなわち、どうしても必要な場合には、横
型分離ＰＮＰトランジスタを用いるしかなく、その際に
は、この動作速度の遅い横型ＰＮＰトランジスタを煩雑
な技術を用いて信号経路からシールドする必要があっ
た。しかし、そのようなシールドを行うことが可能なの
はむしろ稀であり、一般には不可能である。
トランジスタが必要となった場合には、設計者は多くの
場合横型分離ＰＮＰトランジスタを用いている。しか
し、この横型分離ＰＮＰトランジスタは多くの欠点を有
している。横型分離ＰＮＰトランジスタのベース幅はデ
バイスの製造プロセスにおけるリソグラフィ技術によっ
て決まり、その結果ベース幅が広くなり、従って横型分
離ＰＮＰトランジスタのＦｔは通常は低い。また、横型
分離ＰＮＰトランジスタを、Ｎウェル拡散層をそのベー
スに用いて作成すると、ベース領域が低濃度にドープさ
れているために、簡単に高電流注入が起こってしまうこ
とも問題である。さらに、一般に横型分離ＰＮＰトラン
ジスタは基板領域に比較してデバイスサイズが大きくな
る。歴史的に、良好なＰＮＰトランジスタが得られなか
ったことが、アナログ回路の設計において大きな障害と
なってきた。すなわち、どうしても必要な場合には、横
型分離ＰＮＰトランジスタを用いるしかなく、その際に
は、この動作速度の遅い横型ＰＮＰトランジスタを煩雑
な技術を用いて信号経路からシールドする必要があっ
た。しかし、そのようなシールドを行うことが可能なの
はむしろ稀であり、一般には不可能である。
【０００４】上記のように、ＰＮＰトランジスタが必要
な場合には、このような横型ＰＮＰトランジスタを使用
する傾向があるが、そうかと言って、縦型ＰＮＰトラン
ジスタ、すなわち基板型ＰＮＰトランジスタをＮウェル
ＢｉＣＭＯＳプロセスを用いて作成することが全く不可
能とういわけではない。しかし、この場合、通常はＰＮ
Ｐトランジスタはコレクタ接地となってしまうため、限
られた応用においてしか用いることができない。さら
に、基板ＰＮＰトランジスタを用いると大きな基板電流
が流れるが、これは、通常のＢｉＣＭＯＳプロセスにお
いて望ましいことではない。大きな基板電流が存在する
と、逆バイアス効果が発生し、ラッチアップの原因とな
る。このように、良好なＰＮＰトランジスタが得られな
いということが、高性能なアナログ回路をディジタル論
理回路と混在させることができない理由となっており、
混合回路チップを作成する上で重要な問題となってお
り、良好なＰＮＰトランジスタを得ることが強く望まれ
ている。大抵の場合、半導体集積回路プロセスは非常に
複雑であり、多数のマスクと多くの工程を必要とする。
マスク数が増え、また工程が増えると一般に歩留まりが
低下し、また作成された回路の信頼性が低下する。従っ
て、デバイスを作成するのに必要なマスク数と工程を可
能な限り少なくすることが重要である。
な場合には、このような横型ＰＮＰトランジスタを使用
する傾向があるが、そうかと言って、縦型ＰＮＰトラン
ジスタ、すなわち基板型ＰＮＰトランジスタをＮウェル
ＢｉＣＭＯＳプロセスを用いて作成することが全く不可
能とういわけではない。しかし、この場合、通常はＰＮ
Ｐトランジスタはコレクタ接地となってしまうため、限
られた応用においてしか用いることができない。さら
に、基板ＰＮＰトランジスタを用いると大きな基板電流
が流れるが、これは、通常のＢｉＣＭＯＳプロセスにお
いて望ましいことではない。大きな基板電流が存在する
と、逆バイアス効果が発生し、ラッチアップの原因とな
る。このように、良好なＰＮＰトランジスタが得られな
いということが、高性能なアナログ回路をディジタル論
理回路と混在させることができない理由となっており、
混合回路チップを作成する上で重要な問題となってお
り、良好なＰＮＰトランジスタを得ることが強く望まれ
ている。大抵の場合、半導体集積回路プロセスは非常に
複雑であり、多数のマスクと多くの工程を必要とする。
マスク数が増え、また工程が増えると一般に歩留まりが
低下し、また作成された回路の信頼性が低下する。従っ
て、デバイスを作成するのに必要なマスク数と工程を可
能な限り少なくすることが重要である。
【０００５】
【発明が解決しようとする課題】上記に鑑み、縦型トラ
ンジスタを作成するための改良されたプロセスを提供す
ることが本発明の目的である。また本発明の他の目的
は、縦型トランジスタをマスクを増やすことなく、また
工程を増やすことなしに製造するためのプロセスを提供
することである。さらに本発明の他の目的は、縦型ＰＮ
Ｐトランジスタを作成するための改良されたプロセスを
提供することである。本発明のさらに他の目的は、上記
の改良されたプロセスを用いて作成される縦型トランジ
スタを提供することにある。本発明のさらに他の目的
は、標準的なＮウェルＣＭＯＳプロセスを用いて作成す
ることが可能な改良されたＰＮＰトランジスタを提供す
ることにある。本発明のさらに他の目的は、ＢｉＣＭＯ
Ｓ、ＬｉｎＣＭＯＳＯ、ＬｉｎＢｉＣＭＯＳＯ、あるい
は類似のプロセスと混在させることが可能な改良された
ＰＮＰトランジスタを提供することである。本発明のさ
らに他の目的は、周囲のＮ型拡散層から分離されたＰ型
エピタキシャル層中に形成された縦型分離ＰＮＰトラン
ジスタを提供すること、およびこれを製造する方法を提
供することである。
ンジスタを作成するための改良されたプロセスを提供す
ることが本発明の目的である。また本発明の他の目的
は、縦型トランジスタをマスクを増やすことなく、また
工程を増やすことなしに製造するためのプロセスを提供
することである。さらに本発明の他の目的は、縦型ＰＮ
Ｐトランジスタを作成するための改良されたプロセスを
提供することである。本発明のさらに他の目的は、上記
の改良されたプロセスを用いて作成される縦型トランジ
スタを提供することにある。本発明のさらに他の目的
は、標準的なＮウェルＣＭＯＳプロセスを用いて作成す
ることが可能な改良されたＰＮＰトランジスタを提供す
ることにある。本発明のさらに他の目的は、ＢｉＣＭＯ
Ｓ、ＬｉｎＣＭＯＳＯ、ＬｉｎＢｉＣＭＯＳＯ、あるい
は類似のプロセスと混在させることが可能な改良された
ＰＮＰトランジスタを提供することである。本発明のさ
らに他の目的は、周囲のＮ型拡散層から分離されたＰ型
エピタキシャル層中に形成された縦型分離ＰＮＰトラン
ジスタを提供すること、およびこれを製造する方法を提
供することである。
【０００６】
【課題を解決するための手段】本発明の一般的な態様に
よれば、縦型トランジスタを第１の導電型を有する高濃
度ドープ半導体基板上に作成するためのプロセスが提供
される。このプロセスにおいては、まず、基板の表面上
に、第１の導電型の第１の低濃度ドープ半導体材料層を
エピタキシャル成長させる。次に、第１の低濃度ドープ
層の、後に形成されることになる縦型トランジスタの下
地となる領域の表面に第２の導電型の埋め込み層不純物
を導入する。さらに、第１の低濃度ドープ層および埋め
込み層不純物上に、第１の導電型を有する第２の低濃度
ドープ半導体材料層をエピタキシャル成長させる。分離
不純物を第２の層に拡散させて、埋め込み層不純物上の
部分の上記第２の層を横方向に分離不純物で取り囲むこ
とによって、上記第２の層の島を形成する。第２の導電
型のベース不純物を、上記の低濃度半導体材料の第２の
層の包囲されたベース領域中に拡散させ、さらに、第１
の導電型のエミッタ不純物を上記ベース領域内のエミッ
タ領域中に拡散する。上記の第１の導電型を、例えば硼
素ドーパントによって形成されるＰ型とし、また、上記
の第２の導電型を、例えば燐あるいはアンチモンドーパ
ントによって形成されるＮ型とすれば、これによって上
記縦型タンジスタとして縦型ＰＮＰトランジスタを得る
ことができる。
よれば、縦型トランジスタを第１の導電型を有する高濃
度ドープ半導体基板上に作成するためのプロセスが提供
される。このプロセスにおいては、まず、基板の表面上
に、第１の導電型の第１の低濃度ドープ半導体材料層を
エピタキシャル成長させる。次に、第１の低濃度ドープ
層の、後に形成されることになる縦型トランジスタの下
地となる領域の表面に第２の導電型の埋め込み層不純物
を導入する。さらに、第１の低濃度ドープ層および埋め
込み層不純物上に、第１の導電型を有する第２の低濃度
ドープ半導体材料層をエピタキシャル成長させる。分離
不純物を第２の層に拡散させて、埋め込み層不純物上の
部分の上記第２の層を横方向に分離不純物で取り囲むこ
とによって、上記第２の層の島を形成する。第２の導電
型のベース不純物を、上記の低濃度半導体材料の第２の
層の包囲されたベース領域中に拡散させ、さらに、第１
の導電型のエミッタ不純物を上記ベース領域内のエミッ
タ領域中に拡散する。上記の第１の導電型を、例えば硼
素ドーパントによって形成されるＰ型とし、また、上記
の第２の導電型を、例えば燐あるいはアンチモンドーパ
ントによって形成されるＮ型とすれば、これによって上
記縦型タンジスタとして縦型ＰＮＰトランジスタを得る
ことができる。
【０００７】本発明の一実施例においては、ベース不純
物拡散工程に先だって、コレクタ抵抗率調節不純物が第
２の半導体材料層中に拡散される。また、他の実施例に
おいては、第２の半導体材料層中にイオン注入を行うこ
とによって第１の導電型の表面領域を形成し、これによ
って、第２の半導体材料層内のベースおよびエミッタ不
純物を分離し、トランジスタの耐圧特性を向上させる。
縦型ＰＮＰトランジスタを作成するための各種の工程、
例えば、分離不純物拡散、ベース不純物拡散、エミッタ
不純物拡散などの工程は、ＢｉＣＭＯＳプロセスの対応
する工程において同時に実行することが可能である。一
実施例においては、例えば、縦型ＰＮＰデバイス作成の
ベース不純物拡散工程が、ＥＥＰＲＯＭデバイスのフロ
ーティングゲートへ電荷転送を行うためのトンネルダイ
オードを形成する工程と同時に実施される。本発明の他
の一般的な態様によれば、第１の導電型の高濃度ドープ
半導体基板上に縦型トランジスタを形成するためのプロ
セスが提供される。このプロセスにおいては、まず、半
導体基板の表面上に、第１の導電型を低濃度にドープし
た第１の半導体材料層を形成する。次に、縦型トランジ
スタの下地層となる第１の半導体材料層の表面に第１の
マスクをイオン注入領域が露出するようにして形成す
る。第１の半導体材料層のイオン注入領域中に第２の導
電型の埋め込み層不純物を注入して拡散する。その後、
第１のマスクを除去する。第１の導電型の第２の低濃度
ドープ半導体材料層を、第１の低濃度ドープ半導体材料
層の表面上、および埋め込み層上に形成し、さらに、第
２のマスクを第２の半導体材料層の表面上にベース領域
が露出するようにして形成する。第２の導電型のベース
不純物を、上記の露出したベース領域中に注入した後拡
散する。その後、第２のマスクを除去する。第３のマス
クを第２の半導体材料層の表面上に、ベース領域内にエ
ミッタ領域が露出するようにして形成する。第１の導電
型のエミッタ不純物を露出しているエミッタ領域中に注
入・拡散した後に、第３のマスクを除去する。
物拡散工程に先だって、コレクタ抵抗率調節不純物が第
２の半導体材料層中に拡散される。また、他の実施例に
おいては、第２の半導体材料層中にイオン注入を行うこ
とによって第１の導電型の表面領域を形成し、これによ
って、第２の半導体材料層内のベースおよびエミッタ不
純物を分離し、トランジスタの耐圧特性を向上させる。
縦型ＰＮＰトランジスタを作成するための各種の工程、
例えば、分離不純物拡散、ベース不純物拡散、エミッタ
不純物拡散などの工程は、ＢｉＣＭＯＳプロセスの対応
する工程において同時に実行することが可能である。一
実施例においては、例えば、縦型ＰＮＰデバイス作成の
ベース不純物拡散工程が、ＥＥＰＲＯＭデバイスのフロ
ーティングゲートへ電荷転送を行うためのトンネルダイ
オードを形成する工程と同時に実施される。本発明の他
の一般的な態様によれば、第１の導電型の高濃度ドープ
半導体基板上に縦型トランジスタを形成するためのプロ
セスが提供される。このプロセスにおいては、まず、半
導体基板の表面上に、第１の導電型を低濃度にドープし
た第１の半導体材料層を形成する。次に、縦型トランジ
スタの下地層となる第１の半導体材料層の表面に第１の
マスクをイオン注入領域が露出するようにして形成す
る。第１の半導体材料層のイオン注入領域中に第２の導
電型の埋め込み層不純物を注入して拡散する。その後、
第１のマスクを除去する。第１の導電型の第２の低濃度
ドープ半導体材料層を、第１の低濃度ドープ半導体材料
層の表面上、および埋め込み層上に形成し、さらに、第
２のマスクを第２の半導体材料層の表面上にベース領域
が露出するようにして形成する。第２の導電型のベース
不純物を、上記の露出したベース領域中に注入した後拡
散する。その後、第２のマスクを除去する。第３のマス
クを第２の半導体材料層の表面上に、ベース領域内にエ
ミッタ領域が露出するようにして形成する。第１の導電
型のエミッタ不純物を露出しているエミッタ領域中に注
入・拡散した後に、第３のマスクを除去する。
【０００８】上記トランジスタは好適にはＰＮＰ型であ
る。ＰＮＰトランジスタの作成において、第１の導電型
のエミッタ不純物を露出したエミッタ領域中に注入する
工程は硼素を注入することによって行うことが可能であ
り、また、第２の導電型のベース不純物を露出したウェ
ル領域中に注入する工程は、砒素、燐、あるいはアンチ
モンを注入することによって行うことができる。一実施
例においては、ベース不純物拡散工程前に、コレクタ抵
抗率調節不純物、例えば硼素を第２の半導体材料層中に
拡散するようにすることができる。さらに、第２の半導
体材料層中に、第１の導電型の表面領域を注入形成し、
第２の半導体材料層内においてベース不純物とエミッタ
不純物を分離するようにするようにすることもできる。
上記プロセスは、少なくともＢｉＣＭＯＳプロセスの一
環としてこれと同時に行うことが可能であり、ベース不
純物の拡散およびエミッタ不純物の拡散をＢｉＣＭＯＳ
プロセス中に行うことができる。さらには、ＢｉＣＭＯ
Ｓプロセスはフローティングゲートに対して電荷転送を
行うためのトンネルダイオードを有するＥＥＰＲＯＭデ
バイスを含むようにすることができ、この場合には、ベ
ース不純物拡散はトンネルダイオード拡散工程と同時に
行われる。
る。ＰＮＰトランジスタの作成において、第１の導電型
のエミッタ不純物を露出したエミッタ領域中に注入する
工程は硼素を注入することによって行うことが可能であ
り、また、第２の導電型のベース不純物を露出したウェ
ル領域中に注入する工程は、砒素、燐、あるいはアンチ
モンを注入することによって行うことができる。一実施
例においては、ベース不純物拡散工程前に、コレクタ抵
抗率調節不純物、例えば硼素を第２の半導体材料層中に
拡散するようにすることができる。さらに、第２の半導
体材料層中に、第１の導電型の表面領域を注入形成し、
第２の半導体材料層内においてベース不純物とエミッタ
不純物を分離するようにするようにすることもできる。
上記プロセスは、少なくともＢｉＣＭＯＳプロセスの一
環としてこれと同時に行うことが可能であり、ベース不
純物の拡散およびエミッタ不純物の拡散をＢｉＣＭＯＳ
プロセス中に行うことができる。さらには、ＢｉＣＭＯ
Ｓプロセスはフローティングゲートに対して電荷転送を
行うためのトンネルダイオードを有するＥＥＰＲＯＭデ
バイスを含むようにすることができ、この場合には、ベ
ース不純物拡散はトンネルダイオード拡散工程と同時に
行われる。
【０００９】本発明の他の一般的な態様によれば、上記
プロセスによって作成される縦型分離トランジスタが提
供される。本発明のさらに他の一般的な態様によれば、
縦型トランジスタを第１の導電型の高濃度ドープ半導体
材料上に作成するためのプロセスが提供される。この方
法では、まず、半導体基板の表面上に、第１の導電型の
第１の低濃度ドープ半導体材料層を形成する。次に、縦
型トランジスタが完成された時に縦型トランジスタの下
部に存在することとなる分離領域中に第２の導電型の分
離不純物を注入・拡散する。さらに、第１の導電型の第
２の低濃度ドープ半導体材料層を第１の低濃度ドープ層
の表面上に形成し、分離不純物を包含する。さらに、第
２の層の表面から分離領域までチャネルストップ分離領
域を形成し、このチャネルストップ分離領域が第２の層
の一部を取り囲むようにし、これによって、第１の層か
ら分離された第２の層の島を形成する。次に、縦型トラ
ンジスタ、例えば縦型分離ＰＮＰトランジスタを上記の
第２の層の分離された部分に形成する。本発明のさらに
他の一般的な態様によれば、縦型ＰＮＰトランジスタを
作成するための方法が提供される。この方法では、ま
ず、第１のＰ型エピタキシャル層をＰ型基板の上に形成
し、さらに第１のＮ型不純物を、将来その下にＰＮＰト
ランジスタが形成されることになる領域中に注入する。
第１のＰ型エピタキシャル層の上に第２のＰ型エピタキ
シャル層を形成し、さらに、ＰＮＰトランジスタが形成
されることになる領域を横方向に取り囲む領域に第２の
Ｎ型不純物を注入する。第１および第２のＮ型不純物
を、上記のそれぞれのエピタキシャル層中に、第１のＰ
型エピタキシャル層の一部を完全に囲むように拡散させ
る。さらに、第３のＮ型不純物を上記の完全に包囲され
た領域中に注入・拡散し、ＰＮＰトランジスタのベース
領域を形成する。このベース領域中に第２のＰ型不純物
を注入した後に拡散し、ＰＮＰトランジスタのエミッタ
領域を形成する。第３のＮ型不純物を完全に包囲された
領域中に注入・拡散する上記の工程は、もし、所望であ
れば、ＢｉＣＭＯＳ半導体作成工程の相当する注入・拡
散工程と同時に行うようにすることが可能である。
プロセスによって作成される縦型分離トランジスタが提
供される。本発明のさらに他の一般的な態様によれば、
縦型トランジスタを第１の導電型の高濃度ドープ半導体
材料上に作成するためのプロセスが提供される。この方
法では、まず、半導体基板の表面上に、第１の導電型の
第１の低濃度ドープ半導体材料層を形成する。次に、縦
型トランジスタが完成された時に縦型トランジスタの下
部に存在することとなる分離領域中に第２の導電型の分
離不純物を注入・拡散する。さらに、第１の導電型の第
２の低濃度ドープ半導体材料層を第１の低濃度ドープ層
の表面上に形成し、分離不純物を包含する。さらに、第
２の層の表面から分離領域までチャネルストップ分離領
域を形成し、このチャネルストップ分離領域が第２の層
の一部を取り囲むようにし、これによって、第１の層か
ら分離された第２の層の島を形成する。次に、縦型トラ
ンジスタ、例えば縦型分離ＰＮＰトランジスタを上記の
第２の層の分離された部分に形成する。本発明のさらに
他の一般的な態様によれば、縦型ＰＮＰトランジスタを
作成するための方法が提供される。この方法では、ま
ず、第１のＰ型エピタキシャル層をＰ型基板の上に形成
し、さらに第１のＮ型不純物を、将来その下にＰＮＰト
ランジスタが形成されることになる領域中に注入する。
第１のＰ型エピタキシャル層の上に第２のＰ型エピタキ
シャル層を形成し、さらに、ＰＮＰトランジスタが形成
されることになる領域を横方向に取り囲む領域に第２の
Ｎ型不純物を注入する。第１および第２のＮ型不純物
を、上記のそれぞれのエピタキシャル層中に、第１のＰ
型エピタキシャル層の一部を完全に囲むように拡散させ
る。さらに、第３のＮ型不純物を上記の完全に包囲され
た領域中に注入・拡散し、ＰＮＰトランジスタのベース
領域を形成する。このベース領域中に第２のＰ型不純物
を注入した後に拡散し、ＰＮＰトランジスタのエミッタ
領域を形成する。第３のＮ型不純物を完全に包囲された
領域中に注入・拡散する上記の工程は、もし、所望であ
れば、ＢｉＣＭＯＳ半導体作成工程の相当する注入・拡
散工程と同時に行うようにすることが可能である。
【００１０】本発明のさらに他の一般的な態様によれ
ば、Ｐ型基板上に形成された縦型ＰＮＰトランジスタが
提供される。このトランジスタは、基板の表面に形成さ
れたＰ型エピタキシャルコレクタ領域、およびこのエピ
タキシャルコレクタ領域を完全に包囲するＮ型拡散分離
領域とを有する。また、コレクタ領域中にはＮ型拡散ベ
ース領域が存在し、さらに、ベース領域中にはＰ型拡散
エミッタ領域が存在する。
ば、Ｐ型基板上に形成された縦型ＰＮＰトランジスタが
提供される。このトランジスタは、基板の表面に形成さ
れたＰ型エピタキシャルコレクタ領域、およびこのエピ
タキシャルコレクタ領域を完全に包囲するＮ型拡散分離
領域とを有する。また、コレクタ領域中にはＮ型拡散ベ
ース領域が存在し、さらに、ベース領域中にはＰ型拡散
エミッタ領域が存在する。
【００１１】
【実施例】以下に製造工程および構造について説明す
る。ただし、本発明と直接的に関係する工程について主
に説明するものであり、集積回路を製造するのに必要な
あらゆる工程についてここで説明するわけではない。本
発明は、従来の集積回路製造技術と組み合わせて実施す
ることができ、従来の製造工程を知っていれば本発明を
理解することが可能である。本発明の好適な実施例によ
れば、縦型トランジスタを作成するためのプロセス、特
に縦型ＰＮＰトランジスタを、第１の導電型がドープさ
れた半導体基板中に作成するためのプロセスが提供され
る。製造工程を図１−図２に示された集積回路の部分断
面図を参照しながら以下に説明する。なお、完成された
縦型ＰＮＰトランジスタの構造は図２ｈに示したように
なる。この縦型ＰＮＰトランジスタを作成するプロセス
は、混合回路ＢｉＣＭＯＳ構造を作成するための標準的
なプロセスと同時に行うようにすることができるし、そ
のように同時に実施することが望ましい。混合回路Ｂｉ
ＣＭＯＳ構造を作成するための標準的なプロセスにおい
ては、図１ａに示したように、硼素などのアクセプタ不
純物を高濃度にドープしてＰ+ 型としたシリコン半導体
基板１０を準備する。標準的なＣＭＯＳあるいはＢｉＣ
ＭＯＳプロセスにおいては、半導体基板１０の表面上
に、ドナー不純物を低濃度にドープしてＰ- 型となした
第１の半導体材料層１２がエピタキシャル成長される。
る。ただし、本発明と直接的に関係する工程について主
に説明するものであり、集積回路を製造するのに必要な
あらゆる工程についてここで説明するわけではない。本
発明は、従来の集積回路製造技術と組み合わせて実施す
ることができ、従来の製造工程を知っていれば本発明を
理解することが可能である。本発明の好適な実施例によ
れば、縦型トランジスタを作成するためのプロセス、特
に縦型ＰＮＰトランジスタを、第１の導電型がドープさ
れた半導体基板中に作成するためのプロセスが提供され
る。製造工程を図１−図２に示された集積回路の部分断
面図を参照しながら以下に説明する。なお、完成された
縦型ＰＮＰトランジスタの構造は図２ｈに示したように
なる。この縦型ＰＮＰトランジスタを作成するプロセス
は、混合回路ＢｉＣＭＯＳ構造を作成するための標準的
なプロセスと同時に行うようにすることができるし、そ
のように同時に実施することが望ましい。混合回路Ｂｉ
ＣＭＯＳ構造を作成するための標準的なプロセスにおい
ては、図１ａに示したように、硼素などのアクセプタ不
純物を高濃度にドープしてＰ+ 型としたシリコン半導体
基板１０を準備する。標準的なＣＭＯＳあるいはＢｉＣ
ＭＯＳプロセスにおいては、半導体基板１０の表面上
に、ドナー不純物を低濃度にドープしてＰ- 型となした
第１の半導体材料層１２がエピタキシャル成長される。
【００１２】標準的なＢｉＣＭＯＳプロセスにおいて
は、多くの場合、第２の低濃度ドープ層１６（後に図１
ｃを用いて説明する）が第１の層１２の上に形成され
る。ただし、第２の低濃度ドープ層１６を形成する前
に、本発明の縦型ＰＮＰトランジスタをその中に形成す
るための分離タンクあるいは分離層を形成するために、
高濃度Ｎ型埋込分離領域１８（ＤＵＦ層とも呼ぶ）を第
１のＰ型エピタキシャル層１２中に形成する。将来ＰＮ
Ｐトランジスタ構造が最終的に完成されたときには、Ｄ
ＵＦ層１８は、完成されたＰＮＰトランジスタの下部に
横方向に存在することとなり、これによって、この後に
形成される上部エピタキシャル層１６が第１のエピタキ
シャル層１２による下部エピタキシャル領域および基板
１０から部分的に分離される。ＤＵＦ層１８は、図１ｂ
に示されているように、例えばアンチモンなどのドナー
不純物を第１のエピタキシャル層１２中にマスク（図示
せず）を介して高濃度に注入することによって、形成す
ることができる。次いで、最初のＤＵＦ拡散を行い、Ｄ
ＵＦ不純物を第１のエピタキシャル層１２中に部分的に
ドライブする。さらに、第１のエピタキシャル層１２の
上部および部分的に拡散されたＤＵＦ領域の上部に第２
のエピタキシャル層１６を図１ｃに示したように形成す
る。第２のエピタキシャル層は、エピタキシャル成長中
において硼素などのアクセプタ型不純物を不純物濃度が
ぼぼ２×１０15原子／cm3 となるように低濃度にドープ
することによって、Ｐ- 型の導電型を有する層とする。
は、多くの場合、第２の低濃度ドープ層１６（後に図１
ｃを用いて説明する）が第１の層１２の上に形成され
る。ただし、第２の低濃度ドープ層１６を形成する前
に、本発明の縦型ＰＮＰトランジスタをその中に形成す
るための分離タンクあるいは分離層を形成するために、
高濃度Ｎ型埋込分離領域１８（ＤＵＦ層とも呼ぶ）を第
１のＰ型エピタキシャル層１２中に形成する。将来ＰＮ
Ｐトランジスタ構造が最終的に完成されたときには、Ｄ
ＵＦ層１８は、完成されたＰＮＰトランジスタの下部に
横方向に存在することとなり、これによって、この後に
形成される上部エピタキシャル層１６が第１のエピタキ
シャル層１２による下部エピタキシャル領域および基板
１０から部分的に分離される。ＤＵＦ層１８は、図１ｂ
に示されているように、例えばアンチモンなどのドナー
不純物を第１のエピタキシャル層１２中にマスク（図示
せず）を介して高濃度に注入することによって、形成す
ることができる。次いで、最初のＤＵＦ拡散を行い、Ｄ
ＵＦ不純物を第１のエピタキシャル層１２中に部分的に
ドライブする。さらに、第１のエピタキシャル層１２の
上部および部分的に拡散されたＤＵＦ領域の上部に第２
のエピタキシャル層１６を図１ｃに示したように形成す
る。第２のエピタキシャル層は、エピタキシャル成長中
において硼素などのアクセプタ型不純物を不純物濃度が
ぼぼ２×１０15原子／cm3 となるように低濃度にドープ
することによって、Ｐ- 型の導電型を有する層とする。
【００１３】第２のエピタキシャル層１６を形成した後
に、Ｎ+ ウェル２０および２１を形成し、これによっ
て、後に縦型ＰＮＰトランジスタが形成される上部エピ
タキシャル層１６のアイランド領域すなわちタンク領域
２２を横方向に完全に分離する。上記のＮ+ ウェル２０
および２１の形成は、ウェル領域に砒素などのドナー不
純物を高濃度に注入し、さらに十分にドライブしてＮ型
不純物イオンが下地のＤＵＦ領域１８まで達するように
することによって行うことができる。（図では、２つの
Ｎ+ ウェル２０および２１が描かれているが、現実のＮ
+ ウェルは好適には内側の半導体の島を取り囲むように
構成された１つの領域からなる物理的構造を有する。こ
の実際には１つの領域のＮ+ ウェルが断面図において
は、離れた場所に別々のＮ+ ウェルであるかのように描
かれているだけである。）Ｎ+ ウェル不純物のドライブ
イン工程中に、下地ＤＵＦ領域１８も最初にドライブイ
ンされた位置からさらに上部エピタキシャル層１６中へ
および下部エピタキシャル層１２中の両方にドライブさ
れ、これによって、ＤＵＦ領域１８とＮ+ ウェル拡散領
域２０、２１とが結合し、第２のエピタキシャル層１６
の島領域２２が図１ｄに示したように完全に分離され
る。
に、Ｎ+ ウェル２０および２１を形成し、これによっ
て、後に縦型ＰＮＰトランジスタが形成される上部エピ
タキシャル層１６のアイランド領域すなわちタンク領域
２２を横方向に完全に分離する。上記のＮ+ ウェル２０
および２１の形成は、ウェル領域に砒素などのドナー不
純物を高濃度に注入し、さらに十分にドライブしてＮ型
不純物イオンが下地のＤＵＦ領域１８まで達するように
することによって行うことができる。（図では、２つの
Ｎ+ ウェル２０および２１が描かれているが、現実のＮ
+ ウェルは好適には内側の半導体の島を取り囲むように
構成された１つの領域からなる物理的構造を有する。こ
の実際には１つの領域のＮ+ ウェルが断面図において
は、離れた場所に別々のＮ+ ウェルであるかのように描
かれているだけである。）Ｎ+ ウェル不純物のドライブ
イン工程中に、下地ＤＵＦ領域１８も最初にドライブイ
ンされた位置からさらに上部エピタキシャル層１６中へ
および下部エピタキシャル層１２中の両方にドライブさ
れ、これによって、ＤＵＦ領域１８とＮ+ ウェル拡散領
域２０、２１とが結合し、第２のエピタキシャル層１６
の島領域２２が図１ｄに示したように完全に分離され
る。
【００１４】必要に応じて、次の工程であるベース不純
物の拡散の前に、少なくとも１つのコレクタ抵抗率調節
不純物を第２のエピタキシャル層１６中に注入・拡散す
るようにすることもできる。この目的のために不純物を
注入する一つの方法を図２ｅおよび図３ｆに示す。この
工程は、先に述べたように、本発明の縦型ＰＮＰトラン
ジスタ構造を作成する工程の一部として必要に応じて加
えるようにすることができる。このプロセスは、例え
ば、フィールド酸化と注入のための標準的なＬＯＣＵＳ
技術の一部を用いることができる。図１ｅに示したよう
に、まず最初にパッド酸化膜層４０を全面に形成した
後、窒化膜層４１をさらに形成する。この上にさらにフ
ォトレジスト層４２を形成する。フォトレジスト層４２
および窒化膜層４１を端部が事実上逆テーパ型を有する
ようにパターン形成し、このパターンが最終的に形成さ
れる所望のＰＮＰトランジスタの形状の反転パターンと
なるようにする。この時点で、窒化膜４１およびフォト
レジスト４２のパターンを介してエピタキシャル層１６
の露出している領域に例えば燐などのドナー不純物を注
入する。図２ｆに示したように、フォトレジスト／窒化
膜パターンの選択された部分の上に、あるいはエピタキ
シャル層１６自身の表面上に第２のフォトレジスト層４
５を形成するようにすることもできる。このようにし
て、例えば、左側のＮ+ ウェル２０の上の第１のレジス
ト層４２と窒化膜層４１の上、および右側のＮ+ ウェル
２１の上を直接に完全に第２のフォトレジスト層４５で
覆うようにすることができる。次に、例えば硼素などの
アクセプタ不純物を露出した領域に注入して、この露出
領域にすでに注入されているドナー不純物を打ち消して
Ｐ+ 型となるようにする。一方、第２のフォトレジスト
層４５でマスクされた領域、例えば、Ｎ+ ウェル２１の
表面およびＮ+ ウェル２０の表面の周辺領域において
は、最初に注入されたドナー不純物がそのまま残ってい
る。その後、レジスト層４２、４５、窒化膜層４１、お
よびパッド酸化膜層４０を除去する。
物の拡散の前に、少なくとも１つのコレクタ抵抗率調節
不純物を第２のエピタキシャル層１６中に注入・拡散す
るようにすることもできる。この目的のために不純物を
注入する一つの方法を図２ｅおよび図３ｆに示す。この
工程は、先に述べたように、本発明の縦型ＰＮＰトラン
ジスタ構造を作成する工程の一部として必要に応じて加
えるようにすることができる。このプロセスは、例え
ば、フィールド酸化と注入のための標準的なＬＯＣＵＳ
技術の一部を用いることができる。図１ｅに示したよう
に、まず最初にパッド酸化膜層４０を全面に形成した
後、窒化膜層４１をさらに形成する。この上にさらにフ
ォトレジスト層４２を形成する。フォトレジスト層４２
および窒化膜層４１を端部が事実上逆テーパ型を有する
ようにパターン形成し、このパターンが最終的に形成さ
れる所望のＰＮＰトランジスタの形状の反転パターンと
なるようにする。この時点で、窒化膜４１およびフォト
レジスト４２のパターンを介してエピタキシャル層１６
の露出している領域に例えば燐などのドナー不純物を注
入する。図２ｆに示したように、フォトレジスト／窒化
膜パターンの選択された部分の上に、あるいはエピタキ
シャル層１６自身の表面上に第２のフォトレジスト層４
５を形成するようにすることもできる。このようにし
て、例えば、左側のＮ+ ウェル２０の上の第１のレジス
ト層４２と窒化膜層４１の上、および右側のＮ+ ウェル
２１の上を直接に完全に第２のフォトレジスト層４５で
覆うようにすることができる。次に、例えば硼素などの
アクセプタ不純物を露出した領域に注入して、この露出
領域にすでに注入されているドナー不純物を打ち消して
Ｐ+ 型となるようにする。一方、第２のフォトレジスト
層４５でマスクされた領域、例えば、Ｎ+ ウェル２１の
表面およびＮ+ ウェル２０の表面の周辺領域において
は、最初に注入されたドナー不純物がそのまま残ってい
る。その後、レジスト層４２、４５、窒化膜層４１、お
よびパッド酸化膜層４０を除去する。
【００１５】エピタキシャル層１６は低濃度にドープさ
れているだけであるために高コレクタ抵抗となっている
から、応用によっては、抵抗率調節不純物注入を行うこ
とが望ましい。（場合によっては、ＮＰＮトランジスタ
の動作電圧を向上させるために、ＢｉＣＭＯＳ製造工程
で例えば硼素などが注入されることがあるが、この注入
工程において同時に抵抗率不純物注入として硼素を注入
するようにすることもできる。このようなプロセスの例
は、例えば、本発明の譲受人に譲渡された米国特許第4,
８５5,２４４に開示されている。）抵抗率調節注入を行
うことの一つの効果は、第２のエピタキシャル層１６の
上部から数ミクロンの領域のドーピング濃度を大きくす
ることである。その結果、図４のグラフに示されている
ように、ＰＮＰトランジスタのコレクタ抵抗が低下し、
さらに、ＰＮＰトランジスタのベース幅が狭くなる。Ｐ
ＮＰトランジスタのベース幅が狭くなることによって、
デバイスのＨｆｅおよびＦｔが向上する。
れているだけであるために高コレクタ抵抗となっている
から、応用によっては、抵抗率調節不純物注入を行うこ
とが望ましい。（場合によっては、ＮＰＮトランジスタ
の動作電圧を向上させるために、ＢｉＣＭＯＳ製造工程
で例えば硼素などが注入されることがあるが、この注入
工程において同時に抵抗率不純物注入として硼素を注入
するようにすることもできる。このようなプロセスの例
は、例えば、本発明の譲受人に譲渡された米国特許第4,
８５5,２４４に開示されている。）抵抗率調節注入を行
うことの一つの効果は、第２のエピタキシャル層１６の
上部から数ミクロンの領域のドーピング濃度を大きくす
ることである。その結果、図４のグラフに示されている
ように、ＰＮＰトランジスタのコレクタ抵抗が低下し、
さらに、ＰＮＰトランジスタのベース幅が狭くなる。Ｐ
ＮＰトランジスタのベース幅が狭くなることによって、
デバイスのＨｆｅおよびＦｔが向上する。
【００１６】次に分離層を形成する。この分離層は、図
２ｇに示したようにフィールド酸化膜層２６とするのが
好適である。この分離層は、ＰＮＰトランジスタの本体
部分とコンタクト領域に対応する部分にパターニングが
施される。さらに、基板最上部のエピタキシャル層のタ
ンクあるいは島２２中にＮ型ベース不純物を拡散してベ
ース領域２８を形成する。ベース不純物としては、砒
素、アンチモン、燐などのドナー不純物を用いることが
できる。もし、本発明の縦型ＰＮＰ構造を、例えばトン
ネルダイオードなどを含む他のＢｉＣＭＯＳ構造といっ
しょに形成する場合には、もし所望であれば、そのＢｉ
ＣＭＯＳ構造のトンネルダイオード領域をＮ型ベース不
純物拡散層を用いて形成するようにできる。ベース領域
２８を形成した後に、Ｐ型エミッタ不純物３０をベース
領域中に注入・拡散して図１ｈに示されているようにＰ
+ エミッタを形成する。エミッタ不純物としては、硼素
などのアクセプタ不純物を用いることができる。このと
き、Ｐ+ コレクタコンタクト領域３４を同時に形成する
ようにすることが可能である。次に、ドナー型不純物を
領域３２および３５に注入してＮ+ ベースコンタクトを
形成するとともに、Ｎ+ ＤＵＦコンタクトを形成する。
このＮ+ ＤＵＦコンタクトによって、必要ならば、トラ
ンジスタ構造の下部および周囲を取りまいているＤＵＦ
およびＮ+ ウェルに逆バイパスをかけて、ＰＮＰデバイ
スの分離をより確実なものとすることができる。なお、
ＰＮＰトランジスタをＢｉＣＭＯＳプロセスといっしょ
に形成する場合には、Ｎ+ ベースコンタクト３２をＮＭ
ＯＳトランジスタのソース／ドレイン注入・拡散工程と
同時に形成することが可能である。
２ｇに示したようにフィールド酸化膜層２６とするのが
好適である。この分離層は、ＰＮＰトランジスタの本体
部分とコンタクト領域に対応する部分にパターニングが
施される。さらに、基板最上部のエピタキシャル層のタ
ンクあるいは島２２中にＮ型ベース不純物を拡散してベ
ース領域２８を形成する。ベース不純物としては、砒
素、アンチモン、燐などのドナー不純物を用いることが
できる。もし、本発明の縦型ＰＮＰ構造を、例えばトン
ネルダイオードなどを含む他のＢｉＣＭＯＳ構造といっ
しょに形成する場合には、もし所望であれば、そのＢｉ
ＣＭＯＳ構造のトンネルダイオード領域をＮ型ベース不
純物拡散層を用いて形成するようにできる。ベース領域
２８を形成した後に、Ｐ型エミッタ不純物３０をベース
領域中に注入・拡散して図１ｈに示されているようにＰ
+ エミッタを形成する。エミッタ不純物としては、硼素
などのアクセプタ不純物を用いることができる。このと
き、Ｐ+ コレクタコンタクト領域３４を同時に形成する
ようにすることが可能である。次に、ドナー型不純物を
領域３２および３５に注入してＮ+ ベースコンタクトを
形成するとともに、Ｎ+ ＤＵＦコンタクトを形成する。
このＮ+ ＤＵＦコンタクトによって、必要ならば、トラ
ンジスタ構造の下部および周囲を取りまいているＤＵＦ
およびＮ+ ウェルに逆バイパスをかけて、ＰＮＰデバイ
スの分離をより確実なものとすることができる。なお、
ＰＮＰトランジスタをＢｉＣＭＯＳプロセスといっしょ
に形成する場合には、Ｎ+ ベースコンタクト３２をＮＭ
ＯＳトランジスタのソース／ドレイン注入・拡散工程と
同時に形成することが可能である。
【００１７】すでに述べたように、縦型ＰＮＰトランジ
スタの各構成要素を作成するプロセスは、標準的なＣＭ
ＯＳプロセス工程と同様のものであり、従って縦型ＰＮ
Ｐトランジスタの製造工程は、少なくともＢｉＣＭＯＳ
プロセスの一部の対応するデバイス構造を得る工程にお
いて同時に行うようにすることが可能である。本発明に
よる縦型ＰＮＰトランジスタといくつかの代表的なＢｉ
ＣＭＯＳデバイス構造とを同時に構成した場合につい
て、その断面構造を図５ａおよびｂに示す。例えば図５
ａに示した構造の場合では、標準的な縦型分離ＰＮＰト
ランジスタ６０と、ベースの下部領域にコレクタ抵抗調
節注入６４を行った縦型分離ＰＮＰトランジスタ６３と
が同一の分離された島６１に形成されている。コレクタ
抵抗率調節注入は「Ｎウェル調節」と表示されている
が、これは、例えば高電圧ＮＰＮトランジスタ７０を形
成する工程におけるＮウェル調節注入６８と同時に行う
ことができるためそのような表示を用いたものである。
参考のために、高電圧ＮＰＮトランジスタ７０の隣に標
準的な縦型ＮＰＮトランジスタを示したが、この標準的
な縦型ＮＰＮトランジスタはＮウェル調節注入を含んで
いない。また、ベース拡散層は、「トンネル」と表示さ
れているが、これは、付随しているＥＥＰＲＯＭデバイ
ス７４のトンネル領域のトンネル注入・拡散工程と同時
に形成されるからである。
スタの各構成要素を作成するプロセスは、標準的なＣＭ
ＯＳプロセス工程と同様のものであり、従って縦型ＰＮ
Ｐトランジスタの製造工程は、少なくともＢｉＣＭＯＳ
プロセスの一部の対応するデバイス構造を得る工程にお
いて同時に行うようにすることが可能である。本発明に
よる縦型ＰＮＰトランジスタといくつかの代表的なＢｉ
ＣＭＯＳデバイス構造とを同時に構成した場合につい
て、その断面構造を図５ａおよびｂに示す。例えば図５
ａに示した構造の場合では、標準的な縦型分離ＰＮＰト
ランジスタ６０と、ベースの下部領域にコレクタ抵抗調
節注入６４を行った縦型分離ＰＮＰトランジスタ６３と
が同一の分離された島６１に形成されている。コレクタ
抵抗率調節注入は「Ｎウェル調節」と表示されている
が、これは、例えば高電圧ＮＰＮトランジスタ７０を形
成する工程におけるＮウェル調節注入６８と同時に行う
ことができるためそのような表示を用いたものである。
参考のために、高電圧ＮＰＮトランジスタ７０の隣に標
準的な縦型ＮＰＮトランジスタを示したが、この標準的
な縦型ＮＰＮトランジスタはＮウェル調節注入を含んで
いない。また、ベース拡散層は、「トンネル」と表示さ
れているが、これは、付随しているＥＥＰＲＯＭデバイ
ス７４のトンネル領域のトンネル注入・拡散工程と同時
に形成されるからである。
【００１８】縦型ＰＮＰトランジスタおよびＮＰＮトラ
ンジスタが形成されている島の下地層となっている高濃
度Ｎ型埋込分離領域８０を形成する工程も同時に行うこ
とが可能である。また、縦型ＰＮＰトランジスタのエミ
ッタ不純物８２の注入・拡散は、付随しているＰＭＯＳ
トランジスタ８５のソース・ドレイン領域８３、８４の
工程と同時に、さらには、高電圧および低電圧ＮＰＮト
ランジスタ７０および７１のベース領域９１、９３中の
領域８８、８９への注入と同時に行うことができる。な
お、参考のために、ＰＭＯＳトランジスタ８５に隣接し
てＮＭＯＳトランジスタ８６が示されている。
ンジスタが形成されている島の下地層となっている高濃
度Ｎ型埋込分離領域８０を形成する工程も同時に行うこ
とが可能である。また、縦型ＰＮＰトランジスタのエミ
ッタ不純物８２の注入・拡散は、付随しているＰＭＯＳ
トランジスタ８５のソース・ドレイン領域８３、８４の
工程と同時に、さらには、高電圧および低電圧ＮＰＮト
ランジスタ７０および７１のベース領域９１、９３中の
領域８８、８９への注入と同時に行うことができる。な
お、参考のために、ＰＭＯＳトランジスタ８５に隣接し
てＮＭＯＳトランジスタ８６が示されている。
【００１９】本発明の他の好適な実施例においては、図
６に示したようなコレクタ抵抗率調節注入を含まない縦
型分離ＰＮＰトランジスタ９０が提供される。本実施例
においては、ＰＮＰトランジスタの耐電圧特性を向上す
るために、例えば燐などのドナー不純物９２がベース領
域９４の近傍に注入あるいは導入される。例えば、２５
Ｖの耐電圧特性を有するＰＮＰトランジスタに対して、
このような注入を行うと、耐電圧特性をおよそ８０Ｖま
で向上させることができる。注入９２は、例えば、Ｎウ
ェル領域９８中にドナー不純物を注入する際に、ＰＮＰ
トランジスタの領域よりもわずかに広い領域を適当にマ
スクすることによって実行することができる。あるい
は、上記のドーピングは、Ｎウェル９８にたいするチャ
ネルストップ注入を行った後にさらに縦型ＰＮＰトラン
ジスタ９０の領域から離れた領域をマスクしてアクセプ
タ不純物９９を逆注入することによっても行うことがで
きる。
６に示したようなコレクタ抵抗率調節注入を含まない縦
型分離ＰＮＰトランジスタ９０が提供される。本実施例
においては、ＰＮＰトランジスタの耐電圧特性を向上す
るために、例えば燐などのドナー不純物９２がベース領
域９４の近傍に注入あるいは導入される。例えば、２５
Ｖの耐電圧特性を有するＰＮＰトランジスタに対して、
このような注入を行うと、耐電圧特性をおよそ８０Ｖま
で向上させることができる。注入９２は、例えば、Ｎウ
ェル領域９８中にドナー不純物を注入する際に、ＰＮＰ
トランジスタの領域よりもわずかに広い領域を適当にマ
スクすることによって実行することができる。あるい
は、上記のドーピングは、Ｎウェル９８にたいするチャ
ネルストップ注入を行った後にさらに縦型ＰＮＰトラン
ジスタ９０の領域から離れた領域をマスクしてアクセプ
タ不純物９９を逆注入することによっても行うことがで
きる。
【００２０】表面ドーパントを注入する一つの方法は、
図１ｅおよび図２ｆを参照しながら上に説明したのと類
似のプロセスを用いて、図７ａ、ｂに示されているよう
に行うことである。まず最初に図７ａを参照する。表面
酸化膜およびデバイス構成要素を形成する前に、まず図
６の構造を全面にわたってパッド酸化膜１１０で覆う。
さらに、窒化膜層１１１およびフォトレジスト１１２を
全面に形成する。次いで、窒化膜層１１１およびフォト
レジスト１１２に対してパターン形成を端部が逆テーパ
となるように行い、ＰＮＰトランジスタの周囲領域およ
びその他の注入を行おうとしている領域を露出させる。
図示のように、例えば燐などのドナー不純物を露出して
いる領域に注入する。
図１ｅおよび図２ｆを参照しながら上に説明したのと類
似のプロセスを用いて、図７ａ、ｂに示されているよう
に行うことである。まず最初に図７ａを参照する。表面
酸化膜およびデバイス構成要素を形成する前に、まず図
６の構造を全面にわたってパッド酸化膜１１０で覆う。
さらに、窒化膜層１１１およびフォトレジスト１１２を
全面に形成する。次いで、窒化膜層１１１およびフォト
レジスト１１２に対してパターン形成を端部が逆テーパ
となるように行い、ＰＮＰトランジスタの周囲領域およ
びその他の注入を行おうとしている領域を露出させる。
図示のように、例えば燐などのドナー不純物を露出して
いる領域に注入する。
【００２１】次に、第１のフォトレジスト層１１２およ
び窒化膜層１１１によって形成された所望の形状パター
ンを選択的に覆うように第２のフォトレジスト層１１５
を形成する。例えば、図７ｂに示されているように、ト
ランジスタのベース領域１２０の上部およびＮ+ ウェル
領域１２２の上部は、第１のレジスト層１１２およびそ
の下地の窒化膜層１１１を介して第２のフォトレジスト
１１５で覆い、また、Ｎ+ ウェル１２６の領域１２５は
直接に第２のフォトレジスト１１５で覆うようにする。
次に、例えば硼素などのアクセプタ不純物を露出した領
域に注入し、先にドナー不純物がドープされた領域を逆
ドープして、トランジスタのベース領域の近傍、右側の
Ｎ+ ウェル１２６のＮ表面領域、Ｎ+ ウェル１２３のＮ
表面領域近傍にＮチャンネルストップ領域がそのまま残
るようにする。露出している領域はＰ領域となる。次い
で、パッド酸化膜１１０、窒化膜層１１２、および第
１、第２のフォトレジスト層１１２、１１５を除去す
る。
び窒化膜層１１１によって形成された所望の形状パター
ンを選択的に覆うように第２のフォトレジスト層１１５
を形成する。例えば、図７ｂに示されているように、ト
ランジスタのベース領域１２０の上部およびＮ+ ウェル
領域１２２の上部は、第１のレジスト層１１２およびそ
の下地の窒化膜層１１１を介して第２のフォトレジスト
１１５で覆い、また、Ｎ+ ウェル１２６の領域１２５は
直接に第２のフォトレジスト１１５で覆うようにする。
次に、例えば硼素などのアクセプタ不純物を露出した領
域に注入し、先にドナー不純物がドープされた領域を逆
ドープして、トランジスタのベース領域の近傍、右側の
Ｎ+ ウェル１２６のＮ表面領域、Ｎ+ ウェル１２３のＮ
表面領域近傍にＮチャンネルストップ領域がそのまま残
るようにする。露出している領域はＰ領域となる。次い
で、パッド酸化膜１１０、窒化膜層１１２、および第
１、第２のフォトレジスト層１１２、１１５を除去す
る。
【００２２】以上、本発明を具体的な実施例について説
明したが、これはあくまで例として示したものであっ
て、本発明の趣旨と範囲を逸脱することなく各部をいろ
いろな変更・組み合わせることが可能なことは当業者に
とっては明白なことであろう。以上の記載に関連して、
以下の各項を開示する。 １．縦型ＰＮＰトランジスタを作成するための方法にお
いて、該方法が、Ｐ型半導体基板中に高濃度ドープＮ型
埋込分離領域を形成し、上記半導体基板の上部を上記基
板の下部から垂直方向に分離する工程と、上記基板の上
記の上部垂直方向分離部を包囲しこれを横方向に分離す
るように高濃度ドープＮ型分離領域を形成する工程と、
上記基板の上部の上記包囲部中にＮ型ベース不純物を拡
散してベース領域を形成する工程と、上記ベース領域中
にＰ型エミッタ不純物を拡散してエミッタ領域を形成す
る工程を含むことを特徴とする縦型ＰＮＰトランジスタ
を作成する方法。 ２．上記高濃度ドープＮ型埋込分離領域を形成する工程
が、上記基板の埋込部にＮ型不純物を拡散する工程から
なることを特徴とする上記第１項に記載の縦型ＰＮＰト
ランジスタを作成する方法。 ３．上記基板の埋込部中にＮ型不純物を拡散する工程
が、高濃度ドープＰ型下地基板の表面上に第１の低濃度
ドープＰ型半導体材料層を形成することによって、上記
基板の上記の下部の部分を提供する工程と、Ｎ型埋込層
不純物を上記第１の低濃度ドープ層の表面領域中に導入
する工程と、第２の低濃度Ｐ型半導体材料層を、上記第
１の低濃度ドープ層および上記埋込層不純物の上に形成
することによって、上記基板の上記の上部の部分を提供
する工程と、上記Ｎ型埋込層不純物を、上記第１および
第２の低濃度ドープＰ型半導体材料層中に拡散する工程
を含んでいることを特徴とする上記第１項に記載の縦型
ＰＮＰトランジスタを作成する方法。 ４．上記の第１および第２の低濃度ドープＰ型半導体材
料層を高濃度ドープＰ型下地基板の表面に形成する工程
が、上記第１および第２の層をエピタキシャル成長させ
る工程を含むことを特徴とする上記第１項に記載の縦型
ＰＮＰトランジスタを作成する方法。 ５．上記ベース不純物を拡散する工程の前に、コレクタ
抵抗率調節用Ｐ型不純物を上記の第２の低濃度ドープ層
中に拡散する工程をさらに含むことを特徴とする上記第
１項に記載の縦型ＰＮＰトランジスタを作成する方法。 ６．上記ベース不純物を拡散する工程が、上記第２の層
中にアンチモンを拡散する工程からなることを特徴とす
る上記第１項に記載の縦型ＰＮＰトランジスタを作成す
る方法。 ７．上記エミッタ不純物を拡散する工程が、上記第２の
層中に硼素を拡散する工程からなることを特徴とする上
記第１項に記載の縦型ＰＮＰトランジスタを作成する方
法。 ８．上記ベースおよびエミッタ不純物に接するベースコ
ンタクト領域およびエミッタコンタクト領域を形成する
工程をさらに含むことを特徴とする上記第１項に記載の
縦型ＰＮＰトランジスタを作成する方法。 ９．ＢｉＣＭＯＳプロセスの少なくとも一部を、上記の
埋込分離領域を形成する工程、ベース不純物を拡散する
工程、およびエミッタ不純物を拡散する工程と同時に実
行することを特徴とする上記第１項に記載の縦型ＰＮＰ
トランジスタを作成する方法。 １０．上記のＢｉＣＭＯＳプロセスの少なくとも一部
が、フローティングゲートに電荷転送を行うためのトン
ネルダイオードを具備したＥＥＰＲＯＭを形成する工程
を含み、上記のベースを拡散する工程がトンネルダイオ
ード拡散工程と同時に実行されることを特徴とする上記
第９項に記載の縦型ＰＮＰトランジスタを作成する方
法。 １１．第１の導電型を有する高濃度ドープ半導体基板上
に縦型トランジスタを作成する方法において、該方法
が、上記第１の導電型を有する第１の低濃度ドープ半導
体材料層を、上記半導体基板の表面上にエピタキシャル
成長させる工程と、上記の第１の低濃度ドープ半導体材
料層の表面領域のうち、後に縦型トランジスタの下部部
分となる表面領域に対して第２の導電型の埋込層不純物
を導入する工程と、上記第１の導電型を有する第２の低
濃度ドープ半導体材料層を、上記の第１の低濃度ドープ
半導体材料層の上、および上記埋込層不純物の上にエピ
タキシャル成長させる工程と、分離不純物を上記第２の
半導体材料層中に拡散し、上記埋込層不純物上の上記第
２の半導体材料層を横方向に島状に取り囲む工程と、上
記第２の導電型を有するベース不純物を、上記第２の低
濃度ドープ半導体材料層の上記の取り囲まれた領域のベ
ース領域中に拡散する工程と、上記第１の導電型を有す
るエミッタ不純物を、上記のベース領域内のエミッタ領
域中に拡散する工程を含んでいることを特徴とする作成
方法。 １２．ベース不純物を拡散する上記工程の前に、コレク
タ抵抗率調節用不純物を上記第２の半導体材料層中に拡
散する工程をさらに含むことを特徴とする縦型トランジ
スタを作成することを特徴とする上記１１に記載の方
法。 １３．上記の第１の導電型がＰ型であり、また上記第２
の導電型がＮ型であることを特徴とする上記第１１項に
記載の縦型トランジスタを作成する方法。 １４．上記縦型トランジスタが縦型ＰＮＰトランジスタ
であることを特徴とする上記第１２項に記載の縦型トラ
ンジスタを作成する方法。 １５．上記のベース不純物を拡散する工程が、燐を上記
の第２の半導体材料層中に拡散する工程からなることを
特徴とする上記第１１項に記載の縦型トランジスタを作
成する方法。 １６．上記のエミッタ不純物を拡散する工程が、硼素を
上記の第２の半導体材料層中に拡散する工程からなるこ
とを特徴とする上記第１１項に記載の縦型トランジスタ
を作成する方法。 １７．上記ベースおよびエミッタ不純物に接するベース
コンタクト領域およびエミッタコンタクト領域を形成す
る工程をさらに含むことを特徴とする上記第１１項に記
載の縦型トランジスタを作成する方法。 １８．上記の第２の半導体材料層中にイオン注入を行う
ことによって上記の第１の導電型の表面領域を形成し、
これによって、上記の第２の半導体材料層内のベースお
よびエミッタ不純物を分離することを特徴とする上記第
１１項に記載の縦型トランジスタを作成する方法。 １９．ＢｉＣＭＯＳプロセスの少なくとも一部を、上記
の分離不純物を拡散する工程、ベース不純物を拡散する
工程、およびエミッタ不純物を拡散する工程と同時に実
行することを特徴とする上記第１１項に記載の縦型トラ
ンジスタを作成する方法。 ２０．上記ＢｉＣＭＯＳプロセスが、フローティングゲ
ートへの電荷転送用のトンネルダイオードを具備したＥ
ＥＰＲＯＭを形成する工程を含み、上記のベース不純物
を拡散する工程が、トンネルダイオード拡散工程と同時
に行われることを特徴とする上記第１９項に記載の縦型
トランジスタを作成する方法。 ２１．上記第１２項に記載の方法によって作成されたこ
とを特徴とする縦型分離トランジスタ。 ２２．第１の導電型を有する高濃度ドープ半導体材料上
に縦型トランジスタを作成する方法において、該方法
が、上記の第１の導電型を有する第１の低濃度ドープ半
導体材料層を、上記半導体材料の上に形成する工程と、
後に縦型トランジスタが完成したときに該縦型トランジ
スタの下地部となる分離領域中に、第２の導電型を有す
る分離不純物を注入する工程と、上記不純物を上記基板
中に拡散する工程と、上記第１の低濃度ドープ半導体材
料層の上記表面上に、上記第２の導電型を有する第２の
低濃度ドープ半導体材料層を上記分離不純物を包含する
ように形成する工程と、チャンネルストップ分離領域を
上記第２の半導体材料の表面から上記分離領域まで形成
し、これによって上記第２の半導体材料層の一部を包囲
して、上記第１の半導体材料層から分離された上記第２
の半導体材料部分を形成する工程と、上記第２の半導体
材料層の上記の分離された部分内に縦型トランジスタを
形成する工程とを含むことを特徴とする作成方法。 ２３．上記の第２の半導体材料層の上記の分離された部
分内に縦型トランジスタを形成する上記工程が、縦型Ｐ
ＮＰトランジスタを形成する工程からなることを特徴と
する上記第２２項に記載の縦型トランジスタを作成する
方法。 ２４．縦型ＰＮＰトランジスタを作成する方法におい
て、該方法が、Ｐ型基板上に第１のＰ型エピタキシャル
層を成長させる工程と、その下部にＰＮＰトランジスタ
が形成されることとなる領域に第１のＮ型不純物を注入
する工程と、第２のＰ型エピタキシャル層を上記第１の
Ｐ型エピタキシャル層上に形成する工程と、ＰＮＰトラ
ンジスタが形成されることとなる領域を横方向に取り囲
む領域に第２のＮ型不純物を注入する工程と、第１およ
び第２のＮ型不純物を、上記第１のＰ型エピタキシャル
層の島を完全に取り囲むのに十分なだけ上記のそれぞれ
のエピタキシャル層に拡散させる工程と、第２のＮ型不
純物を上記の完全に包囲された島に注入する工程と、上
記第２のＮ型不純物を上記の完全に包囲された島に拡散
させ、これによってＰＮＰトランジスタのベース領域を
形成する工程と、第３のＮ型不純物を上記ベース領域中
に注入する工程と、上記第３のＮ型不純物を上記ベース
領域中に拡散させ、これによってＰＮＰトランジスタの
エミッタ領域を形成する工程とを含むことを特徴とする
縦型ＰＮＰトランジスタの作成方法。 ２５．上記第２のＮ型不純物を上記の完全に包囲された
島に注入して拡散する上記ステップがＢｉＣＭＯＳ半導
体作成プロセスの注入工程および拡散工程と同時に行わ
れることを特徴とする上記第２４項に記載の縦型ＰＮＰ
トランジスタの作成方法。 ２６．上記ＢｉＣＭＯＳ半導体作成プロセスが、ＥＥＰ
ＲＯＭデバイスの一部を形成する工程を含むことを特徴
とする上記第２４項に記載の縦型ＰＮＰトランジスタの
作成方法。 ２７．上記のＥＥＰＲＯＭデバイスの一部を形成する工
程が、ＥＥＰＲＯＭデバイスのトンネルダイオード領域
を形成する工程であることを特徴とすることを特徴とす
る上記第２４項に記載の縦型ＰＮＰトランジスタの作成
方法。 ２８．上記第１のＮ型ドーパントを注入し拡散する工程
の前に、第１のＰ型ドーパントを上記第２のＰ型領域中
に注入拡散して上記ベース領域の抵抗率を調節する工程
をさらに含むことを特徴とする上記第２４項に記載の縦
型ＰＮＰトランジスタの作成方法。 ２９．Ｐ型導電型を有する基板上に形成された縦型ＰＮ
Ｐトランジスタにおいて、該縦型ＰＮＰトランジスタ
が、上記基板の表面に形成されたＰ型コレクタエピタキ
シャル領域と、上記コレクタエピタキシャル領域を完全
に取り囲むＮ型拡散分離領域と、上記コレクタ領域内に
形成されたＮ型拡散ベース領域と、上記ベース領域内に
形成されたＰ型拡散エミッタ領域とを有することを特徴
とする縦型ＰＮＰトランジスタ。 ３０．縦型ＰＮＰトランジスタを作成するプロセスおよ
びこのプロセスによって作成されたトランジスタが、Ｐ
型導電型の高濃度ドープ半導体基板（１０）を準備する
工程と、第１の低濃度ドープＰ- 層（１２）を、上記基
板（１０）上にエピタキシャル成長させる工程と、上記
第１の低濃度ドープ層（１２）の表面領域のうち、後に
縦型トランジスタが形成されることになる表面領域にＮ
+ 型埋込層不純物（１８）を導入し、これによって、縦
型トランジスタの形成領域を確定する工程と、第２の低
濃度ドープＰ- 型層（１６）を第１の低濃度ドープ層
（１２）および埋込層不純物（１８）の上部にエピタキ
シャル成長させる工程と、Ｎ + 型分離不純物を上記第２
の層に拡散させて、上記埋込層不純物（１８）の上の上
記第２の層（１６）の島（２２）を横方向に取り囲むウ
ェルを形成する工程と、Ｎ型ベース不純物（２８）を上
記第２の層（１６）の上記の島領域（２２）に拡散し、
また、Ｐ型エミッタ不純物（３０）を上記ベース領域
（２８）中に拡散する工程と、もし必要であれば、コレ
クタ抵抗率調節不純物（２５）を上記第２の層（１６）
に拡散することによって、ＰＮＰトランジスタのコレク
タ抵抗を低減する工程とを含むことを特徴とし、上記の
ＰＮＰトランジスタを作成するための各工程、例えば、
分離不純物（１８）の拡散、ベース不純物（２８）の拡
散、エミッタ不純物（３０）の拡散、などの工程は、Ｂ
ｉＣＭＯＳの対応する工程と同時に行うようにすること
が可能である。
明したが、これはあくまで例として示したものであっ
て、本発明の趣旨と範囲を逸脱することなく各部をいろ
いろな変更・組み合わせることが可能なことは当業者に
とっては明白なことであろう。以上の記載に関連して、
以下の各項を開示する。 １．縦型ＰＮＰトランジスタを作成するための方法にお
いて、該方法が、Ｐ型半導体基板中に高濃度ドープＮ型
埋込分離領域を形成し、上記半導体基板の上部を上記基
板の下部から垂直方向に分離する工程と、上記基板の上
記の上部垂直方向分離部を包囲しこれを横方向に分離す
るように高濃度ドープＮ型分離領域を形成する工程と、
上記基板の上部の上記包囲部中にＮ型ベース不純物を拡
散してベース領域を形成する工程と、上記ベース領域中
にＰ型エミッタ不純物を拡散してエミッタ領域を形成す
る工程を含むことを特徴とする縦型ＰＮＰトランジスタ
を作成する方法。 ２．上記高濃度ドープＮ型埋込分離領域を形成する工程
が、上記基板の埋込部にＮ型不純物を拡散する工程から
なることを特徴とする上記第１項に記載の縦型ＰＮＰト
ランジスタを作成する方法。 ３．上記基板の埋込部中にＮ型不純物を拡散する工程
が、高濃度ドープＰ型下地基板の表面上に第１の低濃度
ドープＰ型半導体材料層を形成することによって、上記
基板の上記の下部の部分を提供する工程と、Ｎ型埋込層
不純物を上記第１の低濃度ドープ層の表面領域中に導入
する工程と、第２の低濃度Ｐ型半導体材料層を、上記第
１の低濃度ドープ層および上記埋込層不純物の上に形成
することによって、上記基板の上記の上部の部分を提供
する工程と、上記Ｎ型埋込層不純物を、上記第１および
第２の低濃度ドープＰ型半導体材料層中に拡散する工程
を含んでいることを特徴とする上記第１項に記載の縦型
ＰＮＰトランジスタを作成する方法。 ４．上記の第１および第２の低濃度ドープＰ型半導体材
料層を高濃度ドープＰ型下地基板の表面に形成する工程
が、上記第１および第２の層をエピタキシャル成長させ
る工程を含むことを特徴とする上記第１項に記載の縦型
ＰＮＰトランジスタを作成する方法。 ５．上記ベース不純物を拡散する工程の前に、コレクタ
抵抗率調節用Ｐ型不純物を上記の第２の低濃度ドープ層
中に拡散する工程をさらに含むことを特徴とする上記第
１項に記載の縦型ＰＮＰトランジスタを作成する方法。 ６．上記ベース不純物を拡散する工程が、上記第２の層
中にアンチモンを拡散する工程からなることを特徴とす
る上記第１項に記載の縦型ＰＮＰトランジスタを作成す
る方法。 ７．上記エミッタ不純物を拡散する工程が、上記第２の
層中に硼素を拡散する工程からなることを特徴とする上
記第１項に記載の縦型ＰＮＰトランジスタを作成する方
法。 ８．上記ベースおよびエミッタ不純物に接するベースコ
ンタクト領域およびエミッタコンタクト領域を形成する
工程をさらに含むことを特徴とする上記第１項に記載の
縦型ＰＮＰトランジスタを作成する方法。 ９．ＢｉＣＭＯＳプロセスの少なくとも一部を、上記の
埋込分離領域を形成する工程、ベース不純物を拡散する
工程、およびエミッタ不純物を拡散する工程と同時に実
行することを特徴とする上記第１項に記載の縦型ＰＮＰ
トランジスタを作成する方法。 １０．上記のＢｉＣＭＯＳプロセスの少なくとも一部
が、フローティングゲートに電荷転送を行うためのトン
ネルダイオードを具備したＥＥＰＲＯＭを形成する工程
を含み、上記のベースを拡散する工程がトンネルダイオ
ード拡散工程と同時に実行されることを特徴とする上記
第９項に記載の縦型ＰＮＰトランジスタを作成する方
法。 １１．第１の導電型を有する高濃度ドープ半導体基板上
に縦型トランジスタを作成する方法において、該方法
が、上記第１の導電型を有する第１の低濃度ドープ半導
体材料層を、上記半導体基板の表面上にエピタキシャル
成長させる工程と、上記の第１の低濃度ドープ半導体材
料層の表面領域のうち、後に縦型トランジスタの下部部
分となる表面領域に対して第２の導電型の埋込層不純物
を導入する工程と、上記第１の導電型を有する第２の低
濃度ドープ半導体材料層を、上記の第１の低濃度ドープ
半導体材料層の上、および上記埋込層不純物の上にエピ
タキシャル成長させる工程と、分離不純物を上記第２の
半導体材料層中に拡散し、上記埋込層不純物上の上記第
２の半導体材料層を横方向に島状に取り囲む工程と、上
記第２の導電型を有するベース不純物を、上記第２の低
濃度ドープ半導体材料層の上記の取り囲まれた領域のベ
ース領域中に拡散する工程と、上記第１の導電型を有す
るエミッタ不純物を、上記のベース領域内のエミッタ領
域中に拡散する工程を含んでいることを特徴とする作成
方法。 １２．ベース不純物を拡散する上記工程の前に、コレク
タ抵抗率調節用不純物を上記第２の半導体材料層中に拡
散する工程をさらに含むことを特徴とする縦型トランジ
スタを作成することを特徴とする上記１１に記載の方
法。 １３．上記の第１の導電型がＰ型であり、また上記第２
の導電型がＮ型であることを特徴とする上記第１１項に
記載の縦型トランジスタを作成する方法。 １４．上記縦型トランジスタが縦型ＰＮＰトランジスタ
であることを特徴とする上記第１２項に記載の縦型トラ
ンジスタを作成する方法。 １５．上記のベース不純物を拡散する工程が、燐を上記
の第２の半導体材料層中に拡散する工程からなることを
特徴とする上記第１１項に記載の縦型トランジスタを作
成する方法。 １６．上記のエミッタ不純物を拡散する工程が、硼素を
上記の第２の半導体材料層中に拡散する工程からなるこ
とを特徴とする上記第１１項に記載の縦型トランジスタ
を作成する方法。 １７．上記ベースおよびエミッタ不純物に接するベース
コンタクト領域およびエミッタコンタクト領域を形成す
る工程をさらに含むことを特徴とする上記第１１項に記
載の縦型トランジスタを作成する方法。 １８．上記の第２の半導体材料層中にイオン注入を行う
ことによって上記の第１の導電型の表面領域を形成し、
これによって、上記の第２の半導体材料層内のベースお
よびエミッタ不純物を分離することを特徴とする上記第
１１項に記載の縦型トランジスタを作成する方法。 １９．ＢｉＣＭＯＳプロセスの少なくとも一部を、上記
の分離不純物を拡散する工程、ベース不純物を拡散する
工程、およびエミッタ不純物を拡散する工程と同時に実
行することを特徴とする上記第１１項に記載の縦型トラ
ンジスタを作成する方法。 ２０．上記ＢｉＣＭＯＳプロセスが、フローティングゲ
ートへの電荷転送用のトンネルダイオードを具備したＥ
ＥＰＲＯＭを形成する工程を含み、上記のベース不純物
を拡散する工程が、トンネルダイオード拡散工程と同時
に行われることを特徴とする上記第１９項に記載の縦型
トランジスタを作成する方法。 ２１．上記第１２項に記載の方法によって作成されたこ
とを特徴とする縦型分離トランジスタ。 ２２．第１の導電型を有する高濃度ドープ半導体材料上
に縦型トランジスタを作成する方法において、該方法
が、上記の第１の導電型を有する第１の低濃度ドープ半
導体材料層を、上記半導体材料の上に形成する工程と、
後に縦型トランジスタが完成したときに該縦型トランジ
スタの下地部となる分離領域中に、第２の導電型を有す
る分離不純物を注入する工程と、上記不純物を上記基板
中に拡散する工程と、上記第１の低濃度ドープ半導体材
料層の上記表面上に、上記第２の導電型を有する第２の
低濃度ドープ半導体材料層を上記分離不純物を包含する
ように形成する工程と、チャンネルストップ分離領域を
上記第２の半導体材料の表面から上記分離領域まで形成
し、これによって上記第２の半導体材料層の一部を包囲
して、上記第１の半導体材料層から分離された上記第２
の半導体材料部分を形成する工程と、上記第２の半導体
材料層の上記の分離された部分内に縦型トランジスタを
形成する工程とを含むことを特徴とする作成方法。 ２３．上記の第２の半導体材料層の上記の分離された部
分内に縦型トランジスタを形成する上記工程が、縦型Ｐ
ＮＰトランジスタを形成する工程からなることを特徴と
する上記第２２項に記載の縦型トランジスタを作成する
方法。 ２４．縦型ＰＮＰトランジスタを作成する方法におい
て、該方法が、Ｐ型基板上に第１のＰ型エピタキシャル
層を成長させる工程と、その下部にＰＮＰトランジスタ
が形成されることとなる領域に第１のＮ型不純物を注入
する工程と、第２のＰ型エピタキシャル層を上記第１の
Ｐ型エピタキシャル層上に形成する工程と、ＰＮＰトラ
ンジスタが形成されることとなる領域を横方向に取り囲
む領域に第２のＮ型不純物を注入する工程と、第１およ
び第２のＮ型不純物を、上記第１のＰ型エピタキシャル
層の島を完全に取り囲むのに十分なだけ上記のそれぞれ
のエピタキシャル層に拡散させる工程と、第２のＮ型不
純物を上記の完全に包囲された島に注入する工程と、上
記第２のＮ型不純物を上記の完全に包囲された島に拡散
させ、これによってＰＮＰトランジスタのベース領域を
形成する工程と、第３のＮ型不純物を上記ベース領域中
に注入する工程と、上記第３のＮ型不純物を上記ベース
領域中に拡散させ、これによってＰＮＰトランジスタの
エミッタ領域を形成する工程とを含むことを特徴とする
縦型ＰＮＰトランジスタの作成方法。 ２５．上記第２のＮ型不純物を上記の完全に包囲された
島に注入して拡散する上記ステップがＢｉＣＭＯＳ半導
体作成プロセスの注入工程および拡散工程と同時に行わ
れることを特徴とする上記第２４項に記載の縦型ＰＮＰ
トランジスタの作成方法。 ２６．上記ＢｉＣＭＯＳ半導体作成プロセスが、ＥＥＰ
ＲＯＭデバイスの一部を形成する工程を含むことを特徴
とする上記第２４項に記載の縦型ＰＮＰトランジスタの
作成方法。 ２７．上記のＥＥＰＲＯＭデバイスの一部を形成する工
程が、ＥＥＰＲＯＭデバイスのトンネルダイオード領域
を形成する工程であることを特徴とすることを特徴とす
る上記第２４項に記載の縦型ＰＮＰトランジスタの作成
方法。 ２８．上記第１のＮ型ドーパントを注入し拡散する工程
の前に、第１のＰ型ドーパントを上記第２のＰ型領域中
に注入拡散して上記ベース領域の抵抗率を調節する工程
をさらに含むことを特徴とする上記第２４項に記載の縦
型ＰＮＰトランジスタの作成方法。 ２９．Ｐ型導電型を有する基板上に形成された縦型ＰＮ
Ｐトランジスタにおいて、該縦型ＰＮＰトランジスタ
が、上記基板の表面に形成されたＰ型コレクタエピタキ
シャル領域と、上記コレクタエピタキシャル領域を完全
に取り囲むＮ型拡散分離領域と、上記コレクタ領域内に
形成されたＮ型拡散ベース領域と、上記ベース領域内に
形成されたＰ型拡散エミッタ領域とを有することを特徴
とする縦型ＰＮＰトランジスタ。 ３０．縦型ＰＮＰトランジスタを作成するプロセスおよ
びこのプロセスによって作成されたトランジスタが、Ｐ
型導電型の高濃度ドープ半導体基板（１０）を準備する
工程と、第１の低濃度ドープＰ- 層（１２）を、上記基
板（１０）上にエピタキシャル成長させる工程と、上記
第１の低濃度ドープ層（１２）の表面領域のうち、後に
縦型トランジスタが形成されることになる表面領域にＮ
+ 型埋込層不純物（１８）を導入し、これによって、縦
型トランジスタの形成領域を確定する工程と、第２の低
濃度ドープＰ- 型層（１６）を第１の低濃度ドープ層
（１２）および埋込層不純物（１８）の上部にエピタキ
シャル成長させる工程と、Ｎ + 型分離不純物を上記第２
の層に拡散させて、上記埋込層不純物（１８）の上の上
記第２の層（１６）の島（２２）を横方向に取り囲むウ
ェルを形成する工程と、Ｎ型ベース不純物（２８）を上
記第２の層（１６）の上記の島領域（２２）に拡散し、
また、Ｐ型エミッタ不純物（３０）を上記ベース領域
（２８）中に拡散する工程と、もし必要であれば、コレ
クタ抵抗率調節不純物（２５）を上記第２の層（１６）
に拡散することによって、ＰＮＰトランジスタのコレク
タ抵抗を低減する工程とを含むことを特徴とし、上記の
ＰＮＰトランジスタを作成するための各工程、例えば、
分離不純物（１８）の拡散、ベース不純物（２８）の拡
散、エミッタ不純物（３０）の拡散、などの工程は、Ｂ
ｉＣＭＯＳの対応する工程と同時に行うようにすること
が可能である。
【図１】図１ａ−ｅは集積回路の部分断面図であり、本
発明の好適な実施例による縦型分離ＰＮＰトランジスタ
を作成する工程の一部を順に示したものである。
発明の好適な実施例による縦型分離ＰＮＰトランジスタ
を作成する工程の一部を順に示したものである。
【図２】図２ｆ−ｈは集積回路の部分断面図であり、本
発明の好適な実施例による縦型分離ＰＮＰトランジスタ
を作成する工程の一部を順に示したものである。
発明の好適な実施例による縦型分離ＰＮＰトランジスタ
を作成する工程の一部を順に示したものである。
【図３】図３は、図２ｈに示された本発明の好適な実施
例の縦型ＰＮＰトランジスタのＢ−Ｂにおける表面から
深さ方向へのドーピング濃度プロファイルを示したグラ
フである。
例の縦型ＰＮＰトランジスタのＢ−Ｂにおける表面から
深さ方向へのドーピング濃度プロファイルを示したグラ
フである。
【図４】図４は、図３のグラフを部分的に拡大した図で
あり、本発明の一つの好適な実施例によるコレクタ抵抗
率調節注入によって、作成されるＰＮＰトランジスタの
ベース幅がどのように変化するかを示したものである。
あり、本発明の一つの好適な実施例によるコレクタ抵抗
率調節注入によって、作成されるＰＮＰトランジスタの
ベース幅がどのように変化するかを示したものである。
【図５】図５ａおよびｂは、集積回路の一部を示す断面
図であり、この集積回路には、通常のＢｉＣＭＯＳプロ
セスにおける典型的なデバイス構造のいくつかが本発明
による縦型ＰＮＰトランジスタと一緒に形成されてお
り、同時に行うことが可能な製造工程のうちのいくつか
について説明するための図である。
図であり、この集積回路には、通常のＢｉＣＭＯＳプロ
セスにおける典型的なデバイス構造のいくつかが本発明
による縦型ＰＮＰトランジスタと一緒に形成されてお
り、同時に行うことが可能な製造工程のうちのいくつか
について説明するための図である。
【図６】図６は、集積回路の一部を示す断面図であり、
本発明の他の好適な実施例による、コレクタ抵抗率調節
注入を行わない縦型分離ＰＮＰトランジスタを示したも
のであり、このトランジスタにおいては、ベース領域近
傍にドナー不純物を導入してＰＮＰトランジスタの耐電
圧性能の向上が図られている。
本発明の他の好適な実施例による、コレクタ抵抗率調節
注入を行わない縦型分離ＰＮＰトランジスタを示したも
のであり、このトランジスタにおいては、ベース領域近
傍にドナー不純物を導入してＰＮＰトランジスタの耐電
圧性能の向上が図られている。
【図７】図７ａおよびｂは、図６に示した集積回路の部
分断面図であり、本発明によるＰＮＰトランジスタのエ
ピタキシャルコレクタの上部あるいは表面領域に対し
て、最初のドープを行った後に逆ドープを行う工程を説
明するための図である。
分断面図であり、本発明によるＰＮＰトランジスタのエ
ピタキシャルコレクタの上部あるいは表面領域に対し
て、最初のドープを行った後に逆ドープを行う工程を説
明するための図である。
Claims (2)
- 【請求項１】 縦型ＰＮＰトランジスタを作成する方法
において、該方法が、 Ｐ型半導体基板中に高濃度ドープＮ型埋込分離領域を形
成し、上記半導体基板の上部を上記基板の下部から垂直
方向に分離する工程と、 上記基板の上記の上部垂直方向分離部を包囲しこれを横
方向に分離するように高濃度ドープＮ型分離領域を形成
する工程と、 上記基板の上部の上記包囲部中にＮ型ベース不純物を拡
散してベース領域を形成する工程と、 上記ベース領域中にＰ型エミッタ不純物を拡散してエミ
ッタ領域を形成する工程とを含むことを特徴とする縦型
ＰＮＰトランジスタを作成する方法。 - 【請求項２】 Ｐ型導電型を有する基板上に形成された
縦型ＰＮＰトランジスタにおいて、該縦型ＰＮＰトラン
ジスタが、 上記基板の表面に形成されたＰ型コレクタエピタキシャ
ル領域と、 上記コレクタエピタキシャル領域を完全に取り囲むＮ型
拡散分離領域と、 上記コレクタ領域内に形成されたＮ型拡散ベース領域
と、 上記ベース領域内に形成されたＰ型拡散エミッタ領域と
を有することを特徴とする縦型ＰＮＰトランジスタ。
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|---|---|---|---|
| US08/455,945 US5702959A (en) | 1995-05-31 | 1995-05-31 | Method for making an isolated vertical transistor |
| US08/455945 | 1995-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330323A true JPH08330323A (ja) | 1996-12-13 |
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| JP (1) | JPH08330323A (ja) |
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Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033946A (en) * | 1995-12-08 | 2000-03-07 | Texas Instruments Incorporated | Method for fabricating an isolated NMOS transistor on a digital BiCMOS process |
| JP3013784B2 (ja) * | 1996-08-22 | 2000-02-28 | 日本電気株式会社 | ＢｉＣＭＯＳ集積回路の製造方法 |
| DE19844531B4 (de) * | 1998-09-29 | 2017-12-14 | Prema Semiconductor Gmbh | Verfahren zur Herstellung von Transistoren |
| FR2786608B1 (fr) * | 1998-11-30 | 2001-02-09 | St Microelectronics Sa | Procede de fabrication de circuits integres bicmos sur un substrat cmos classique |
| DE10023101C1 (de) * | 2000-05-11 | 2001-09-27 | Infineon Technologies Ag | Bipolartransistor |
| US6638575B1 (en) | 2000-07-24 | 2003-10-28 | Praxair Technology, Inc. | Plasma sprayed oxygen transport membrane coatings |
| US6539719B2 (en) | 2000-11-02 | 2003-04-01 | Praxair Technology, Inc. | Integration of ceramic oxygen transport membrane combustor with boiler furnace |
| US7125528B2 (en) * | 2002-05-24 | 2006-10-24 | Bp Corporation North America Inc. | Membrane systems containing an oxygen transport membrane and catalyst |
| US6909164B2 (en) * | 2002-11-25 | 2005-06-21 | International Business Machines Corporation | High performance vertical PNP transistor and method |
| US6815801B2 (en) * | 2003-02-28 | 2004-11-09 | Texas Instrument Incorporated | Vertical bipolar transistor and a method of manufacture therefor including two epitaxial layers and a buried layer |
| DE10358047A1 (de) | 2003-12-05 | 2005-06-30 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Komplementäre Bipolar-Halbleitervorrichtung |
| US8134212B2 (en) * | 2008-08-08 | 2012-03-13 | Texas Instruments Incorporated | Implanted well breakdown in high voltage devices |
| CN102104065B (zh) * | 2009-12-21 | 2012-07-11 | 上海华虹Nec电子有限公司 | SiGe HBT工艺中的寄生横向型PNP三极管 |
| CN103987681B (zh) * | 2011-12-15 | 2016-08-24 | 普莱克斯技术有限公司 | 复合氧气传送膜 |
| US9486735B2 (en) * | 2011-12-15 | 2016-11-08 | Praxair Technology, Inc. | Composite oxygen transport membrane |
| TWI615965B (zh) * | 2016-11-28 | 2018-02-21 | 新唐科技股份有限公司 | 半導體元件 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE361232B (ja) * | 1972-11-09 | 1973-10-22 | Ericsson Telefon Ab L M | |
| US3971059A (en) * | 1974-09-23 | 1976-07-20 | National Semiconductor Corporation | Complementary bipolar transistors having collector diffused isolation |
| US4001869A (en) * | 1975-06-09 | 1977-01-04 | Sprague Electric Company | Mos-capacitor for integrated circuits |
| US4106049A (en) * | 1976-02-23 | 1978-08-08 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor device |
| USRE30282E (en) * | 1976-06-28 | 1980-05-27 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| US4021270A (en) * | 1976-06-28 | 1977-05-03 | Motorola, Inc. | Double master mask process for integrated circuit manufacture |
| US4131497A (en) * | 1977-07-12 | 1978-12-26 | International Business Machines Corporation | Method of manufacturing self-aligned semiconductor devices |
| JPS55156366A (en) * | 1979-05-24 | 1980-12-05 | Toshiba Corp | Semiconductor device |
| JPS588139B2 (ja) * | 1979-05-31 | 1983-02-14 | 富士通株式会社 | 半導体装置の製造方法 |
| DE3020609C2 (de) * | 1979-05-31 | 1985-11-07 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element |
| US4357622A (en) * | 1980-01-18 | 1982-11-02 | International Business Machines Corporation | Complementary transistor structure |
| JPS5870570A (ja) * | 1981-09-28 | 1983-04-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Ind Co Ltd | Semiconductor ic and method of making the same |
| JPS6010644A (ja) * | 1983-06-30 | 1985-01-19 | Toshiba Corp | 半導体装置の製造方法 |
| US4648909A (en) * | 1984-11-28 | 1987-03-10 | Fairchild Semiconductor Corporation | Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits |
| US4622738A (en) * | 1985-04-08 | 1986-11-18 | Advanced Micro Devices, Inc. | Method of making integrated bipolar semiconductor device by first forming junction isolation regions and recessed oxide isolation regions without birds beak |
| JP2565317B2 (ja) * | 1986-12-03 | 1996-12-18 | 富士通株式会社 | 半導体装置の製造方法 |
| US4855244A (en) * | 1987-07-02 | 1989-08-08 | Texas Instruments Incorporated | Method of making vertical PNP transistor in merged bipolar/CMOS technology |
| KR890005885A (ko) * | 1987-09-26 | 1989-05-17 | 강진구 | 바이폴라 트랜지스터의 제조방법 |
| US4994887A (en) * | 1987-11-13 | 1991-02-19 | Texas Instruments Incorporated | High voltage merged bipolar/CMOS technology |
| FR2625612B1 (fr) * | 1987-12-30 | 1990-05-04 | Labo Electronique Physique | Procede de realisation d'un dispositif semiconducteur du type transistor bipolaire a heterojonction |
| IT1218230B (it) * | 1988-04-28 | 1990-04-12 | Sgs Thomson Microelectronics | Procedimento per la formazione di un circuito integrato su un substrato di tipo n,comprendente transistori pnp e npn verticali e isolati fra loro |
| US4902633A (en) * | 1988-05-09 | 1990-02-20 | Motorola, Inc. | Process for making a bipolar integrated circuit |
| IT1241050B (it) * | 1990-04-20 | 1993-12-29 | Cons Ric Microelettronica | Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore. |
| US5254485A (en) * | 1990-09-18 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing bipolar semiconductor device |
| JPH04239760A (ja) * | 1991-01-22 | 1992-08-27 | Sharp Corp | 半導体装置の製造法 |
| KR940003589B1 (ko) * | 1991-02-25 | 1994-04-25 | 삼성전자 주식회사 | BiCMOS 소자의 제조 방법 |
| JP2672199B2 (ja) * | 1991-05-21 | 1997-11-05 | シャープ株式会社 | 半導体装置の製造方法 |
| US5248624A (en) * | 1991-08-23 | 1993-09-28 | Exar Corporation | Method of making isolated vertical pnp transistor in a complementary bicmos process with eeprom memory |
| US5302534A (en) * | 1992-03-02 | 1994-04-12 | Motorola, Inc. | Forming a vertical PNP transistor |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
| JP2746499B2 (ja) * | 1992-05-15 | 1998-05-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| US5416031A (en) * | 1992-09-30 | 1995-05-16 | Sony Corporation | Method of producing Bi-CMOS transistors |
-
1995
- 1995-05-31 US US08/455,945 patent/US5702959A/en not_active Expired - Lifetime
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