JP3870844B2 - 半導体装置及びその製造法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、大電流を取出すことができる新規な半導体装置及びその製造法に関する。
【０００２】
【従来の技術】
従来、MOSIGBT等の半導体素子が知られている。これらの素子はその耐圧や電流容量に応じて、各種インバータ装置などに応用されている。特に近年では、パワー半導体素子の大電流化に伴い、ワイヤボンディング領域の箇所が増加し、かつワイヤ電極の径を500μｍと大きくする傾向にある。これはワイヤの電流密度を低下させ、熱ストレス等によるワイヤ電極の長寿命化を図る目的がある。更に、これらの半導体素子に要求される特性として、低スイッチィング損失、低オン電圧がある。
【０００３】
図６は、従来の半導体素子の断面図であり、図６に示すように表面電極膜となる第３の電極膜９にアルミニウム(Al)、シリコン(Si)を含む材料が用いられ、耐ワイヤボンディング性能の向上を目的に、第３の電極膜９の下にバリアメタルとなるモリブデンシリサイド(MoSi)からなる第２の電極膜８を約0.05〜2.0μmの厚みで堆積させる技術が知られている。又、図６に示すように、第２の電極膜８によってゲート電極11上の層間絶縁膜10と第３の電極膜9の界面に発生するシリコン(Si)析出粒が抑えらる。シリコン(Si)析出粒の低減は超音波ワイヤボンディング装置にて第３の電極膜９上にワイヤ１を固着する際に、シリコン(Si)析出粒を起点としたゲート酸化膜のクラックの低減に効果があり、ゲート耐圧劣化を防止することができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、バリアメタルであるモリブデンシリサイド(MoSi)からなる第２の電極膜８とシリコン(Si)基板とのコンタクト抵抗はアルミニウム(Al)、シリコン(Si)を含む材料からなる第３の電極膜９とシリコン(Si)基板とのそれに比べて4〜30倍と高い為、オン電圧、スイッチィング損失が増加するという問題が生じる。
【０００５】
本発明の目的は、従来構造であるモリブデンシリサイド(MoSi)膜をバリアメタルとして用いた場合に問題となる高オン電圧と高スイッチィング損失を、耐ワイヤボンディング性を損なわずに、低オン電圧、低スイッチィング損失にできる半導体装置及びその製造法を提供することにある。
【０００６】
【課題を解決するための手段】
従来、耐ワイヤボンディング性能の向上を目的としてバリアメタルにモリブデンシリサイド(MoSi)からなる電極膜を用い、シリコン(Si)基板とコンタクトする構造としていたが、本発明の半導体装置では、ゲート電極の側面を覆う絶縁部材に隣接した箇所にアルミニウム(Al)及びシリコン(Si)を含む材料からなる第１の電極膜を堆積し、シリコン(Si)基板とコンタクトさせ、その上にバリアメタルであるモリブデンシリサイド(MoSi)からなる第２の電極膜とアルミニウム(Al)及びシリコン(Si)を含む材料からなる第３の電極膜を順次堆積させた構造とすることにより、耐ワイヤボンディング性を確保しつつ、低オン電圧、低スイッチィング損失の半導体装置を得ることができる。
【０００７】
第１の電極膜として、Si0.3〜1.5重量%を含むAl合金が好ましい。
【０００８】
即ち、本発明は、半導体基板の一方の面にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲート、即ちMOSゲートと、該MOSゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置にある。
【０００９】
即ち、本発明は、前述のMOSゲートの片側又は両側壁に対して設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜とを有するものである。
【００１０】
更に、本発明は、ｎ型ベース層内にｐ型ベース層を有し、該ｐ型ベース層内にｎ型エミッタ層を有する半導体基板の前記ｐ型ベース層の形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲート、即ちMOSゲートと、該MOSゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接してＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置にある。
【００１１】
更に、本発明は、ｐ型ベース層内にｎ型ベース層を有し、該ｎ型ベース層内にｐ型エミッタ層を有する半導体基板の前記ｎ型ベース層の形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲート、即ちMOSゲートと、該MOSゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接してＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置にある。
【００１２】
更に、本発明は、ｐ型ベース層上にｎ型ベース層を有する半導体基板の前記ｎ型ベース層内に形成されたｐ型ベース層と該ｐ型ベース層内に形成されたｎ型エミッタ層とを有し、前記ｎ型ベース層内のｐ型ベース層形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた絶縁ゲート、即ちMOSゲートと、該MOSゲートの側壁に各々設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置にある。
【００１３】
更に、本発明は、ｎ型ベース層上にｐ型ベース層を有する半導体基板の前記ｐ型ベース層内に形成されたｎ型ベース層と該ｎ型ベース層内に形成されたｐ型エミッタ層とを有し、前記ｐ型ベース層内のｎ型ベース層形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲート、即ちMOSゲートと、該MOSゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記MOSゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置にある。
【００１４】
前記Ａｌ及びＳｉを含む材料はその導電性が前記ＭｏＳｉのそれより高いことが好ましい。
【００１５】
前記半導体基板のワイヤ電極の形成面側の反対面に裏面電極膜を有し、該裏面電極膜に固定部材が接合されていること、半導体素子が電子回路内に形成され、その表面に電極となる金属膜を堆積する構造を有すること、前記裏面電極膜は、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)、クロム(Cr)、銀(Ag)及び銅(Cu)の金属又は合金からなることが好ましい。
【００１６】
本発明は、ｎ型ベース層を有するシリコン基板の一方の面の前記 n 型ベース層内にｐ型ベース層を形成した後、該ｐ型ベース層内にｎ型エミッタ層を形成する工程と、
前記ｐ型ベース層形成面側にゲート酸化膜及びゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成すると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
前記ｎ型エミッタ層及びゲート電極側の絶縁部材に接してＡｌ及びＳｉを含む材料からなる第１の電極膜を形成する工程と、
前記第１の電極膜とシリコン基板と前記絶縁ゲートの全面を覆うＭｏＳｉからなる第２の電極膜を形成する工程と、
該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
前記シリコン基板の前記一方の面の反対側の前記ｎ型ベース層の面に裏面電極膜を形成する工程と、
前記裏面電極膜に固定部材を接合する工程と、
前記第３の電極膜にワイヤ電極を接合する工程と
を有することを特徴とする半導体装置の製造法にある。
【００１７】
より具体的には、ｐ型ベース層の一方の面にｎ型ベース層を有するシリコン基板の前記ｎ型ベース層内にｐ型ベース層を形成した後、該ｐ型ベース層内にｎ型エミッタ層を形成する工程と、
前記ｎ型ベース層内のｐ型ベース層形成面側にゲート酸化膜及び多結晶シリコン又はタングステンからなるゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成させると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
前記ｎ型エミッタ層及びゲート電極側の絶縁部材に接してホトリソグラフィーと異方性ドライエッチよるパターンニングによってＡｌ及びＳｉを含む材料からなる電極膜の第１の電極膜を形成する工程と、
該第１の電極膜とシリコン基板と絶縁ゲートの全面を覆うにようにＭｏＳｉからなる第２の電極膜を形成する工程と、
該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
前記シリコン基板の前記一方の面の反対側の前記ｐ型ベース層の面に裏面電極膜を形成する工程と、
前記裏面電極膜に半田層によって固定部材を接合する工程と、
前記第３の電極膜にワイヤ電極を超音波ワイヤボンディング装置により接合する工程と、
を有することを特徴とする半導体装置の製造法にある。
【００１８】
本発明は、ｐ型ベース層を有するシリコン基板の一方の面の前記ｐ型ベース層内にｎ型ベース層を形成した後、該ｎ型ベース層内にｐ型エミッタ層を形成する工程と、
前記ｎ型ベース層形成面側にゲート酸化膜及びゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成すると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
前記ｐ型エミッタ層及びゲート電極側の絶縁部材に接してＡｌ及びＳｉを含む材料からなる電極膜の第１の電極膜を形成する工程と、
前記第１の電極膜とシリコン基板と前記絶縁ゲートの全面を覆うＭｏＳｉからなる第２の電極膜を形成する工程と、
該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる電極膜の第３の電極膜を形成する工程と、
前記シリコン基板の前記一方の面の反対側の前記ｐ型ベース層の面に裏面電極膜を形成する工程と、
前記裏面電極膜に固定部材を接合する工程と、
前記第３の電極膜にワイヤ電極を接合する工程と
を有することを特徴とする半導体装置の製造法にある。
【００１９】
より具体的には、ｎ型ベース層の一方の面にｐ型ベース層を有するシリコン基板の前記ｐ型ベース層内にｎ型ベース層を形成した後、該ｎ型ベース層内にｐ型エミッタ層を形成する工程と、
前記ｐ型ベース層内のｎ型ベース層形成面側にゲート酸化膜及び多結晶シリコン又はタングステンからなるゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成させると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
前記ｐ型エミッタ層及びゲート電極側の絶縁部材に接してホトリソグラフィーと異方性ドライエッチよるパターンニングによってＡｌ及びＳｉを含む材料からなる電極膜の第１の電極膜を形成する工程と、
該第１の電極膜とシリコン基板と絶縁ゲートの全面を覆うにようにＭｏＳｉからなる第２の電極膜を形成する工程と、
該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
前記シリコン基板の前記一方の面の反対側の前記ｎ型ベース層の面に裏面電極膜を形成する工程と、
前記裏面電極膜に半田層によって固定部材を接合する工程と、
前記第３の電極膜にワイヤ電極を超音波ワイヤボンディング装置により接合する工程と
を有することを特徴とする半導体装置の製造法にある。
【００２２】
そこでゲート電極の側面を覆う絶縁部材に隣接した箇所にアルミニウム(Al)及びシリコン(Si)を含む材料からなる第１の電極膜を堆積し、シリコン(Si)基板とコンタクトさせ、その上にバリアメタルであるモリブデンシリサイド(MoSi)膜からなる第２の電極膜とアルミニウム(Al)及びシリコン(Si)を含む材料からなる第３の電極膜を堆積させた構造とすることにより、耐ワイヤボンディング性を確保しつつ、低オン電圧、低スイッチィング損失の半導体素子を得ることができる。
【００２３】
【発明の実施の形態】
（実施例１）
図１は本発明の縦型ｎチャネルMOS半導体装置の断面図を示す。本実施例においては、図１に示すように、電子回路としてのMOSトランジスタは、12.8ｍｍ四方のシリコン基板内に形成されているペレットとワイヤ電極１がアルミニウム(Al)に１重量％シリコン(Si)を含む材料からなる第３の電極膜９に電気的に接続され、裏面電極膜６が半田層13を介して固定部材14に接続され、外部電極と電気的に接続された構造からなっている。尚、図１の両側は、省略された構造を示したものであり、本実施例においては１チップ全体に対して中央部の構造の同じ繰り返し構造を100列有し、その断面構造のものが紙面に対して垂直に形成されている。他の例として、本実施例の繰り返し構造を有する部分を１チップの中の一部に形成するものでも良い。又、パワー半導体装置においては、電圧が600〜4500Vとなるので、１チップ全体が前述の素子構造を有するものに対してチップ外周部の全周に耐電圧を高めるｐｎ接合が外周に沿って２列ずつの２本の複数列形成することが好ましい。以下、本発明の半導体装置の製造プロセスについて説明する。
【００２４】
（１）MOSトランジスタペレットはｎ型ベース層２からなるシリコン(Si)基板を使用する。
（２）一方の主表面にゲート酸化膜12、多結晶シリコン(Si)又はタングステン(W)等からなるゲート電極11及び層間絶縁膜10を順次堆積、加工し、絶縁ゲート構造としてｐ型ベース層5を覆うように形成するのでｎ型エミッタ層4に掛るように形成され、更にその絶縁ゲート構造の各々の側壁に、絶縁部材15を堆積、加工して第１の絶縁部材が各々形成される。ゲート酸化膜12及び層間絶縁膜10にSiO2、絶縁部材15にリンガラス（SiO2膜中にリンを3〜10mol%含む）を用いた。層間絶縁膜10には、SiO2の他に、リン珪酸ガラス（SiO2膜中にリンを3〜10mol%含む）、ボロン−リン珪酸ガラス（SiO2膜中にボロンを7〜14mol%、リンを6〜8mol%含む）が用いられ、又、絶縁部材15には、他にSiO2、SiN、 ボロン−リン珪酸ガラス（SiO2膜中にボロンを7〜14mol%、リンを6〜8mol%含む）等が用いられる。
（３）シリコン(Si)基板内のｎ型ベース層２内にｐ型ベース層5を形成した後に、このｐ型ベース層5の内側に一対のｎ型エミッタ層４を前述の第１の絶縁部材15とゲート絶縁膜12に接して形成する。
（４）ｎ型エミッタ層4とｐ型ベース層5に接するようにアルミニウム(Al)に前述と同様にシリコン(Si)を含む材料からなる電極膜を各々形成し、ホトリソグラフィーと異方性ドライエッチよるパターンニングによってゲート電極11側面方向の絶縁部材15に接すると共に、ｐ型ベース層5と、ｎ型エミッタ層4に接して第１の電極膜７を形成する。
【００２５】
（５）（４）で示した第１の電極膜7とｐ型ベース層5のシリコン(Si)基板と絶縁ゲートの全面を覆うように第２の電極膜8であるバリアメタルとなるモリブデンシリサイド(MoSi)膜と更にその上に第３の電極膜9であるアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜が堆積される。
（６）シリコン(Si)基板の他方の面であるｎ型ベース層2に裏面電極膜6を形成する。裏面電極膜6の材質としてはアルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)、クロム(Cr)、銀(Ag)、銅(Cu)等の金属又は合金が使用される。
（７）裏面電極膜6を半田層13を介して固定部材14に固定する。
（８）第３の電極膜9の上には、ワイヤ電極1が超音波ワイヤボンディング装置により固着される。図中では、ワイヤ電極1は、単位素子に対して接続しているが、パワー半導体装置においてはその直径300〜500μｍが用いられるので、いくつかの単位素子に亙って接続される。又、ワイヤ電極1は１本で取り出す電流容量によって１チップに対して規則的な配置で例えば４個所に複数個設けられるか、又は１個設けるかいくつかのやり方で対応することができる。
【００２６】
上記方法を用いることにより、シリコン(Si)基板のｎ型エミッタ層４とコンタクトする材質が高コンタクト抵抗を有するモリブデンシリサイド(MoSi)電極膜である第２の電極膜8から低コンタクト抵抗を有するアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜の第１の電極膜7のコンタクトとなる。ｐ型ベース層5は一部モリブデンシリサイド(MoSi)膜からなる第２の電極膜8とのコンタクトするものの、その箇所の全体のコンタクト抵抗値はアルミニウム(Aｌ)及びシリコン(Si)を含む材料からなる電極膜である第１の電極膜７とシリコン(Si)の約4〜30倍であり、オン状態での電流値はアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜とのコンタクト箇所と比較すると無視できる程小さい。
【００２７】
発明者等の評価結果、本発明の構造を有するコンタクト抵抗はｐ型ベース層箇所で約30分の1、ｎ型エミッタ層箇所で約4分の1に低減される。その結果、オン電圧とスイッチィング損失の低減が可能となる。
【００２８】
図２は、オン電圧とスイッチィング損失との関係を示す線図である。図６の従来構造の半導体装置に対して本発明の構造の半導体装置では低オン電圧、低スイッチィング損失となり、オン電圧で約30%低減することができた。
【００２９】
（実施例２）
図３は、本発明のｎチャネルIGBT(絶縁ゲート型バイポーラトランジスタ)の断面図である。裏面にｐ型ベース層3が形成されている以外は実施例１と同一の構造となっており、又、ｐ型ベース層3を形成する以外は実施例１と同様に製造される。本発明のｎチャネルIGBTにおいては、MOSに比べ動作周波数は低いものの高耐圧、大電流領域で使用される為、低オン電圧、低スイッチィング損失による素子寿命向上が可能となる。
【００３０】
（実施例３）
図４は、本発明の縦型ｐチャネルMOS半導体装置の断面図である。図４に示すように、電子回路としてのMOSトランジスタは、シリコン基板内に形成されているペレットとワイヤ電極１がアルミニウム(Al)及びシリコン(Si)を含む材料からなる第３の電極膜９に電気的に接続され、裏面電極膜６が半田層13を介して固定部材14に接続され、外部電極と電気的に接続された構造からなっている。以下、本発明の半導体装置の製造プロセスについて説明する。
【００３１】
（１）MOSトランジスタペレットはｐ型ベース層5からなるシリコン(Si)基板を使用する。
（２）一方の主表面にゲート酸化膜12、多結晶シリコン(Si)又はタングステン(W)等からなるゲート電極11及び層間絶縁膜10を順次堆積、加工し、一対の絶縁ゲート構造を形成し、更にその一対の絶縁ゲート構造の各々の側壁に、絶縁部材を堆積、加工して第１の絶縁部材15が各々形成される。
（３）シリコン(Si)基板内のｐ型ベース層5内にｎ型ベース層2を形成した後に、このｎ型ベース層2の内側に一対のｐ型エミッタ層16を前述の第１の絶縁部材15とゲート絶縁膜12に接して形成する。
（４）ｐ型エミッタ層16とｎ型ベース層2に接するようにアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜を各々形成し、ホトリソグラフィーと異方性ドライエッチよるパターンニングによってゲート電極11側面方向の第１の絶縁部材15に接して第１の電極膜７を形成する。
【００３２】
（５）（４）で示した第１の電極膜7とｎ型ベース層2のシリコン(Si)基板と絶縁ゲートの全面を覆うように第２の電極膜8であるバリアメタルとなるモリブデンシリサイド(MoSi)膜と更にその上に第３の電極膜9であるアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜が堆積される。
（６）シリコン(Si)基板の他方の面であるｐ型ベース層5に裏面電極膜6を形成する。裏面電極膜６の材質としてはアルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)、クロム(Cr)、銀(Ag)、銅(Cu)等の金属又は合金が使用される。
（７）裏面電極膜6を半田層13を介して固定部材14に固定する。
（８）第３の電極膜9の上には、ワイヤ電極1が超音波ワイヤボンディング装置により固着される。
【００３３】
上記方法を用いることにより、シリコン(Si)基板のｐ型エミッタ層16とコンタクトする材質が高コンタクト抵抗を有するモリブデンシリサイド(MoSi)電極膜である第２の電極膜8から低コンタクト抵抗を有するアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜の第１の電極膜7のコンタクトとなる。ｎ型ベース層2は一部モリブデンシリサイド(MoSi)膜からなる第２の電極膜8とのコンタクトするものの、その箇所の全体のコンタクト抵抗値はアルミニウム(Aｌ)及びシリコン(Si)を含む材料からなる電極膜である第１の電極膜７とシリコン(Si)の約4〜30倍であり、オン状態での電流値はアルミニウム(Al)及びシリコン(Si)を含む材料からなる電極膜とのコンタクト箇所と比較すると無視できる程小さい。
【００３４】
本実施例においても、実施例１と同様に低オン電圧、低スイッチング損失となり、オン電圧を低減することができた。
【００３５】
（実施例４）
図５は、本発明のｐチャネルIGBT(絶縁ゲート型バイポーラトランジスタ)の断面図である。裏面にｎ型ベース層17が形成されている以外は実施例3と同一の構造となっており、又、ｎ型ベース層17を形成する以外は実施例１と同様に製造される。本実施例のpチャネルIGBTにおいても、MOSに比べ動作周波数は低いものの高耐圧、大電流領域で使用される為、低オン電圧、低スイッチィング損失による素子寿命向上が可能となる。
【００３６】
【発明の効果】
本発明によれば、従来構造であるモリブデンシリサイド(MoSi)膜をバリアメタルとして用いた場合に問題となる高オン電圧と高スイッチィング損失を、耐ワイヤボンディング性を確保しつつ、低オン電圧、低スイッチィング損失にできる半導体装置及びその製造法を提供することがでる。特に、本発明の半導体装置は、電車用モータ、電気自動車用モータ、産業ロボット用モータのインバータに好適である。
【図面の簡単な説明】
【図１】 本発明の縦形ｎチャネルMOS半導体装置の断面図である。
【図２】 オン電圧とスイッチィング損失との関係を示す線図である。
【図３】 本発明のｎチャネルIGBT半導体装置の断面図である。
【図４】 本発明の縦形ｐチャネルMOS半導体装置の断面図である。
【図５】 本発明のｐチャネルIGBT半導体装置の断面図である。
【図６】 従来の半導体装置の断面図。
【符号の説明】
1…ワイヤ電極、2、17…ｎ型ベース層、3、5…ｐ型ベース層、4…ｎ型エミッタ層、6…裏面電極膜、7…第１の電極膜、8…第２の電極膜、9…第３の電極膜、10…層間絶縁膜、11…ゲート電極、12…ゲート酸化膜、13…半田層、14…固定部材、15…第１の絶縁部材、16…ｐ型エミッタ層。

Claims (12)

  1. 半導体基板の一方の面にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲートと、該絶縁ゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記絶縁ゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置。
  2. ｎ型ベース層内にｐ型ベース層を有し、該ｐ型ベース層内にｎ型エミッタ層を有する半導体基板の前記ｐ型ベース層の形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲートと、該絶縁ゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記絶縁ゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置。
  3. ｐ型ベース層上にｎ型ベース層を有する半導体基板の前記ｎ型ベース層内に形成されたｐ型ベース層と該ｐ型ベース層内に形成されたｎ型エミッタ層とを有し、前記ｎ型ベース層内のｐ型ベース層形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲートと、該絶縁ゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記絶縁ゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置。
  4. ｐ型ベース層内にｎ型ベース層を有し、該ｎ型ベース層内にｐ型エミッタ層を有する半導体基板の前記ｎ型ベース層形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲートと、該絶縁ゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接してＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記絶縁ゲートを覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置。
  5. ｎ型ベース層上にｐ型ベース層を有する半導体基板の前記ｐ型ベース層内に形成されたｎ型ベース層と該ｎ型ベース層内に形成されたｐ型エミッタ層とを有し、前記ｐ型ベース層内のｎ型ベース層形成面側にゲート酸化膜、ゲート電極及び絶縁膜が順次設けられた積層体を有する絶縁ゲートと、該絶縁ゲートの側壁に設けられた第１の絶縁部材と、前記半導体基板と第１の絶縁部材とに接して設けられたＡｌ及びＳｉを含む材料からなる第１の電極膜と、該第１の電極膜と半導体基板とに接し前記絶縁ゲートの各々を覆うＭｏＳｉからなる第２の電極膜と、該第２の電極膜を覆うように設けられたＡｌ及びＳｉを含む材料からなる第３の電極膜と、該第３の電極膜に接合されたワイヤ電極とを備えていることを特徴とする半導体装置。
  6. 請求項１〜５のいずれかに記載の半導体装置おいて、
    前記ＡｌとＳｉとの合金はその導電性が前記ＭｏＳｉのそれより高いことを特徴とする半導体装置。
  7. 請求項１〜５のいずれかに記載の半導体装置おいて、
    前記半導体基板の前記ワイヤ電極の形成面の反対面に裏面電極膜を有し、該裏面電極膜に固定部材が接合されていることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置おいて、
    前記裏面電極膜は、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)、金(Au)、クロム(Cr)、銀(Ag)及び銅(Cu)の金属又はこれらの金属を主にした合金からなることを特徴とする半導体装置。
  9. ｎ型ベース層を有するシリコン基板の一方の面の前記ｎ型ベース層内にｐ型ベース層を形成した後、該ｐ型ベース層内にｎ型エミッタ層を形成する工程と、
    前記ｐ型ベース層形成面側にゲート酸化膜及びゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成させると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
    前記ｎ型エミッタ層及びゲート電極側の絶縁部材に接してＡｌ及びＳｉを含む材料からなる第１の電極膜を形成する工程と、
    前記第１の電極膜とシリコン基板と前記絶縁ゲートの全面を覆うＭｏＳｉからなる第２の電極膜を形成する工程と、
    該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
    前記シリコン基板の前記一方の面の反対側の前記ｎ型ベース層の面に裏面電極膜を形成する工程と、
    前記裏面電極膜に固定部材を接合する工程と、
    前記第３の電極膜にワイヤ電極を接合する工程と、
    を有することを特徴とする半導体装置の製造法。
  10. ｐ型ベース層の一方の面にｎ型ベース層を有するシリコン基板の前記n型ベース層内にｐ型ベース層を形成した後、該ｐ型ベース層内にｎ型エミッタ層を形成する工程と、
    前記n型ベース層内のｐ型ベース層形成面側にゲート酸化膜及び多結晶シリコン又はタングステンからなるゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成すると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
    前記ｎ型エミッタ層及びゲート電極側の絶縁部材に接してホトリソグラフィーと異方性ドライエッチよるパターンニングによってＡｌ及びＳｉを含む材料からなる第１の電極膜を形成する工程と、
    該第１の電極膜とシリコン基板と絶縁ゲートの全面を覆うにようにＭｏＳｉからなる第２の電極膜を形成する工程と、
    該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
    前記シリコン基板の前記一方の面の反対側の前記ｐ型ベース層の面に裏面電極膜を形成する工程と、
    前記裏面電極膜に半田層によって固定部材を接合する工程と、
    前記第３の電極膜にワイヤ電極を超音波ワイヤボンディング装置により接合する工程と、
    を有することを特徴とする半導体装置の製造法。
  11. ｐ型ベース層を有するシリコン基板の一方の面の前記ｐ型ベース層内にｎ型ベース層を形成した後、該ｎ型ベース層内にｐ型エミッタ層を形成する工程と、
    前記ｎ型ベース層形成面側にゲート酸化膜及びゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成させると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
    前記ｐ型エミッタ層及び前記第１の絶縁部材に接してＡｌ及びＳｉを含む材料からなる第１の電極膜を形成する工程と、
    前記第１の電極膜とシリコン基板と絶縁ゲートの全面を覆うＭｏＳｉからなる第２の電極膜を形成する工程と、
    該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
    前記シリコン基板の前記一方の面の反対側の前記ｐ型ベース層の面に裏面電極膜を形成する工程と、
    前記裏面電極膜に固定部材を接合する工程と、
    前記第３の電極膜にワイヤ電極を接合する工程と、
    を有することを特徴とする半導体装置の製造法。
  12. ｎ型ベース層の一方の面にｐ型ベース層を有するシリコン基板の前記ｐ型ベース層内にｎ型ベース層を形成した後、該ｎ型ベース層内にｐ型エミッタ層を形成する工程と、
    前記ｐ型ベース層内のｎ型ベース層形成面側にゲート酸化膜及び多結晶シリコン又はタングステンからなるゲート電極を順次形成後、該ゲート電極の表面に層間絶縁膜を積層し絶縁ゲートを形成すると共に、該絶縁ゲートの側壁に第１の絶縁部材を形成する工程と、
    前記ｐ型エミッタ層及び前記第１の絶縁部材に接してホトリソグラフィーと異方性ドライエッチよるパターンニングによってＡｌ及びＳｉを含む材料からなる第１の電極膜を形成する工程と、
    該第１の電極膜とシリコン基板と絶縁ゲートの全面を覆うＭｏＳｉからなる第２の電極膜を形成する工程と、
    該第２の電極膜の表面にＡｌ及びＳｉを含む材料からなる第３の電極膜を形成する工程と、
    前記シリコン基板の前記一方の面の反対側の前記ｎ型ベース層の面に裏面電極膜を形成する工程と、
    前記裏面電極膜に半田層によって固定部材を接合する工程と、
    前記第３の電極膜にワイヤ電極を超音波ワイヤボンディング装置により接合する工程と、
    を有することを特徴とする半導体装置の製造法。
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