JP2024046362A - 半導体装置 - Google Patents

Abstract

【課題】ＩＧＢＴにおいて、オフ時のキャリア排出経路を設けてアバランシェに対する破壊耐量を確保しつつ、ＩＥ効果を高めてオン電圧の低減ができる半導体装置を提供する。【解決手段】半導体装置１は、内部にゲート絶縁膜１０を介してゲート電極９が形成された第１のトレンチ７と、内部にトレンチ内絶縁膜１４を介してトレンチ内エミッタ電極１３が形成された第２のトレンチ８とを有し、エミッタ層１１は第２のトレンチ８には接しておらず、縦断面における、第１のトレンチ７の幅をＷｇとし、第２のトレンチ８の幅をＷｅとし、第１のトレンチ７と第２のトレンチ８との間に挟まれたボディ層６の幅をＷｂとしたとき、Ｗｇ≦Ｗｂ、かつ、Ｗｅ／Ｗｂ≧２である。【選択図】図１

Description

本発明は、半導体装置に関する。

電力変換装置などに用いられる半導体装置の一種として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）がある。

スイッチング素子としてＩＧＢＴを用いたパワーモジュールの高電力化・高密度化に対応するため、耐圧を保持しつつ、高い次元で高性能・高信頼を維持可能な半導体装置の実現が求められる。

例えば、破壊耐量の向上に関する技術として、特許文献１の図７には、開口幅の異なるマスクパターンを用いたドライエッチングにより、幅がＷＴ１の第１のトレンチ（１７）と幅がＷＴ２の第２のトレンチ（２０）を形成したものが記載されている。ここで、第２のトレンチ（２０）の幅は第１のトレンチ（１７）よりも広いので、一括でドライエッチングすることで、第２のトレンチ（２０）の深さを第１のトレンチ（１７）よりも深く形成することができる。第１のトレンチ（１７）内には第１のゲート電極（１９）が形成されており、第２のトレンチ（２０）内には第２のゲート電極（２２）が形成されている。また、第２のゲート電極（２２）は、第１のゲート電極（１９）に接続されているが、エミッタ電極（２４）に接続してもよいことが記載されている（段落００３２参照）。第１のトレンチ（１７）の周囲には、Ｎ＋型のエミッタ領域（１６）が形成されており、第２のトレンチ（２０）の周囲には、Ｎ＋型のエミッタ領域（１６）が形成されていない。Ｐ型のベース領域（１５）の下には、キャリア蓄積のためのＮ型のキャリア蓄積層（１４）が形成されている。

特許文献１の技術によれば、第２のトレンチ（２０）の深さが第１のトレンチ（１７）よりも深い場合には、６００Ｖの逆バイアス印加時の電界強度分布は、深さが同じ場合に比べて、特許文献１の図３（ｂ）に示すように、第１のトレンチ（１７）付近よりも第２のトレンチ（２０）付近の方が、トレンチの先端（底）部において電界強度分布が高くなり、また、ターンオフ時にＶＣＥ波形のターンオフサージ電圧が最大となった時のホールキャリア分布は、深さが同じ場合に比べて、特許文献１の図５（ｂ）に示すように、第１のトレンチ（１７）付近よりも第２のトレンチ（２０）付近の方が、トレンチ上部におけるホールのキャリア密度が大きくなることが記載されている（段落００２５～００２６参照）。

そして、特許文献１の技術によれば、第２のトレンチ（２０）の場合、第１のトレンチ（１７）と異なり、その上部にはＮ＋型のエミッタ領域（１６）が無く、よって、ｎｐｎｐサイリスタが構成されないため、第２のトレンチ（２０）付近の電界強度が高くなっても構造的にラッチアップは起こらない。そして、第１のトレンチ（１７）付近のホールのキャリア密度が下がることでｎｐｎトランジスタのベース電流が下がるため、破壊耐量が向上することが記載されている（段落００２７参照）。

特開２００８－２１９１８号公報

特許文献１では、第２のトレンチ（２０）の周囲にはＮ＋型のエミッタ領域（１６）が形成されていないので、アバランシェで発生するホールの排出経路となり、アバランシェによる破壊を抑制することができると推測される。

しかしながら、特許文献１では、ＩＧＢＴがオフの時のホール排出のための構成を有する影響で、ＩＧＢＴがオン状態の時を考えると、ＩＥ（Injection Enhancement）効果を維持しにくく、オン電圧の低減が不十分である可能性がある。ＩＥ効果とは、半導体装置の表面側にキャリア（ホールおよび電子の一方）を蓄積させ、これによりエミッタ側からのホールおよび電子の他方の注入が促進されオン電圧を低減できる効果である。ホール排出の効果とホールを蓄積するＩＥ効果はトレードオフの関係にある。特許文献１では、Ｐ型のベース領域（１５）の下にキャリア蓄積のためのＮ型のキャリア蓄積層（１４）が形成されており、これによりＩＥ効果を得ることを意図していると考えられる。しかしながら、特許文献１のように、Ｐ型のベース領域（１５）の下にＮ型のキャリア蓄積層（１４）を設けた場合、ＩＧＢＴがオフの時にＰＮ接合境界から空乏層が下に伸びにくくなり、耐圧マージンが低下するという問題がある。また、Ｎ型のキャリア蓄積層（１４）がホールの排出を妨げるため、ホールの排出の効果が弱くなるという問題もある。

本発明が解決しようとする課題は、ＩＧＢＴにおいて、オフ時のキャリア排出経路を設けてアバランシェに対する破壊耐量を確保しつつ、ＩＥ効果を高めてオン電圧の低減ができる半導体装置を提供することである。

上記課題を解決するために、本発明の半導体装置は、例えば、第１導電型のドリフト層と、前記ドリフト層よりも裏面側に設けられた第２導電型のコレクタ層と、前記コレクタ層に電気的に接続されたコレクタ電極と、前記ドリフト層よりも表面側に設けられた第２導電型のボディ層と、ボディ層を貫き前記ドリフト層に達する第１のトレンチおよび第２のトレンチと、前記第１のトレンチの内部に設けられたゲート電極と、前記第１のトレンチの内部の側壁部と前記ゲート電極との間および底面部と前記ゲート電極との間に設けられたゲート絶縁膜と、前記第２のトレンチの内部に設けられたトレンチ内エミッタ電極と、前記第２のトレンチの内部の側壁部と前記トレンチ内エミッタ電極との間および底面部と前記トレンチ内エミッタ電極との間に設けられたトレンチ内絶縁膜と、前記ボディ層の表面に設けられ、前記第１のトレンチに接し、前記第２のトレンチからは離間した第１導電型のエミッタ層と、前記エミッタ層と前記ボディ層と前記トレンチ内エミッタ電極とに電気的に接続されたエミッタ電極と、を有し、２つの前記第２のトレンチの間に前記第１のトレンチと２つの前記ボディ層とが配置された半導体装置において、縦断面における、前記第１のトレンチの幅をＷｇとし、前記第２のトレンチの幅をＷｅとし、前記第１のトレンチと前記第２のトレンチとの間に挟まれた前記ボディ層の幅をＷｂとしたとき、Ｗｇ≦Ｗｂ、かつ、Ｗｅ／Ｗｂ≧２であることを特徴とする。

本発明の半導体装置によれば、第２のトレンチの側壁部にはエミッタ層が接していないため、オフ時のキャリア排出経路が形成されるとともに、第２のトレンチが幅広で形成され第２のトレンチの内部にトレンチ内絶縁膜を介してトレンチ内エミッタ電極が設けられているので、幅広の第２のトレンチの下にキャリアを多く蓄積することができ、ＩＥ効果を高めることができる。したがって、本発明の半導体装置によれば、ＩＧＢＴにおいて、オフ時のキャリア排出経路を設けてアバランシェに対する破壊耐量を確保しつつ、ＩＥ効果を高めてオン電圧の低減ができる。

実施例１の半導体装置の縦断面図。 実施例２の半導体装置の縦断面図。 実施例３の半導体装置の縦断面図。 実施例４の半導体装置の縦断面図。 実施例５の半導体装置の縦断面図。 実施例６の半導体装置の縦断面図。 実施例７の半導体装置の縦断面図。 実施例８の半導体装置の縦断面図。 実施例９の半導体装置の縦断面図。 実施例１０の半導体装置の縦断面図。 実施例１１の半導体装置の縦断面図。 実施例１２の半導体装置の縦断面図。 実施例１３の半導体装置の製造方法のプロセスフロー。 実施例１３の半導体装置の製造方法を説明する縦断面図。 実施例１３の半導体装置の製造方法を説明する縦断面図。 実施例１３の半導体装置の製造方法を説明する縦断面図。 実施例１３の半導体装置の製造方法を説明する縦断面図。 実施例１３の半導体装置の製造方法を説明する縦断面図。 実施例１３の半導体装置の製造方法を説明する縦断面図。

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

図１は、実施例１の半導体装置の縦断面図である。

実施例１の半導体装置１は、第１導電型（図１ではｎ型）のドリフト層２と、ドリフト層２よりも裏面側に設けられた第２導電型（図１ではｐ型）のコレクタ層４と、コレクタ層４に電気的に接続されたコレクタ電極５とを有する。なお、半導体装置１は、ドリフト層２とコレクタ層４との間に第１導電型のバッファ層３も有しているが、バッファ層３の有無に関わらず実施例１の効果は得られるので、省略した構成に適用してもよい。

さらに、半導体装置１は、ドリフト層２よりも表面側に設けられた第２導電型のボディ層６と、ボディ層６を貫きドリフト層２に達する第１のトレンチ７および第２のトレンチ８とを有する。

ここで、半導体装置１は、第１のトレンチ７の内部に設けられたゲート電極９と、第１のトレンチ７の内部の側壁部とゲート電極９との間および底面部とゲート電極９との間に設けられたゲート絶縁膜１０とを有する。ゲート電極９はトレンチゲートとも呼ばれる。ゲート電極９は、例えばポリシリコンで形成されている。ゲート電極９にはゲート電位Ｇが印加されるので、図１ではゲート電極９にＧの符号を表示している。

さらに、半導体装置１は、第２のトレンチ８の内部に設けられたトレンチ内エミッタ電極１３と、第２のトレンチ８の内部の側壁部とトレンチ内エミッタ電極１３との間および底面部とトレンチ内エミッタ電極１３との間に設けられたトレンチ内絶縁膜１４と、ボディ層６の表面に設けられ、第１のトレンチ７に接し、第２のトレンチ８からは離間した第１導電型のエミッタ層１１と、エミッタ層１１とボディ層６とトレンチ内エミッタ電極１３とに電気的に接続されたエミッタ電極１２とを有する。トレンチ内エミッタ電極１３は、例えばポリシリコンで形成されている。トレンチ内エミッタ電極１３にはエミッタ電位Ｅが印加されるので、図１ではトレンチ内エミッタ電極１３にＥの符号を表示している。エミッタ層１１とボディ層６は、層間絶縁膜１５に設けられた１つのコンタクトホールを介してエミッタ電極１２に接続されており、トレンチ内エミッタ電極１３は、層間絶縁膜１５に設けられた別のコンタクトホールを介してエミッタ電極１２に接続されている。

ドリフト層２と、バッファ層３と、コレクタ層４と、ボディ層６と、エミッタ層１１は、半導体で形成されており、例えばシリコン基板などの半導体基板内にそれぞれの層が形成されている。実施例１では、第１導電型がｎ型、第２導電型がｐ型のＩＧＢＴである場合を例として説明しているが、これに限らず、第１導電型がｎ型、第２導電型がｐ型であってもよい。第１導電型がｎ型、第２導電型がｐ型の場合は、実施例中のキャリアに関する記載について、ホールと電子を逆にして読み替えればよい。例えば、キャリア排出経路でホールを排出するとの記載は、電子を排出すると読み替えればよい。
図１では、一例として、ドリフト層２の不純物濃度は低濃度であるためｎ－と表記し、エミッタ層１１の不純物濃度は高濃度であるためｎ＋と表記し、バッファ層３はｎ、ボディ層６とコレクタ層４はｐと表記しているが、これに限られず、所望の動作が可能な範囲で不純物濃度は適宜変更が可能である。本実施例以降の実施例における不純物濃度に関する記載についても同様である。

実施例１の半導体装置１は、基本セル構成１６として、２つの第２のトレンチ８の間に第１のトレンチ７と２つのボディ層６とが配置された構造となっている。

すでに説明したとおり、実施例１の半導体装置１は、内部にゲート絶縁膜１０を介してゲート電極９が形成された第１のトレンチ７と、内部にトレンチ内絶縁膜１４を介してトレンチ内エミッタ電極１３が形成された第２のトレンチ８とを有し、エミッタ層１１は第２のトレンチ８には接していない構造となっている。

第２のトレンチ８の側壁部にはエミッタ層１１が接していないため、オフ時のキャリア排出経路となり、これがない場合に比べてアバランシェに対する破壊耐量を向上させることができる。具体的には、第２のトレンチ８の側壁部に接しているボディ層６が、アバランシェで発生するホールの排出経路となり、エミッタ層１１に経路を阻害されることなくエミッタ電極１２にホールを排出することができる。また、この領域の縦方向構造は、寄生サイリスタ構造（エミッタ層１１のｎ＋／ボディ層６のｐ／ドリフト層２のｎ－／コレクタ層４のｐで形成されたｎｐｎｐサイリスタ構造）ではないので、ラッチアップすることがなく、破壊耐量が向上する。

さらに、実施例１の半導体装置１は、上記のようにオフ時のキャリア排出経路を設けてアバランシェに対する破壊耐量を確保しつつ、これとトレードオフの関係にあるＩＥ効果を高めてオン電圧の低減ができる構造を有している。具体的には、実施例１の半導体装置１は、縦断面における、第１のトレンチ７の幅をＷｇとし、第２のトレンチ８の幅をＷｅとし、第１のトレンチ７と第２のトレンチ８との間に挟まれたボディ層６の幅をＷｂとしたとき、Ｗｇ≦Ｗｂ、かつ、Ｗｅ／Ｗｂ≧２となっている。

ＷｇとＷｂの大きさは、通常用いられる範囲である０．５μｍ≦Ｗｇ≦１．８μｍ、０．５μｍ≦Ｗｂ≦１．８μｍであることが望ましいが、これに限られない。また、Ｗｂは、一般的にＷｇ以上であることが望ましいため、Ｗｇ≦Ｗｂとした。

その上で、Ｗｅ／Ｗｂ≧２、すなわち、第２のトレンチ８の幅（Ｗｅ）がボディ層６の幅（Ｗｂ）の２倍以上である幅広の第２のトレンチ８とした。上限の目安としてはＷｅ／Ｗｂ≦２０であるが、これに限られない。

実施例１の半導体装置１によれば、幅広の第２のトレンチ８により、ＩＧＢＴがオン状態の時に幅広の第２のトレンチ８の下に裏面のコレクタ側からのキャリアであるホールを多く蓄積することができるのでＩＥ効果を高めることができ、これにより表面のエミッタ側からの電子の注入が促進されオン電圧を低減できる。すなわち、幅広の第２のトレンチ８により、ＩＥ効果を高めてオン電圧の低減ができる。なお、蓄積されたホールは、その後、ボディ層６を経由してエミッタ電極１２に排出される。また、第２のトレンチ８を幅広にした場合でも、オフ時のキャリア排出経路は引き続き確保されているので、アバランシェに対する破壊耐量を確保しつつ、ＩＥ効果を高めてオン電圧の低減ができる。

さらに、トレンチ内エミッタ電極１３は、フィールドプレートとして働くので、第２のトレンチ８を幅広にした場合でも高耐圧を保持できる効果もある。

また、トレンチ内エミッタ電極１３は、トレンチ内絶縁膜１４によってドリフト層２から絶縁されているので、第２のトレンチ８の下に蓄積したホールがトレンチ内絶縁膜１４を貫通してトレンチ内エミッタ電極１３に抜けてしまうことがなく、ＩＥ効果を維持することができる。

ＩＥ効果を高めるための技術としては、トレンチゲートの間隔が狭い部分と広い部分とを設け、トレンチゲートの間隔が広い部分に第２導電型のフローティング層（フローティングＰ層）を設け、フローティング層にホールを蓄積する技術もある。しかしながら、フローティング層を設ける構成の場合、ＩＧＢＴがオン状態になると、フローティング層に過渡的にホールが流れ込み、フローティング層の電位が上昇し、フローティング層に隣接するトレンチゲートのゲート電位が持ち上げられ、ターンオン速度の加速が起こって、出力電圧の時間変化率ｄＶ／ｄｔの制御性が低下する問題が生じる可能性がある。これに対して、実施例１の半導体装置１によれば、そのような問題は発生せず、ｄＶ／ｄｔ制御性を確保できる。

実施例１の半導体装置１では、絶縁膜の信頼性が高いという効果もある。例えば、ターンオフ時は、高電界におけるキャリア（ホール）排出経路が主に第２のトレンチ８側となるので、スイッチング動作を行うゲート電極９が設けられた第１のトレンチ７はその影響を受けにくく、そうでない場合に比べゲート絶縁膜１０の信頼性は高くなる。また、第２のトレンチ８が幅広のトレンチとなっているので、細いトレンチが多数設けられているものに比べれば全体のトレンチの数が減り、ゲート電極９またはトレンチ内エミッタ電極１３と半導体基板のドリフト層２またはボディ層６との対向面積の合計（すべてのトレンチの対向面積の合計）が減るので、トレンチ内に設ける絶縁膜（ゲート絶縁膜１０とトレンチ内絶縁膜１４）の面積の合計も減り、細いトレンチが多数設けられているものに比べれば絶縁膜の信頼性確保に対するマージンは向上すると考えられる。

実施例１の半導体装置１では、トレンチ内エミッタ電極１３が設けられた第２のトレンチ８を有することで、ゲート電極９が設けられた第１のトレンチ７の数が減るので、すべてが第１のトレンチ７の場合に比べて、コレクタ－ゲート間の容量である帰還容量を低減できるという効果もある。

帰還容量をさらに低減するためには、縦断面における第１のトレンチ７の深さをｔｄとしたとき、１．０μｍ≦ｔｄ≦２．０μｍとすることが望ましい。一般的なトレンチの深さは３μｍ～８μｍであることが多いが、それより浅いトレンチとすることで、帰還容量を低減することができる。なお、ＩＥ効果を高める観点においては浅いトレンチにすることは必須ではないので、上記以外の深さのトレンチにしてもよい。また、第１のトレンチ７と第２のトレンチ８とを同一のプロセスで製造するためには、第１のトレンチ７と第２のトレンチ８の深さを同じにすることが望ましい。

帰還容量をさらに低減するためには、縦断面における、第１のトレンチ７の側壁部のゲート絶縁膜１０の厚さをｔａとし、第１のトレンチ７の底面部のゲート絶縁膜１０の厚さをｔｂとしたとき、ｔａ＜ｔｂとすることが望ましい。なお、ＩＥ効果を高める観点においてはｔａ＜ｔｂは必須ではないので、ｔａ＝ｔｂとしてもよい。なお、ｔａ＜ｔｂの場合は、ｔａ＝ｔｂの場合よりも製造プロセスが増加するので、必要に応じて採用の可否を決めればよい。また、ゲート絶縁膜１０とトレンチ内絶縁膜１４とを同一のプロセスで製造するためには、トレンチ内絶縁膜１４の厚さをゲート絶縁膜１０の厚さと同じにすることが望ましい。

以上説明した構成により、実施例１の半導体装置１によれば、ＩＧＢＴにおいて、オフ時のキャリア排出経路を設けてアバランシェに対する破壊耐量を確保しつつ、ＩＥ効果を高めてオン電圧の低減ができる半導体装置を提供することができる。また、ｄＶ／ｄｔ制御性や、絶縁膜の信頼性や、帰還容量の面も含め、トータルバランスに優れたＩＧＢＴを実現できる。

実施例２以降は、実施例１の変形例である。実施例２以降では、相違点を中心に説明し、重複する説明は省略する。

図２は、実施例２の半導体装置の縦断面図である。

実施例２の半導体装置１は、第１のトレンチ７と第２のトレンチ８との間に挟まれたボディ層６とドリフト層２との間に設けられた、ドリフト層２よりも不純物濃度が高い第１導電型の第１のバリア層１７を有する点で、実施例１と相違する。

第１のバリア層１７は、ＩＧＢＴがオン状態において、エミッタ側に流れ込むホールにとって障壁（バリア）になるので、第１のバリア層１７の下のホール濃度が増加し、ＩＧＢＴ導通時のオン電圧をさらに低減することができる。

実施例２では、第１のバリア層１７の影響で実施例１に比べてアバランシェに対する破壊耐量は多少減少するものの、減少後の破壊耐量は確保しつつ、幅広の第２のトレンチ８によってＩＥ効果を高めてオン電圧の低減ができるという点では実施例１と同じ効果を得られる。

図３は、実施例３の半導体装置の縦断面図である。

実施例３の半導体装置１は、第１のバリア層１７とドリフト層２との間に設けられた第２導電型の第２のバリア層１８を有する点で、実施例２と相違する。

実施例２のように第１のバリア層１７を設けた場合、第１のバリア層１７はドリフト層２よりも不純物濃度が高いので、ＩＧＢＴがオフの時にＰＮ接合境界から空乏層が下に伸びにくくなり、ＩＧＢＴオフ時の耐圧マージンが低下するという問題がある。

そこで、実施例３では、第１のバリア層１７の下に第２導電型の第２のバリア層１８を設けることで、電界を緩和し、ＩＧＢＴオフ時の耐圧マージンを向上させることができる。

図４は、実施例４の半導体装置の縦断面図である。

実施例４の半導体装置１は、第２のトレンチ８が、一部の領域において第３のトレンチ２０と第４のトレンチ２１とに分割されており、第３のトレンチ２０と第４のトレンチ２１との間に挟まれた領域に、第１導電型の層が表面に形成されていない第２導電型の不活性ボディ層１９を有し、不活性ボディ層１９は、エミッタ電極１２と電気的に接続されている点で、実施例１と相違する。

すなわち、実施例４の半導体装置１は、図１のような縦断面の領域と、図４のような縦断面の領域とを有した構造となっている。したがって、第３のトレンチ２０と第４のトレンチ２１の内部には、第２のトレンチ８と同様に、トレンチ内エミッタ電極１３とトレンチ内絶縁膜１４とを有しており、図４以外の場所で図１の第２のトレンチ８とつながっているので、第３のトレンチ２０と第４のトレンチ２１の内部のトレンチ内エミッタ電極１３もエミッタ電位Ｅとなっている。

不活性ボディ層１９は、キャリア排出経路として機能するので、不活性ボディ層１９を設けた領域ではＩＥ効果は減少するものの、ターンオフ時の破壊耐量のマージンをさらに向上させることができる。なお、実施例４の構造は、実施例１の製造プロセスと同じプロセスで、レイアウトの変更のみで実現可能である。

縦断面における不活性ボディ層１９の幅をＷｂ’としたとき、０．５μｍ≦Ｗｂ’≦１．８μｍであることが望ましいが、これに限られない。

第３のトレンチ２０および第４のトレンチ２１の幅は、第２のトレンチ８と同様にＷｂの２倍以上であることが望ましいが、第２のトレンチ８で十分なＩＥ効果を得られているのであれば、第３のトレンチ２０および第４のトレンチ２１の幅はＷｂの２倍より小さくてもよい。

実施例４では、不活性ボディ層１９の影響で実施例１に比べてアバランシェに対する破壊耐量は向上し、ＩＥ効果は低減するものの、破壊耐量は確保しつつ、幅広の第２のトレンチ８（必要に応じて幅広の第３のトレンチ２０、第４のトレンチ２１も）によってＩＥ効果を高めてオン電圧の低減ができるという点では実施例１と同じ効果を得られる。

図５は、実施例５の半導体装置の縦断面図である。

実施例５は、実施例４に対して、実施例２の第１のバリア層１７を適用した実施例である。なお、キャリア排出の障害にならないよう、不活性ボディ層１９の下には第１のバリア層１７は設けないことが望ましい。もともと第１のバリア層１７は選択的に形成できるので、不活性ボディ層１９の下に第１のバリア層１７を設けないようにしても製造プロセスの増加はない。

図６は、実施例６の半導体装置の縦断面図である。

実施例６は、実施例５に対して、実施例３の第２のバリア層１８を適用した実施例である。

図７は、実施例７の半導体装置の縦断面図である。

実施例７の半導体装置１は、エミッタ層１１とボディ層６とトレンチ内エミッタ電極１３とが、１つのコンタクトホール２２を介してエミッタ電極１２と接続されており、コンタクトホール２２の底面の位置はエミッタ層１１の底面の位置よりも深い点で、実施例１と相違する。

これにより、ボディ層６の幅（Ｗｂ）を小さくしたシュリンク型の基本セル構成１６とすることができるので、小型化できる、もしくは、同じ半導体基板の中に作り込める基本セルの数を増やすことができる。また、ボディ層６を経由したキャリア排出経路が狭くなるので、実施例１に比べてキャリアを蓄積する効果が高まり、ＩＥ効果を高めることができる。

なお、ボディ層６の幅（Ｗｂ）は、０．２５μｍ≦Ｗｂ≦１．８μｍであることが望ましいが、これに限られない。また、Ｗｂの下限が小さくなったことに伴い、Ｗｅ／Ｗｂの上限の目安は、Ｗｅ／Ｗｂ≦４０であることが望ましいが、これに限られない。

図８は、実施例８の半導体装置の縦断面図である。

実施例８は、実施例７に対して、実施例２の第１のバリア層１７を適用した実施例である。

図９は、実施例９の半導体装置の縦断面図である。

実施例９は、実施例８に対して、実施例３の第２のバリア層１８を適用した実施例である。

図１０は、実施例１０の半導体装置の縦断面図である。

実施例１０は、実施例７に対して、実施例４の第３のトレンチ２０、第４のトレンチ２１、不活性ボディ層１９を適用した実施例である。不活性ボディ層１９は、コンタクトホール２２と同じプロセスで形成されたコンタクトホールを介してエミッタ電極１２と接続されている。

実施例１０は、実施例４と同様に、図７のような縦断面の領域と、図１０のような縦断面の領域とを有した構造となっている。

なお、縦断面における不活性ボディ層１９の幅をＷｂ’としたとき、０．２５μｍ≦Ｗｂ’≦１．８μｍであることが望ましいが、これに限られない。

図１１は、実施例１１の半導体装置の縦断面図である。

実施例１１は、実施例１０に対して、実施例２の第１のバリア層１７を適用した実施例である。

図１２は、実施例１２の半導体装置の縦断面図である。

実施例１２は、実施例１１に対して、実施例３の第２のバリア層１８を適用した実施例である。

図１３は、実施例１３の半導体装置の製造方法のプロセスフローである。

実施例１３は、実施例１から実施例１２の半導体装置１の製造方法の一例を説明する実施例である。

図１３に示すように、基本的には一般的な半導体装置の製造方法と同じであり、ステップＳ１のウェハ準備工程において半導体基板のウェハを準備し、ステップＳ２の終端領域拡散層形成工程において、図１から図１２では図示していない終端領域に第２導電型の拡散層（深いＰウェル層とも呼ばれる）を形成し、ステップＳ３のトレンチ形成工程において、トレンチを形成し、ステップＳ４のポリシリコン電極形成工程において、ポリシリコンでゲート電極９およびトレンチ内エミッタ電極１３を形成し、ステップＳ５のボディ層・エミッタ層形成工程において、ボディ層６とエミッタ層１１を形成する。

なお、ここでは浅いトレンチを想定しているので、ステップＳ５においてボディ層６を形成しているが、深いトレンチの場合には、ステップＳ２においてボディ層６も一緒に形成するように変更してもよい。

ステップＳ６の絶縁膜形成・コンタクト開口において、層間絶縁膜１５とコンタクトホールを形成し、ステップＳ７のメタル電極形成工程において、エミッタ電極１２を形成し、ステップＳ８の裏面プロセス工程において、薄ウェハ化や裏面の不純物注入を含む裏面プロセスを行い、ステップＳ９の裏面電極形成工程において、コレクタ電極５を形成し、ステップＳ１０のウェハ検査工程においてウェハ検査を行って完成となる。

図１４Ａから図１４Ｆは、実施例１３の半導体装置の製造方法を説明する縦断面図である。図１４Ａから図１４Ｆは、図１３のステップＳ３およびステップＳ４において、第２のトレンチ８のような幅広の浅いトレンチを形成し、内部にトレンチ内絶縁膜とポリシリコン電極を形成する方法を説明する図である。なお、第１のトレンチ７のような幅広ではない浅いトレンチも同じプロセスで同時に作ることができる。

はじめに、図１４Ａに示すように、例えばシリコン基板などの半導体基板３１の上に、下から順に酸化膜３２、シリコン窒化膜３３、ＣＶＤ絶縁膜３４、レジスト３５を積層して積層膜を形成する。

次に、図１４Ｂに示すように、パターニングと積層膜のエッチングを行ったのち、トレンチ３６のエッチングを行う。

次に、図１４Ｃに示すように、レジスト３５を除去した後、トレンチ３６内のシリコン表面を酸化してトレンチ内酸化膜３７を形成する。

次に、図１４Ｄに示すように、ポリシリコン３８の膜の形成と、レジスト３５の塗布およびベークを行う。

次に、図１４Ｅに示すように、レジスト３５とポリシリコン３８の全面エッチバックを行う。なお、図１４Ｅは一例であり、レジスト３５とポリシリコン３８のエッチングレートがほぼ同一である場合を示しているが、これに限られない。

最後に、図１４Ｆに示すように、ＣＶＤ絶縁膜３４とシリコン窒化膜３３を除去する。これによって、幅広の浅いトレンチと、トレンチ内部に設けられたトレンチ内絶縁膜およびポリシリコン電極を形成することができる。

以上、本発明の実施例を説明したが、本発明は実施例に記載された構成に限定されず、本発明の技術的思想の範囲内で種々の変更が可能である。また、各実施例で説明した構成の一部または全部を組み合わせて適用してもよい。

１ 半導体装置
２ ドリフト層
３ バッファ層
４ コレクタ層
５ コレクタ電極
６ ボディ層
７ 第１のトレンチ
８ 第２のトレンチ
９ ゲート電極
１０ ゲート絶縁膜
１１ エミッタ層
１２ エミッタ電極
１３ トレンチ内エミッタ電極
１４ トレンチ内絶縁膜
１５ 層間絶縁膜
１６ 基本セル構成
１７ 第１のバリア層
１８ 第２のバリア層
１９ 不活性ボディ層
２０ 第３のトレンチ
２１ 第４のトレンチ
２２ コンタクトホール
３１ 半導体基板
３２ 酸化膜
３３ シリコン窒化膜
３４ ＣＶＤ絶縁膜
３５ レジスト
３６ トレンチ
３７ トレンチ内酸化膜
３８ ポリシリコン

Claims (15)

1. 第１導電型のドリフト層と、
   前記ドリフト層よりも裏面側に設けられた第２導電型のコレクタ層と、
   前記コレクタ層に電気的に接続されたコレクタ電極と、
   前記ドリフト層よりも表面側に設けられた第２導電型のボディ層と、
   ボディ層を貫き前記ドリフト層に達する第１のトレンチおよび第２のトレンチと、
   前記第１のトレンチの内部に設けられたゲート電極と、
   前記第１のトレンチの内部の側壁部と前記ゲート電極との間および底面部と前記ゲート電極との間に設けられたゲート絶縁膜と、
   前記第２のトレンチの内部に設けられたトレンチ内エミッタ電極と、
   前記第２のトレンチの内部の側壁部と前記トレンチ内エミッタ電極との間および底面部と前記トレンチ内エミッタ電極との間に設けられたトレンチ内絶縁膜と、
   前記ボディ層の表面に設けられ、前記第１のトレンチに接し、前記第２のトレンチからは離間した第１導電型のエミッタ層と、
   前記エミッタ層と前記ボディ層と前記トレンチ内エミッタ電極とに電気的に接続されたエミッタ電極と、を有し、
   ２つの前記第２のトレンチの間に前記第１のトレンチと２つの前記ボディ層とが配置された半導体装置において、
   縦断面における、前記第１のトレンチの幅をＷｇとし、前記第２のトレンチの幅をＷｅとし、前記第１のトレンチと前記第２のトレンチとの間に挟まれた前記ボディ層の幅をＷｂとしたとき、Ｗｇ≦Ｗｂ、かつ、Ｗｅ／Ｗｂ≧２であることを特徴とする半導体装置。
2. 請求項１において、
   ０．５μｍ≦Ｗｇ≦１．８μｍであることを特徴とする半導体装置。
3. 請求項１において、
   縦断面における前記第１のトレンチの深さをｔｄとしたとき、１．０μｍ≦ｔｄ≦２．０μｍであることを特徴とする半導体装置。
4. 請求項１において、
   縦断面における、前記第１のトレンチの前記側壁部の前記ゲート絶縁膜の厚さをｔａとし、前記第１のトレンチの前記底面部の前記ゲート絶縁膜の厚さをｔｂとしたとき、ｔａ＜ｔｂであることを特徴とする半導体装置。
5. 請求項１において、
   ０．５μｍ≦Ｗｂ≦１．８μｍであることを特徴とする半導体装置。
6. 請求項１において、
   Ｗｅ／Ｗｂ≦２０であることを特徴とする半導体装置。
7. 請求項１において、
   前記第１のトレンチと前記第２のトレンチとの間に挟まれた前記ボディ層と前記ドリフト層との間に設けられた、前記ドリフト層よりも不純物濃度が高い第１導電型の第１のバリア層を有することを特徴とする半導体装置。
8. 請求項７において、
   前記第１のバリア層と前記ドリフト層との間に設けられた第２導電型の第２のバリア層を有することを特徴とする半導体装置。
9. 請求項１において、
   前記第２のトレンチは、一部の領域において第３のトレンチと第４のトレンチとに分割されており、
   前記第３のトレンチと前記第４のトレンチとの間に挟まれた領域に、第１導電型の層が表面に形成されていない第２導電型の不活性ボディ層を有し、
   前記不活性ボディ層は、前記エミッタ電極と電気的に接続されていることを特徴とする半導体装置。
10. 請求項９において、
    縦断面における前記不活性ボディ層の幅をＷｂ’としたとき、０．５μｍ≦Ｗｂ’≦１．８μｍであることを特徴とする半導体装置。
11. 請求項１において、
    前記エミッタ層と前記ボディ層と前記トレンチ内エミッタ電極とが、１つのコンタクトホールを介して前記エミッタ電極と接続されており、
    前記コンタクトホールの底面の位置は前記エミッタ層の底面の位置よりも深いことを特徴とする半導体装置。
12. 請求項１１において、
    ０．２５μｍ≦Ｗｂ≦１．８μｍであることを特徴とする半導体装置。
13. 請求項１１において、
    Ｗｅ／Ｗｂ≦４０であることを特徴とする半導体装置。
14. 請求項１１において、
    前記第２のトレンチは、一部の領域において第３のトレンチと第４のトレンチとに分割されており、
    前記第３のトレンチと前記第４のトレンチとの間に挟まれた領域に、第１導電型の層が表面に形成されていない第２導電型の不活性ボディ層を有し、
    前記不活性ボディ層は、前記エミッタ電極と電気的に接続されていることを特徴とする半導体装置。
15. 請求項１４において、
    縦断面における前記不活性ボディ層の幅をＷｂ’としたとき、０．２５μｍ≦Ｗｂ’≦１．８μｍであることを特徴とする半導体装置。

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