CN104508824A - 宽带隙半导体器件及其制造方法 - Google Patents

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Abstract

一种宽带隙半导体器件(1)，包括衬底(10)和肖特基电极(4)。衬底(10)由具有主面(10a)的宽带隙半导体材料形成并包括第一导电类型区(17)和第二导电类型区(15)。肖特基电极(4)邻接衬底(10)的主面(10a)布置。在衬底(10)处，形成具有与主面(10a)接续的侧面(10b)以及与侧面(10b)接续的底部(10c)的沟槽。肖特基电极(4)在沟槽的侧面(10b)以及主面(10a)处邻接第一导电类型区(17)，且在沟槽的底部(10c)处邻接第二导电类型区(15)。沟槽的侧面(10b)相对于衬底(10)的主面(10a)倾斜。因此，提供能缓解肖特基电极(4)和衬底(10)之间的界面处的电场的宽带隙半导体器件(1)以及制造宽带隙半导体器件(1)的方法。

Description

宽带隙半导体器件及其制造方法
技术领域
本发明涉及一种宽带隙半导体器件，以及制造宽带隙半导体器件的方法。更特别地，本发明涉及一种能缓和肖特基电极和衬底之间的界面处的电场的宽带隙半导体器件以及制造这种宽带隙半导体器件的方法。
背景技术
诸如肖特基势垒二极管(SBD)以及结型势垒肖特基二极管(JBS)的半导体器件具有其中肖特基电极形成在衬底上的构造。因为在肖特基势垒二极管中适于用作电极材料的金属和半导体之间的功函数差小，所以与PN二极管相比，反向电压施加过程中的漏电流容易变大。因此提出各种构造以便减小漏电流。
例如，日本专利公布No.2001-85704(PTD 1)公开了一种碳化硅肖特基二极管，其包括形成在邻接肖特基电极的周边区域的衬底的区域处的p+保护环区域，其具有与衬底的主面接触的pn结。而且，日本专利公布No.2009-16603(PTD 2)公开了一种结型势垒肖特基二极管，其在邻接肖特基电极的衬底处具有集中形成的多个p型层。
引用文献列表
专利文献
PTD 1：日本专利公布No.2001-85704
PTD 2：日本专利公布No.2009-16603
发明内容
技术问题
但是，难以足够减小日本专利公布No.2001-85704和日本专利公布No.2009-16603中公开的肖特基二极管中的肖特基电极和衬底之间的界面处的电场。
鉴于上述内容，本发明的目的是提供一种能有效缓解肖特基电极和衬底之间的界面处的电场的宽带隙半导体器件，以及制造这种宽带隙半导体器件的方法。
解决问题的技术方案
根据本发明的宽带隙半导体器件包括衬底以及肖特基电极。由宽带隙半导体材料形成的衬底具有主面并包括第一导电类型区以及第二导电类型区。肖特基电极邻接衬底的主面布置。在衬底处形成沟槽，其具有与主面接续的侧面以及与侧面接续的底部。肖特基电极在沟槽的侧面和主面处邻接第一导电类型区，且在沟槽的底部处邻接第二导电类型区。沟槽的侧面相对于衬底的主面倾斜。如本文所用，宽带隙半导体材料是指具有大于硅的带隙的半导体材料。
根据本发明的宽带隙半导体器件，肖特基电极在沟槽的侧面和主面处邻接第一导电类型区，且在沟槽的底部处邻接第二导电类型区。因此，通过在反向电压的施加过程中增大第二导电类型区和第一导电类型区之间的界面处的电场，可缓解肖特基电极和第一导电类型区之间的界面处的电场。
根据本发明的宽带隙半导体器件，沟槽的侧面相对于衬底的主面倾斜。因此，与沟槽的侧面平行于衬底的主面的情况相比，可增大肖特基电极和第一导电类型区之间的接触面积。因此，可确保电流路径，因为在正向电压的施加过程中增大了电子发射的表面利用百分比。
在上述宽带隙半导体器件中，宽带隙半导体材料优选为碳化硅。因此，可获得具有高击穿电压的宽带隙半导体器件。
在上述宽带隙半导体器件中，主面相对于侧面的角度大于或等于50°且小于或等于85°。在主面相对于侧面的角度小于50°的情况下，缓解肖特基电极和第一导电类型区之间的界面处的电场的效果变得较小。在主面相对于侧面的角度大于85°的情况下，不能确保足够的电流路径。通过将主面相对于侧面的角度设定为大于或等于50°且小于或等于85°，可改善缓解肖特基电极和第一导电类型区之间的界面处的电场的效果并能确保足够的电流路径。
在上述宽带隙半导体器件中，沟槽包括彼此相邻的第一沟槽和第二沟槽。第二导电类型区包括邻接第一沟槽底部的第一第二导电类型区，邻接第二沟槽底部的第二第二导电类型区，以及布置在第一第二导电类型区和第二第二导电类型区之间的第三第二导电类型区。因此，即使在不能减小第一沟槽和第二沟槽之间的距离的情况下，也能有效缓解肖特基电极和第一导电类型区之间的界面处的电场。
优选地，在上述宽带隙半导体器件中，衬底包括邻接肖特基电极的外周的第四第二导电类型区。因此，可缓解肖特基电极外周处的电场强度。
制造根据本发明的宽带隙半导体器件的方法包括如下步骤。制备具有主面并包括第一导电类型区和第二导电类型区的由宽带隙半导体材料形成的衬底。在衬底的主面处形成具有与主面接续的侧面以及与侧面接续的底部的沟槽。形成肖特基电极，在衬底的主面和沟槽的侧面处邻接第一导电类型区，以及在沟槽的底部处邻接第二导电类型区。在形成沟槽的步骤中，沟槽的侧面形成为相对于衬底的主面倾斜。
根据制造根据本发明的宽带隙半导体器件的方法，制造具有在沟槽侧面和主面处邻接第一导电类型区以及在沟槽底部处邻接第二导电类型区的肖特基电极的宽带隙半导体器件。因此，通过增大反向电压施加过程中的第二导电类型区的电场，可缓解肖特基电极和第一导电类型区之间的界面处的电场。
根据制造根据本发明的宽带隙半导体器件的方法，制造具有相对于衬底主面倾斜的沟槽侧面的宽带隙半导体器件。因此，与沟槽侧面平行于衬底主面的情况相比，可增大肖特基电极和第一导电类型区之间的接触面积。因此，可确保电流路径，因为增大了正向电压施加过程中的电子发射的表面利用百分比。
优选地，在制造上述宽带隙半导体器件的方法中，通过热蚀刻执行形成沟槽的步骤。因此，可消除沟槽侧面处的损伤。
发明的有益效果
根据本发明，可提供一种使肖特基电极和衬底之间的界面处的电场被有效缓和的宽带隙半导体器件，以及制造宽带隙半导体器件的方法。
附图说明
图1是示意性示出根据本发明第一实施例的宽带隙半导体器件的构造的截面图。
图2是图1中的区域II的放大图。
图3是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法的流程图。
图4是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第一步的截面图。
图5是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第二步的截面图。
图6是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第三步的截面图。
图7是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第四步的截面图。
图8是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第五步的截面图。
图9是示意性示出制造根据本发明第一实施例的宽带隙半导体器件的方法中的第六步的截面图。
图10是示意性示出根据本发明第二实施例的宽带隙半导体器件的构造的截面图。
图11是示意性示出制造根据本发明第二实施例的宽带隙半导体器件的方法中的第五步的截面图。
图12是示意性示出制造根据本发明第二实施例的宽带隙半导体器件的方法中的第六步的截面图。
具体实施方式
以下将根据附图说明本发明的实施例。在附图中，相同或相应的元件具有所指定的相同的参考符号，并将不再重复其说明。
[第一实施例]
首先将参考图1说明作为根据本发明第一实施例的宽带隙半导体器件的肖特基势垒二极管1的构造。如图1中所示，本实施例的肖特基势垒二极管1主要包括衬底10，肖特基电极4以及欧姆电极30。衬底10由宽带隙半导体材料形成并具有主面10a。宽带隙半导体材料是指具有大于硅的带隙的半导体材料。具体地，碳化硅，氮化镓以及金刚石可作为宽带隙半导体材料。
衬底10包括n+衬底11，电场终止层12，n型区17，结终止延伸(JTE)区16以及p型区15。N+衬底11对应于包含诸如氮(N)的杂质的由单晶碳化硅形成的衬底。n+衬底的杂质浓度例如约为5×1018cm-3。电场终止层12中包括的氮等的杂质浓度约为大于等于5×1017cm-3并小于等于约1×1018cm-3。n型区17中的氮等的杂质浓度例如为1×1016cm-3。p型区15中的铝等的杂质浓度例如约为1×1019cm-3。
在衬底10的主面10a处，形成多个沟槽2(参考图8)。参考图2和8，沟槽2包括与主面10a接续的侧面10b以及与侧面10b接续的底部10c。肖特基电极4在沟槽2的侧面10b和主面10a处邻接n型区17(第一导电类型区)，并在沟槽2的底部10c处邻接p型区15(第二导电类型区)。沟槽2的侧面10b相对于衬底10的主面10a倾斜。优选地，主面10a相对于侧面的角度θ小于90°。优选地，主面10a相对于侧面的角度θ大于等于50°并小于等于85°。焊盘电极60形成为在沟槽2中与肖特基电极4接触。p型区16a在主面10a处邻接肖特基电极4以及由绝缘体形成的保护膜70。沟槽2的底部10c可以是平面或线型的。在底部10c是线型的情况下，彼此面对的两个侧面10b在底部10c处邻接，因此沟槽2在图1的示意图中呈V形。
参考图1，JTE区16是具有注入了诸如铝(Al)或硼(B)离子的杂质的p型区。这种p型区的杂质浓度例如约为2×1017cm-3。JTE区16包括与肖特基电极4的外周4a接触的p型区16a，以及布置在p型区16a的外周侧并不与肖特基电极4接触的p型区16b。衬底10可具有电场停止区(未示出)以便围绕JTE区16。电场停止区是具有注入了诸如磷(P)的离子的n+型区。
肖特基电极4例如由钛(Ti)形成。对于肖特基电极4来说，除钛之外还可采用镍(Ni)，氮化钛(TiN)，金(Au)，钼(Mo)，钨(W)等等。肖特基电极4和p型区15之间的接触面积约为肖特基电极4和衬底10之间的接触面积的50％。
参考图1，邻接肖特基电极4形成焊盘电极60。焊盘电极60例如由铝形成。邻接焊盘电极60，肖特基电极4以及衬底10的主面10a形成保护膜70。而且，邻接n+衬底11布置欧姆电极30。欧姆电极30例如由镍形成。而且，邻接欧姆电极30布置例如由钛，镍，银或其合金形成的焊盘电极40。
以下将参考图3－9说明制造作为根据本发明实施例的宽带隙半导体器件的肖特基势垒二极管的方法。
参考图4，如步骤S10(图3)，执行衬底制备步骤。在步骤S10中，通过切割由例如4H多晶型的单晶碳化硅形成的晶锭(未示出)而制备具有n型导电性(第一导电类型)的n+衬底11。N+衬底包含诸如氮(N)的杂质。n+衬底的杂质浓度例如约为5×1018cm-3。
随后，电场终止层12形成在n+衬底11上。电场终止层12是n型碳化硅层。电场终止层12中包括的磷等的杂质浓度例如大于或等于约5×1017cm-3并小于或等于约1×1018cm-3。随后，在电场终止层12上通过外延生长形成n型导电性(第一导电类型)的n型区14。因此，制备由宽带隙半导体材料形成的第一导电类型的衬底10。
随后，如步骤S20(图3)执行第一离子注入步骤。在本步骤S20中，如图5中所示，具有对应于将要形成p型区15的区域的开口的由二氧化硅形成的掩模提供在衬底10上。随后，例如铝(Al)离子注入n型区14以形成p型导电性(第二导电类型)的p型区15。p型区15的杂质浓度例如约为1×1019cm-3。
对于步骤S30(图3)来说，执行外延层形成步骤。在步骤S30中，如图6中所示，通过外延生长形成n型区17以便邻接p型区15和n型区14。n型区17的杂质浓度例如约为1×1016cm-3。因此，制备宽带隙半导体材料的衬底10，其具有主面10a并包括n型区17(第一导电类型区)以及p型区15(第二导电类型区)。
对于步骤S40(图3)来说，执行第二离子注入步骤。在步骤S40中，如图7中所示，在衬底10上提供具有对应于将要形成的JTE区16的区域的开口的由二氧化硅形成的掩模。随后，例如铝(Al)离子注入n型区17以形成p型导电性(第二导电类型)的JTE区16。JTE区16可包括多个p型区16a和16b。JTE区16的杂质浓度例如约为2×1017cm-3。
对于步骤S50(图3)来说，执行沟槽形成步骤。具体地，在衬底处提供由二氧化硅形成的掩模。随后，通过执行采用SF6或SF6和O2的混合气体作为反应气体的电感耦合等离子反应离子蚀刻(ICP-RIE)，形成具有基本沿n型区17的厚度方向(附图中的垂直方向)延伸的侧壁的凹槽。凹槽经历热蚀刻。可通过在例如包含至少一种类型的卤素原子的反应气体的气氛下加热而执行热蚀刻。至少一种类型的卤素原子至少包括氯(Cl)原子或氟(F)原子。气氛例如是Cl2,SF6或CF4。例如，利用氯气和氧气的混合气体作为反应气体，例如在大于或等于700℃并小于或等于1000℃的热处理温度下执行热蚀刻。因此，在衬底10的主面10a处形成了具有与主面10a接续的侧面10b以及与侧面10b接续的底部10c的沟槽2(参考图8)。
除上述氯气和氧气之外，反应气体还可包括载气。对于载气来说，可采用氮(N2)气，氩气，氦气等等。当热处理设定在大于或等于700℃并小于或等于1000℃的温度下时，SiC的蚀刻速率例如变成约70μm/小时。而且，形成沟槽2以致沟槽2的侧壁10b相对于衬底10的主面10a倾斜。主面10a相对于侧面10b的角度θ(参考图2)优选大于或等于50°并小于或等于85°。
随后，执行活化退火。具体地，在诸如氩气的惰性气体气氛下，在约1800℃的温度下加热衬底10。因此，活化通过第一离子注入步骤(S20)以及第二离子注入步骤(S40)引入的杂质，从而产生所需载流子。
对于步骤S60(图3)来说，执行肖特基电极形成步骤。具体地，参考图8，邻接衬底10的主面10a，沟槽2的侧面10b和底部10c形成肖特基电极4。更详细地，在衬底10的主面10a以及侧面10b处邻接n型区17并在底部10c处邻接p型区15形成肖特基电极4。肖特基电极4是诸如钛(Ti)，镍(Ni)，钼(Mo)，钨(W)以及氮化钛(TiN)的金属膜。在例如通过溅射形成金属膜之后，通过退火加热肖特基电极4。随后，例如由铝形成的焊盘电极60提供在肖特基电极4上并与其接触。
优选地，形成肖特基电极4以致肖特基电极4的外周4a邻接形成在衬底10处的p型区16a。p型区16a是诸如铝(Al)或硼(B)离子的杂质进行注入的区域。p型区16a的杂质浓度例如约为2×1017cm-3。
对于步骤S70(图3)来说，执行保护膜形成步骤。具体地，参考图9，邻接焊盘电极60，肖特基电极4以及衬底10的主面10a形成保护膜70。
随后，执行欧姆电极形成步骤。具体地，将相对于衬底10的主面10a的表面(背面侧)接地，且提供与背面接触的例如由镍形成的欧姆电极30。随后，邻接欧姆电极30提供例如由钛，镍，银或其合金形成的焊盘电极40。因此，完成作为图1中所示的宽带隙半导体器件的肖特基势垒二极管1。
虽然已经相对于第一导电类型为n型且第二导电类型为p型而说明了本实施例，但是第一导电类型可以是p型且第二导电类型可以是n型。而且，已经根据作为本实施例中的宽带隙半导体器件的肖特基势垒二极管的示例说明了本发明，但本发明不限于此。宽带隙半导体器件可以是具有肖特基结的晶体管，例如金属半导体场效应晶体管(MESFET)或高电子迁移率晶体管(HEMT)。
以下将说明根据第一实施例的肖特基势垒二极管1及其制造方法的功能优势。
根据本实施例的肖特基势垒二极管1，肖特基电极4在沟槽2的侧面10b以及主面10a处邻接n型区17，以及在沟槽2的底部10c处邻接p型区15。因此，通过增大反向电压施加过程中的p型区处的电场，可缓解肖特基电极4和n型区17之间的界面处的电场。
根据本实施例的肖特基势垒二极管1，沟槽2的侧面10b相对于衬底10的主面10a倾斜。因此，与沟槽2的侧面10b平行于主面10a的情况相比，可增加肖特基电极4和n型区17之间的接触面积。因此，可确保电流路径，因为增大了正向电压施加过程中的电子发射的表面利用百分比。
而且，用于本实施例的肖特基势垒二极管1的宽带隙半导体材料是碳化硅。因此，可获得具有高击穿电压的肖特基势垒二极管1。
根据本实施例的肖特基势垒二极管1，主面10a相对于侧面10b的角度大于或等于50°并小于或等于85°。在主面10a相对于侧面10b的角度小于50°的情况下，缓解肖特基电极4和n型区17之间的界面处的电场的效果变得较小。在主面10a相对于侧面10b的角度大于85°的情况下，不能确保足够的电流路径。通过将主面10a相对于侧面10b的角度设定为大于或等于50°并小于或等于85°，可改善缓解肖特基电极4和n型区17之间的界面处的电场的效果并确保足够的电流路径。
而且，根据本实施例的肖特基势垒二极管1，衬底10包括邻接肖特基电极4的外周4a的p型区16a。因此，可缓解肖特基电极4的外周4a处的电场强度。
根据制造本实施例的肖特基势垒二极管1的方法，肖特基电极在沟槽2的侧面10b以及主面10a处邻接n型区17，并在沟槽2的底部10c处邻接p型区15。因此，通过增大反向电压施加过程中的p型区15的电场，可缓解肖特基电极4和n型区17之间的界面处的电场。
根据制造本实施例的肖特基势垒二极管1的方法，沟槽2的侧面10b相对于衬底10的主面10a倾斜。因此，与沟槽2的侧面10b平行于衬底10的主面10a的情况相比，可增大肖特基电极4和n型区17之间的接触面积。因此，可确保电流路径，因为在正向电压的施加过程中增大了电子发射的表面利用百分比。
而且，根据制造本实施例的肖特基势垒二极管1的方法，通过热蚀刻执行形成沟槽2的步骤。因此，可消除沟槽2的侧面10b处的损伤。
[第二实施例]
将参考图10说明作为根据本发明第二实施例的宽带隙半导体器件的肖特基势垒二极管1的构造。第二实施例的肖特基势垒二极管1不同于第一实施例的肖特基势垒二极管1之处在于提供了邻接肖特基电极4的第一p型区16a以及不邻接肖特基电极4的第二p型区16b。剩余元件类似于第一实施例的肖特基势垒二极管1。
参考图10和11，第二实施例的肖特基势垒二极管1包括彼此相邻的第一沟槽2a和第二沟槽2b。p型区15包括邻接第一沟槽2a底部10c的第一p型区15a(第一第二导电类型区)，邻接第二沟槽2b底部10c的第二p型区15b(第二第二导电类型区)以及布置在第一p型区15a和第二p型区15b之间的第三p型区15c(第三第二导电类型区)。第一p型区15a和第二p型区15b中每一个都形成为在底部与肖特基电极4接触。第三p型区15c不形成为与肖特基电极4接触。第三p型区15c布置为围绕第一p型区15a和第二p型区15b的中部。
将说明制造作为根据本发明第二实施例的宽带隙半导体器件的肖特基势垒二极管1的方法。
执行类似于第一实施例中所述的步骤以制备图7中所示的衬底10。随后，通过类似于第一实施例中所述的沟槽形成步骤S50的步骤形成沟槽2。与其中沟槽2形成为所有p型区15的表面都在沟槽2的底部10c处暴露的第一实施例相比，第二实施例的沟槽2形成为提供具有在沟槽2的底部10c处暴露的表面的第一和第二p型区15a和15b，以及具有在沟槽2的底部10c处没有暴露的表面的第三p型区15c。
参考图12，通过类似于第一实施例中所述的肖特基电极形成步骤S60的步骤形成肖特基电极4。具体地，形成在衬底10的主面10a和侧面10b处邻接n型区17，并在底部10c处邻接p型区15a的肖特基电极4。肖特基电极4形成为与具有在底部10c处暴露的表面的p型区15a和15b接触，但不形成为与具有在底部10c处没有暴露的表面的p型区15c接触。
随后，通过类似于第一实施例中所述的步骤，形成焊盘电极60，保护膜70，欧姆电极30以及焊盘电极40，从而完成作为图10中所示的宽带隙半导体器件的肖特基势垒二极管1。
根据本实施例的肖特基势垒二极管1，沟槽2包括彼此邻接的第一沟槽2a和第二沟槽2b。p型区15包括邻接第一沟槽2a的底部10c的第一p型区15a，邻接第二沟槽2b的底部10c的第二p型区15b，以及布置在第一p型区15a和第二p型区15b之间的第三p型区15c。因此，即使在不能减小第一沟槽2a和第二沟槽2b之间的距离时也能有效缓解肖特基电极4和n型区17之间的界面处的电场。
应当理解的是本文公开的实施例在各个方面都是说明性而非限制性的。本发明的范围由权利要求的项限定，而不是由上述内容限定，且旨在涵盖等效于权利要求的项的范围和含义内的任何变型。
参考标记列表
1肖特基势垒二极管；2沟槽；2a第一沟槽；2b第二沟槽；4肖特基电极；4a外周；10衬底；10a主面；10b侧面；10c底部；11n+衬底；12电场终止层；14n型区；15p型区；15a第一p型区；15b第二p型区；15c第三p型区；16JTE区；16a，16b p型区；17n型区；30欧姆电极；40，60焊盘电极；70保护膜。

Claims (7)

1.一种宽带隙半导体器件，包括：
衬底，所述衬底由宽带隙半导体材料形成，具有主面，并且包括第一导电类型区和第二导电类型区，以及
邻接所述衬底的所述主面布置的肖特基电极，
所述衬底具有形成的沟槽，所述沟槽包括与所述主面接续的侧面以及与所述侧面接续的底部，
所述肖特基电极在所述沟槽的所述侧面以及所述主面处邻接所述第一导电类型区，并且在所述沟槽的所述底部处邻接所述第二导电类型区，
所述沟槽的所述侧面相对于所述衬底的所述主面倾斜。
2.根据权利要求1所述的宽带隙半导体器件，其中所述宽带隙半导体材料包括碳化硅。
3.根据权利要求1或2所述的宽带隙半导体器件，其中所述主面相对于所述侧面的角度大于或等于50°且小于或等于85°。
4.根据权利要求1－3中的任一项所述的宽带隙半导体器件，其中
所述沟槽包括彼此相邻的第一沟槽和第二沟槽，
所述第二导电类型区包括邻接所述第一沟槽的底部的第一第二导电类型区，邻接所述第二沟槽的底部的第二第二导电类型区，以及布置在所述第一第二导电类型区和所述第二第二导电类型区之间的第三第二导电类型区。
5.根据权利要求1－4中的任一项所述的宽带隙半导体器件，其中所述衬底包括邻接所述肖特基电极的外周的第四第二导电类型区。
6.一种制造宽带隙半导体器件的方法，包括以下步骤：
制备衬底，所述衬底由宽带隙半导体材料形成，具有主面，并且包括第一导电类型区和第二导电类型区，
在所述衬底的所述主面处形成沟槽，所述沟槽具有与所述主面接续的侧面以及与所述侧面接续的底部，以及
形成肖特基电极，所述肖特基电极在所述衬底的所述主面以及所述沟槽的所述侧面处邻接所述第一导电类型区，并且在所述沟槽的所述底部处邻接所述第二导电类型区，
在形成沟槽的所述步骤中，所述沟槽的所述侧面形成为相对于所述衬底的所述主面倾斜。
7.根据权利要求6所述的制造宽带隙半导体器件的方法，其中通过热蚀刻执行形成沟槽的所述步骤。
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