CN103426905B - 半导体结构、具有其的半导体器件和用于制造其的方法 - Google Patents

半导体结构、具有其的半导体器件和用于制造其的方法 Download PDF

Info

Publication number
CN103426905B
CN103426905B CN201310181415.9A CN201310181415A CN103426905B CN 103426905 B CN103426905 B CN 103426905B CN 201310181415 A CN201310181415 A CN 201310181415A CN 103426905 B CN103426905 B CN 103426905B
Authority
CN
China
Prior art keywords
single crystal
semiconductor
crystal semiconductor
monocrystalline
semiconductor part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310181415.9A
Other languages
English (en)
Other versions
CN103426905A (zh
Inventor
M.普拉佩特
H-J.舒尔策
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of CN103426905A publication Critical patent/CN103426905A/zh
Application granted granted Critical
Publication of CN103426905B publication Critical patent/CN103426905B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明涉及具有半导体结构、具有其的半导体器件和用于制造其的方法。根据实施例，一种半导体结构，包括：第一单晶半导体部分，在参考方向上具有第一晶格常数；处于所述第一单晶半导体部分上的第二单晶半导体部分，在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数；以及金属层，在所述第二单晶半导体部分上形成并与所述第二单晶半导体部分相接触。

Description

半导体结构、具有其的半导体器件和用于制造其的方法
技术领域
本文描述的实施例涉及在半导体本体与金属层之间具有均匀深的尖状物的半导体结构、具有这种半导体结构的半导体器件和用于制造这种半导体结构的方法。
背景技术
半导体器件包括需要通常通过金属层而接触的掺杂区。在许多应用中，由于铝的低欧姆电阻和与半导体的良好接触电阻，针对金属层使用铝或铝合金。然而，铝金属层与半导体衬底之间的界面易于形成尖状物。这种尖状物形成在典型地在铝金属层的沉积之后执行的退火期间，例如在350℃与450℃之间的温度范围内。所形成且延伸至半导体衬底中的尖状物可能导致可毁坏半导体器件的电流丝。此外，延伸相当深至半导体衬底中的尖状物可以到达pn结或掺杂区，从而产生短路。
用于减少尖状物的生成的一种尝试是降低退火温度。然而，这仅在有限情况下可能。另一种尝试是在半导体衬底与金属层之间形成阻挡层。这种阻挡层需要是无缺陷的，以充当阻挡层。否则，该阻挡层甚至会增强尖状物生成。此外，阻挡层可能影响金属层与半导体衬底之间的接触电阻。
鉴于以上内容，存在改进的需要。
发明内容
根据实施例，一种半导体结构，包括：第一单晶半导体部分，在参考方向上具有第一晶格常数；处于所述第一单晶半导体部分上的第二单晶半导体部分，在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数；以及金属层，在所述第二单晶半导体部分上形成并与所述第二单晶半导体部分相接触。
根据实施例，一种包括半导体本体的半导体器件，所述半导体本体包括：第一单晶半导体部分，在参考方向上具有第一晶格常数；处于所述第一单晶半导体部分上的第二单晶半导体部分，在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数；以及至少一个pn结，在所述半导体本体的第一单晶半导体部分中形成。所述半导体器件还包括：金属层，在所述第二单晶半导体部分上形成并与所述第二单晶半导体部分欧姆接触。
根据实施例，一种用于制造半导体结构的方法，包括：提供在参考方向上具有第一晶格常数的第一单晶半导体部分；在所述第一单晶半导体部分上形成在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数的第二单晶半导体部分；以及在所述第二单晶半导体部分上且与所述第二单晶半导体部分相接触地形成金属层。
根据实施例，一种用于制造半导体本体的方法，包括：提供在参考方向上具有第一晶格常数的第一单晶半导体晶片；提供在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数的第二单晶半导体晶片；将所述第一单晶半导体晶片接合至所述第二单晶半导体晶片，以形成包括第一单晶半导体部分和第二单晶半导体部分的半导体本体，所述第一单晶半导体部分在所述参考方向上具有第一晶格常数，所述第二单晶半导体部分在所述参考方向上具有第二晶格常数；以及在所述第二单晶半导体部分上且与所述第二单晶半导体部分相接触地形成金属层。
本领域技术人员将在阅读以下具体实施方式时以及在查看附图时认识到附加特征和优势。
附图说明
附图中的组件不必按比例绘制，而是重点在于示意本发明的原理。此外，在附图中，相似的参考标记指示对应的部分。在附图中：
图1A至1C示意了根据实施例的用于制造在半导体本体与金属层之间具有受控尖状物形成的半导体结构的方法的工艺；
图2示意了根据实施例的半导体结构；
图3示意了根据实施例的半导体结构；
图4A至4D示意了根据实施例的用于制造在半导体本体与金属层之间具有受控尖状物形成的半导体结构的方法的工艺；
图5A至5D示意了根据实施例的用于制造在半导体本体与金属层之间具有受控尖状物形成的半导体结构的方法的工艺；
图6示意了根据实施例的在半导体本体与金属化部（metallisation）之间具有减少尖状物形成的双极型半导体器件；
图7示意了根据另一实施例的在半导体本体与金属化部之间具有减少尖状物形成的双极型半导体器件；
图8示意了根据另一实施例的在半导体本体与金属化部之间具有减少尖状物形成的半导体器件；
图9A和9B示意了<100>硅材料的横截面和表面的SEM显微图，其示出了在铝的湿化学移除之后的尖状物形成；以及
图10A和10B示意了<111>硅材料的横截面和表面的SEM显微图，其示出了在铝的湿化学移除之后的尖状物形成。
具体实施方式
在以下具体实施方式中，参照了附图，这些附图形成以下具体实施方式的一部分，并且在这些附图中以示意的方式示出了在其中可实施本发明的具体实施例。在这一点上，参照所描述的（多个）附图的定向，使用了方向性术语，诸如“顶”、“底”、“前”、“后”、“首”、“尾”等等。由于实施例的组件可以以多个不同定向而定位，因此方向性术语用于示意的目的而决不进行限制。应当理解，在不脱离本发明的范围的前提下，可以利用其他实施例并且可以进行结构上或逻辑上的改变。因此，以下具体实施方式不应在限制意义上采用，并且本发明的范围由所附权利要求限定。所描述的实施例使用不应被理解为限制所附权利要求的范围的特定语言。
如本说明书中使用的术语“横向的”意在描述与半导体衬底的主要表面平行的定向。
如本说明书中使用的术语“垂直的”意在描述与半导体衬底的主要表面垂直地布置的定向。
在本说明书中，半导体衬底的第二表面被视为由下表面或背面表面形成，而第一表面被视为由半导体衬底的上表面、前表面或主要表面形成。因此，如本说明书中使用的术语“在……之上”和“在……之下”描述在考虑该定向的情况下结构特征与另一结构特征的相对位置。
当参照半导体器件时，意指至少两端子器件，示例是二极管。半导体器件还可以是三端子器件，诸如场效应晶体管（FET）、绝缘栅双极型晶体管（IGBT）、结型场效应晶体管（JFET）和晶闸管，举这几个例子。半导体器件还可以包括多于三个端子。根据实施例，半导体器件是功率器件。集成电路包括多个集成器件。
参照图1，描述半导体结构的第一实施例。提供了形成第一单晶半导体部分的第一半导体衬底110。第一半导体衬底110包括第一表面111和与第一表面111相对的第二表面112。形成第一单晶半导体部分的第一半导体衬底110由在参考方向上具有第一晶格常数的单晶半导体材料组成。根据实施例，单晶半导体材料由具有<100>晶格结构的单晶硅组成，其中，标记<100>描述立方晶格的密勒指数。参考方向可以是例如第一表面111的法向。
单晶半导体材料可以由适于制造半导体器件的任何半导体材料制成。这种材料的示例包括（但不限于此）一元半导体材料（诸如硅（Si））、IV族化合物半导体材料（诸如碳化硅（SiC）或锗化硅（SiGe））、二元、三元或四元III-V族半导体材料（诸如砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、磷化镓铟（InGaP）或磷砷化镓铟（InGaAsP））以及二元或三元II-VI族半导体材料（诸如碲化镉（CdTe）和碲镉汞（HgCdTe）），举这几个例子。上述半导体材料还被称作同质结半导体材料。当将两种不同半导体材料进行组合时，形成异质结半导体材料。异质结半导体材料的示例包括（但不限于此）硅-碳化硅（Si-SiC）和SiGe分级异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC和Si-SiC材料。
在另一工艺中，如图1B中所示，在第一半导体衬底110的第一表面111上形成第二半导体衬底120，这里，第二半导体衬底120形成第二单晶半导体部分。可以使用诸如沉积、溅射、包括如以下进一步描述的所谓智能切割工艺的晶片接合等不同工艺来形成第二单晶半导体部分120。根据实施例，第二单晶半导体部分120与第一单晶半导体部分110直接接触。
第二单晶半导体部分120在参考方向上具有与第一单晶半导体部分110的第一晶格常数不同的第二晶格常数。根据实施例，第二单晶半导体部分120由单晶硅组成并具有<111>晶格定向，其中，再一次，标记<111>描述立方晶格的密勒指数。根据实施例，第二单晶半导体部分120具有约0.5 μm与约5 μm之间的厚度。
根据实施例，第一单晶半导体部分和第二单晶半导体部分由相同半导体材料（诸如，如上所述的硅）制成，并一起形成例如如以下进一步描述的双极型或单极型半导体器件的半导体本体190。
在另一工艺中，如图1C中所示，在第二单晶半导体部分120上且与第二单晶半导体部分120相接触地形成金属层130。金属层130可以由单个金属层、金属合金层或其组合组成。例如，金属层130可以包括至少铝或铝合金。可以例如通过溅射或化学气相沉积来沉积金属层130。最后，在提高的温度处执行可选退火工艺。
如图1C中所示，形成包括以下各项的半导体结构：第一单晶半导体部分110，在参考方向上具有第一晶格常数；处于第一单晶半导体部分110上的第二单晶半导体部分120，在该参考方向上具有与第一晶格常数不同的第二晶格常数；以及金属层130，在第二单晶半导体部分120上形成并与第二单晶半导体部分120相接触。典型地，金属层130形成与第二单晶半导体部分120的欧姆接触。
如上所述，第二单晶半导体部分120（即，上述实施例中的<111>单晶硅材料）被布置在第一单晶半导体部分110（即，上述实施例中的<100>单晶硅材料）与金属层130之间，并且，根据实施例，该第二单晶半导体部分120与第一单晶半导体部分110和金属层130直接接触。
当对金属层130进行退火时，具有与第一单晶半导体部分110不同的晶格定向的第二单晶半导体部分120提供了受控的尖状物形成。例如，与<100>硅层或部分相比，具有<111>定向的硅层或部分示出了不那么深地形成的尖状物的尖状物形成，使得尖状物的深度比在<100>硅层处更均匀。已经在铝的湿化学移除之后使用扫描电子显微术（SEM）、以实验方式确认这一点。
图9A示出了关于在表面上具有<100>晶格定向的单晶硅材料的表面的垂直的横截面的SEM显微图。已经切割和抛光<100>单晶硅材料，使得尖状物孔暴露。如本文使用的术语“尖状物”指代由在<100>单晶硅材料的表面上布置的铝层形成的突出部。这种突出部延伸至<100>单晶硅材料中。由于已经在拍摄SEM显微图之前湿化学移除铝层，因此在图9A中未示出铝层。所移除的突出部在<100>单晶硅材料的表面中留下尖状物孔，如图9A和9B中可见。
如从图9A中可推知，尖状物孔可以具有几乎1 μm的深度，其中，倾斜的侧壁接近54.7°的典型角度。图9B示出了向已经在拍摄显微图之前从其移除铝层的相同<100>单晶硅材料的表面上的斜视图。铝残渣部分地保持处于尖状物孔中。已经在约400℃处的14h（小时）的热退火之后拍摄图9A和9B。
与图9A和9B不同，图10A和10B示意了在400℃处的8h退火之后<111>单晶硅材料的情形。图10A示出了与<111>单晶硅材料的表面垂直的垂直横截面的SEM显微图，而图10B示出了向相同<111>单晶硅材料的表面上的斜视图。再一次，已经通过湿化学蚀刻来移除铝层。如SEM所揭示，与图9A的<100>单晶硅材料相比，在约285 nm的本示例中，尖状物孔具有显著减小的深度，但是，这些尖状物孔显得比在<100>单晶硅材料上更宽。
在不希望受理论束缚的情况下，相信该区别是硅向铝中的不同扩散特性的结果。在<100>表面处，特别是在通过热退火而激活时，硅可以容易地扩散至铝中，从而允许铝生长至硅的深度处并形成尖状物。由于扩散特性强烈地依赖于晶格定向，因此形成具有54.7°的特性角度的侧壁。
在<111>表面处，扩散是有限的，并且因此，深尖状物孔的形成受限。然而，当硅扩散至铝中时，生成在其侧壁处具有<100>定向的小孔或空隙。在这些侧壁处，如上所说明，硅的显著更高的扩散发生，使得空隙或小孔横向生长比垂直生长更快。由此，在<111>表面处形成浅但宽的空隙或尖状物孔。
对于半导体器件，这是有益的，原因在于：可以避免深尖状物孔，并且因此，铝向单晶硅材料的深度处的生长是有限的。这允许在与具有与<100>单晶硅材料直接接触的金属层的器件相比更低的深度处形成pn结和/或掩埋的掺杂区。此外，宽尖状物孔提供了金属层与单晶硅材料之间的更平坦接触形成，使得电流成丝的风险降低。
上述半导体结构或者使用具有与第一单晶半导体部分不同的晶格定向的第二单晶半导体部分的金属化接触结构对具有在第一单晶半导体部分中布置的至少两个掺杂区且在其中形成pn结的半导体器件来说特别有用。例如，图2示出了具有半导体本体190的半导体器件，半导体本体190具有与彼此直接接触的第一单晶半导体部分110和第二单晶半导体部分120。在第一单晶半导体部分110中形成第一导电类型的第一掺杂区113和第二导电类型的第二掺杂区114，第一掺杂区113和第二掺杂区114在距第二单晶半导体部分120给定距离处形成pn结115。在该实施例中，第二单晶半导体部分120具有与（即，第一导电类型的）第一半导体区113相同的导电类型。根据实施例，第一半导体区113和第二单晶半导体部分120彼此直接接触并具有相同掺杂浓度，以避免或减少电气界面的形成。还将可以给第一半导体区113和第二单晶半导体部分120提供不同掺杂浓度。由于第二单晶半导体部分120与金属层130直接接触，因此期望足够高的掺杂浓度，以改进第二单晶半导体部分120与金属层130之间的欧姆接触。
图3示意了与图2的实施例类似的实施例，但是其中，金属层130、130’处于半导体本体190的相对表面上。在该实施例中，在半导体本体190的第二掺杂区114上且与半导体本体190的第二掺杂区114相接触地形成第二单晶半导体部分120’，并且第二单晶半导体部分120’具有与第二掺杂区114相同的导电类型。提供了在半导体本体190的相应相对表面上且与半导体本体190的相应相对表面相接触地布置的第二单晶半导体部分120、120’这两者，以在相应掺杂区（第一和第二掺杂区113、114）与相应金属层130、130’之间建立低欧姆接触。
如以上结合图1A至1C描述，可以通过以下操作来形成具有第一和第二单晶半导体部分的半导体结构：提供在参考方向上具有第一晶格常数的第一单晶半导体部分110；在第一单晶半导体部分110上形成在该参考方向上具有与第一晶格常数不同的第二晶格常数的第二单晶半导体部分120；以及在第二单晶半导体部分120上且与第二单晶半导体部分120相接触地形成金属层130。
根据实施例，可以通过以下操作来形成第二单晶半导体部分120：在第一单晶半导体部分110上形成从由微晶半导体层、部分微晶半导体层、非晶半导体层和部分非晶半导体层构成的组中选择的半导体层120；以及在提高的温度处对半导体层120进行退火，以使半导体层120结晶或再结晶，从而在第一单晶半导体部分110上且与第一单晶半导体部分110相接触地形成第二单晶半导体部分120。可以在等于或高于800℃（例如，在约800℃与约1250℃之间的温度范围内）的温度处执行退火。根据实施例，在约1100℃与约1200℃之间的范围内的温度处执行退火。在这些温度处，半导体层120再结晶并形成具有与第一单晶半导体部分110不同的晶格定向的第二单晶半导体部分120。
上述工艺是有成本效益的并且不需要附加设备。
在该描述的框架内，术语“单晶”描述了具有从约10 nm至约100 μm的范围内以及特别地从约100 nm至约30 μm的范围内的晶体的多晶结构。与此不同，非晶层包括比10 nm更小的晶体。
可以通过以下操作来形成半导体层120：通过溅射或蒸发工艺或者通过化学气相沉积来沉积半导体材料。
根据实施例，半导体层120的形成包括利用低能粒子来对表面（例如，第一单晶半导体部分110的第一表面111）进行辐照，以将第一单晶半导体部分110的至少一段或部分转换为部分或完全微晶或非晶的半导体层120。合适的低能粒子是例如通过使第一单晶半导体部分110经受氢等离子体而辐照的氢离子。低能粒子使半导体材料从第一单晶半导体部分110的受辐照的表面部分地蒸发。蒸发的材料再沉积在表面上。可以例如通过控制等离子体能量和等离子体处理的持续时间，调整再沉积的材料的深度和再沉积的材料非晶或微晶的程度。将形成半导体层120的再沉积的半导体材料也可以掺杂有低能粒子。在这种情况下，图1B示意了在利用低能粒子进行处理之后的半导体本体。
随后，如上所述，使再沉积的材料经受热退火，以发起再结晶。退火可以包括炉内退火，如上所述。
还可以通过接合来形成第二单晶半导体部分。接下来结合图4A至4D和5A至5D描述这一点。根据实施例，提供了第一单晶半导体晶片210和第二单晶半导体晶片220’，第一单晶半导体晶片210在参考方向上具有第一晶格常数，第二单晶半导体晶片220’在该参考方向上具有与第一晶格常数不同的第二晶格常数。第一单晶半导体晶片210具有第一表面211和与第一表面211相对的第二表面212。第二单晶半导体晶片220’具有第一表面221和与第一表面221相对的第二表面222。
如图4B至4D中所示，第一单晶半导体晶片210在其第一表面211处接合至第二单晶半导体晶片220’的第二表面222，以形成具有第一单晶半导体部分210和第二单晶半导体部分220的半导体本体290，第一单晶半导体部分210由第一单晶半导体晶片210形成并在参考方向上具有第一晶格常数，第二单晶半导体部分220由第二单晶半导体晶片220’形成并在参考方向上具有第二晶格常数。为此，给第一和第二单晶半导体晶片210、220’提供相应晶格定向。可以给第一单晶半导体晶片210提供<100>定向，并可以给第二单晶半导体晶片220’提供<111>定向。在接合之后，半导体本体290包括第一表面221和第二表面212。
可选地，接合的第二单晶半导体晶片220’可以是在其第一表面221处加工的（例如，通过抛光、研磨或化学机械抛光），以减小接合的第二单晶半导体晶片220’的厚度并获得薄的第二单晶半导体部分220，如图4C中所示。
在第二单晶半导体部分220上且与第二单晶半导体部分220相接触地形成金属层230，随后紧跟可选的热退火，如图4D中所示。金属层230可以例如由铝或铝合金组成，并可以使用溅射或化学气相沉积而沉积。图4D示意了在金属层230与第二单晶半导体部分220之间的界面处具有含有减小尖状物深度的受控尖状物形成的半导体结构。
根据另一实施例，第二单晶半导体晶片220’不是通过在接合之后的研磨等来加工的，而是经受切割工艺，如以下结合图5A至5D描述。第二单晶半导体晶片220’经受注入步骤。例如，将诸如质子之类的气体离子注入到第二单晶半导体晶片220’的第二表面222中至给定深度处。可以通过选择注入能量来调整注入深度。注入深度定义了第二单晶半导体部分220的厚度，如以下进一步描述。
气体原子或气体离子（例如，质子）分别的注入导致可作为微气泡层或微孔层的分层层225的形成，沿着该分层层225，通过后续工艺使第二单晶半导体晶片220’分层。分层层界面由图5A中的虚线指示。
可以在第二单晶半导体晶片220’的第二表面222上或在第一单晶半导体晶片210的第一表面211上形成可选的接合层。接合层可以例如由多晶硅组成。然而，不需要接合层。可以在气体原子或气体离子的注入之前或之后形成一个或多个可选的接合层。
随后，第一单晶半导体晶片210以其第一表面211接合至第二单晶半导体晶片220’的第二表面222，如上所述，以形成半导体本体290。
如图5C中所示，半导体本体290经受热处理，以沿着充当解理面的分层层255的分层层界面使第二单晶半导体晶片220’分层。热处理导致机械张力，这导致沿着分层层界面的分离。与分层层225相对应的可相比地薄的第二单晶半导体部分220保持接合至第一单晶半导体晶片210。薄的第二单晶半导体部分220具有由上述注入工艺中气体离子的注入能量定义的厚度。薄的第二单晶半导体部分220可以经受抛光工艺。可以通过注入来精确地控制例如从0.5 μm至5 μm的范围内的期望厚度。
分层工艺导致可再次用于制造其他半导体本体的部分晶片226的形成。这是非常有成本效益的。可以在再使用之前对部分晶片226进行抛光。随后，在薄的第二单晶半导体部分220上形成金属层230。
图4和5的上述实施例特别适于由硅组成的半导体晶片。
参照图6，描述根据实施例的半导体器件。作为被体现为功率二极管的双极型器件的半导体器件包括具有第一单晶半导体部分310和第二单晶半导体部分320的半导体本体390，第一单晶半导体部分310具有第一晶格常数（例如，<100>硅材料），第二单晶半导体部分320具有与第一晶格常数不同的第二晶格常数（例如，<111>硅材料）。第一单晶半导体部分310包括第一导电类型（在该实施例中，其为n型）的第一掺杂区316和第二导电类型（在该实施例中，其为p型）的第二掺杂区314。第二单晶半导体部分320形成第一导电类型的掺杂区。第一单晶半导体部分310的第一掺杂区316与具有与第一掺杂区316相同的导电类型的第二单晶半导体部分320直接接触。
第一掺杂区316形成阴极区，并且第二掺杂区314形成阳极区。在阳极区314与阴极区316之间（特别地，在阳极区314与第一导电类型的漂移区313之间）形成至少一个pn结315。漂移区313具有比阴极区316更低的掺杂浓度。在第二单晶半导体部分320上且与第二单晶半导体部分320低欧姆接触地形成金属层330，金属层330形成阴极金属化部。在阳极区314上且与阳极区314低欧姆接触地形成金属层340，金属层340形成阳极金属化部。
如示出另一实施例的图7中所示，功率二极管可以包括在漂移区313内且接近阴极区316形成的第二导电类型的（即，在该实施例中，p型的）掩埋掺杂区375。掩埋掺杂区375完全由相对导电类型的区围绕，并与第二单晶半导体部分320分隔开。然而，由于如上所述第二单晶半导体部分320防止深尖状物的形成，因此可以与第二单晶半导体部分320很接近地形成掩埋掺杂区375。
在图8中示意了半导体器件的另一实施例。作为被体现为IGBT的双极型器件的半导体器件包括具有第一单晶半导体部分410和第二单晶半导体部分420的半导体本体490，第一单晶半导体部分410具有第一晶格常数（例如，<100>硅材料），第二单晶半导体部分420具有与第一晶格常数不同的第二晶格常数（例如，<111>硅材料）。第一单晶半导体部分410包括第二导电类型（在该实施例中，其为p型）的第一掺杂区416和第二导电类型的第二掺杂区414。在该实施例中，第二单晶半导体部分420形成第二导电类型的掺杂区。第一单晶半导体部分410的第一掺杂区416与具有与第一掺杂区416相同的导电类型的第二单晶半导体部分420直接接触。
这里，第一单晶半导体部分410的第一掺杂区416形成发射极区416，而第二掺杂区414形成IGBT的本体区414。在第一单晶半导体部分410内以及在本体区414与发射极区416之间形成第一导电类型（即，在该实施例中，其为n型）的漂移区413。将第一导电类型的源极区417嵌入到本体区414中。在本体区414与漂移区413之间形成pn结415。在本体区414与源极区417之间形成另一pn结。在漂移区413与发射极区416之间，形成了第一导电类型（在该实施例中，n型）的场截止层470。此外，将第二导电类型的掩埋掺杂区475嵌入到场截止层470中。场截止层470层具有比漂移区413更高的掺杂浓度。
第二单晶半导体部分420防止深尖状物从金属层430形成至半导体本体490中而不达到第一单晶半导体部分410。这允许在金属层430与半导体本体490之间形成均匀欧姆接触，特别是与发射极区416的均匀欧姆接触。
在半导体本体490的上表面上布置的栅极电介质442上形成栅电极441。在本体区414和源极区417上且与本体区414和源极区417欧姆接触地形成另一金属层440。
因此，该半导体器件包括第一导电类型的源极区417、与源极区417相接触的第二导电类型的本体区414、与本体区414相接触的第一导电类型的漂移区413和第二导电类型的发射极区416，其中，第二单晶半导体部分420与发射极区416直接接触并具有与发射极区416相同的导电类型。
图8还示意了诸如功率MOSFET之类的单极型器件。在这种情况下，第一掺杂区416具有第一导电类型（在该实施例中，n型）并形成MOSFET的漏极区。然后，第二单晶半导体部分420也具有第一导电类型。因此，该半导体器件至少包括第一导电类型的源极区417、与源极区417相接触的第二导电类型的本体区414、与本体区414相接触的第一导电类型的漂移区413和第一导电类型的漏极区416，其中，第二单晶半导体部分420与漏极区416直接接触并具有与漏极区416相同的导电类型。
以上实施例特别适于典型地包括多个单元的功率器件，该多个单元具有相同布置，集成在相同半导体本体中并且并联电连接，以允许对高电流的控制。
本文描述的实施例包括一种半导体结构，具有在第一单晶半导体部分与金属层之间形成的第二单晶半导体部分，其中，第一和第二单晶半导体部分具有不同晶格定向。该半导体结构在经受足够高温度的热退火时形成均匀深的尖状物，这允许在金属层与第二单晶半导体部分之间形成可再生的电接触。此外，尖状物向第二单晶半导体部分或第一单晶半导体部分的深度处的不期望增强型生长的风险降低。因此，可以限制或者甚至完全避免在半导体器件的反向模式（revers mode）期间与pn结的掩埋掺杂区或延伸耗尽区的不期望穿过接触的形成。
金属层与第二单晶半导体部分之间的接触区域上的尖状物的均匀深度导致特别对功率器件来说有益的横向均匀电压降。特别地，可以可再生地控制尖状物的深度，使得可以集成掩埋掺杂区（例如，如图7和8中所示）而不必在较大深度处形成这种掩埋掺杂区。此外，器件的电流特性的“环绕振荡（rounding）”可以显著减小，这是由于这种“环绕振荡”由尖状物的由热迁移引起的生长导致，该生长受本文描述的方法约束。
可以例如通过SEM或者在晶体分析中使用的其他分析工具来研究上述接触结构的质量。
为了容易描述，使用诸如“在……下方”、“在……之下”、“下”、“在……上方”、“上”等空间相对术语来说明一个元件相对于第二元件的定位。除与附图中所示的那些定向不同的定向外，这些术语还意在涵盖器件的不同定向。此外，还使用诸如“第一”、“第二”等术语来描述各种元件、区、段等，并且这些术语也不意在限制。在整个描述中，相似的术语指代相似的元件。
如本文所使用，术语“具有”、“包含”、“包括”、“含有”等是指示存在所声明的元件或特征但不排除附加元件或特征的开放式术语。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另有清楚指示。
在想到变型和应用的以上范围的情况下，应当理解，本发明不受以上描述限制，其也不受附图限制。取而代之，本发明仅由以下权利要求及其合法等同物限定。

Claims (25)

1.一种半导体结构，包括：
第一单晶半导体部分，在参考方向上具有第一晶格常数；
处于所述第一单晶半导体部分上的第二单晶半导体部分，在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数；以及
金属层，在所述第二单晶半导体部分上形成并与所述第二单晶半导体部分相接触;
其中金属层能够包括铝或铝合金，其中当金属层被退火时，具有与第一单晶半导体部分不同的晶格定向的第二单晶半导体部分提供受控的尖状物形成。
2.根据权利要求1所述的半导体结构，其中，所述第一单晶半导体部分和所述第二单晶半导体部分由相同半导体材料制成。
3.根据权利要求1所述的半导体结构，其中，所述第一单晶半导体部分和所述第二单晶半导体部分由Si制成，以及其中，所述第一单晶半导体部分在所述参考方向上具有<100>晶格定向，并且所述第二单晶半导体部分在所述参考方向上具有<111>晶格定向。
4.根据权利要求1所述的半导体结构，其中，所述金属层包括单个金属层和金属合金层中的至少一个。
5.根据权利要求1所述的半导体结构，其中，所述金属层至少包括铝或铝合金。
6.根据权利要求1所述的半导体结构，其中，所述第二单晶半导体部分具有约0.5 μm与约5 μm之间的厚度。
7.根据权利要求1所述的半导体结构，其中，所述第二单晶半导体部分与所述第一单晶半导体部分直接接触。
8.一种半导体器件，包括：
半导体本体，包括：
第一单晶半导体部分，在参考方向上具有第一晶格常数；
处于所述第一单晶半导体部分上的第二单晶半导体部分，在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数；
至少一个pn结，在所述第一单晶半导体部分中形成；
以及
金属层，在所述第二单晶半导体部分上形成并与所述第二单晶半导体部分欧姆接触；
其中金属层能够包括铝或铝合金，其中当金属层被退火时，具有与第一单晶半导体部分不同的晶格定向的第二单晶半导体部分提供受控的尖状物形成。
9.根据权利要求8所述的半导体器件，其中，所述第一单晶半导体部分包括第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，并且所述第二单晶半导体部分具有所述第一导电类型的掺杂区，其中，所述第一单晶半导体部分的第一掺杂区与所述第二单晶半导体部分的掺杂区直接接触。
10.根据权利要求8所述的半导体器件，其中，所述半导体器件是双极型器件，其包括第一导电类型的阴极区和第二导电类型的阳极区，其中，所述至少一个pn结是在所述阳极区与所述阴极区之间形成的，以及其中，所述第二单晶半导体部分与所述阴极区直接接触并具有与所述阴极区相同的导电类型。
11.根据权利要求8所述的半导体器件，其中，所述半导体器件是双极型器件，其包括第一导电类型的源极区、与所述源极区相接触的第二导电类型的本体区、与所述本体区相接触的所述第一导电类型的漂移区和所述第二导电类型的发射极区，其中，所述第二单晶半导体部分与所述发射极区直接接触并具有与所述发射极区相同的导电类型。
12.根据权利要求8所述的半导体器件，其中，所述半导体器件是单极型器件，其至少包括第一导电类型的源极区、与所述源极区相接触的第二导电类型的本体区、与所述本体区相接触的所述第一导电类型的漂移区和所述第一导电类型的漏极区，其中，所述第二单晶半导体部分与所述漏极区直接接触并具有与所述漏极区相同的导电类型。
13.一种用于制造半导体结构的方法，包括：
提供在参考方向上具有第一晶格常数的第一单晶半导体部分；
在所述第一单晶半导体部分上形成在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数的第二单晶半导体部分；以及
在所述第二单晶半导体部分上且与所述第二单晶半导体部分相接触地形成金属层；
其中金属层能够包括铝或铝合金，其中当金属层被退火时，具有与第一单晶半导体部分不同的晶格定向的第二单晶半导体部分提供受控的尖状物形成。
14.根据权利要求13所述的方法，其中，所述第一单晶半导体部分和所述第二单晶半导体部分由相同半导体材料制成。
15.根据权利要求13所述的方法，其中，所述第二单晶半导体部分是与所述第一单晶半导体部分直接接触地形成的。
16.根据权利要求13所述的方法，还包括：
在所述第一单晶半导体部分的表面上或处形成从由微晶半导体层、部分微晶半导体层、非晶半导体层和部分非晶半导体层构成的组中选择的半导体层；以及
在提高的温度处对所述半导体层进行退火，以导致所述半导体层结晶或再结晶，从而在所述第一单晶半导体部分上且与所述第一单晶半导体部分相接触地形成所述第二单晶半导体部分。
17.根据权利要求16所述的方法，其中，所述退火是在等于或高于800℃的温度处执行的。
18.根据权利要求16所述的方法，其中，所述退火是在约800℃与约1250℃之间的温度范围内执行的。
19.根据权利要求16所述的方法，其中，形成半导体层包括：利用低能粒子来对所述第一单晶半导体部分的表面进行辐照，以将所述第一单晶半导体部分的至少一段转换为所述半导体层。
20.根据权利要求19所述的方法，其中，所述低能粒子是氢离子。
21.根据权利要求16所述的方法，其中，形成半导体层包括：通过溅射、蒸发或化学沉积来沉积半导体材料。
22.一种用于制造半导体结构的方法，包括：
提供在参考方向上具有第一晶格常数的第一单晶半导体晶片；
提供在所述参考方向上具有与所述第一晶格常数不同的第二晶格常数的第二单晶半导体晶片；
将所述第一单晶半导体晶片接合至所述第二单晶半导体晶片，以形成包括第一单晶半导体部分和第二单晶半导体部分的半导体本体，所述第一单晶半导体部分在所述参考方向上具有第一晶格常数，所述第二单晶半导体部分在所述参考方向上具有第二晶格常数；以及
在所述第二单晶半导体部分上且与所述第二单晶半导体部分相接触地形成金属层；
其中金属层能够包括铝或铝合金，其中当金属层被退火时，具有与第一单晶半导体部分不同的晶格定向的第二单晶半导体部分提供受控的尖状物形成。
23.根据权利要求22所述的方法，还包括：
在接合之后，对所述第一单晶半导体晶片和所述第二单晶半导体晶片中的至少一个晶片进行加工，以减小所述至少一个晶片的厚度。
24.根据权利要求23所述的方法，其中，对所述第一单晶半导体晶片和所述第二单晶半导体晶片中的至少一个晶片进行加工包括机械研磨、化学蚀刻和化学机械抛光中的至少一个。
25.根据权利要求23所述的方法，还包括：
将气体离子注入到所述第二单晶半导体晶片中，以在所述第二单晶半导体晶片中的预定义深度处形成具有分层界面的分层层；以及
使所述半导体本体经受至少一个热处理，使得所述第二单晶半导体晶片沿分层层界面分裂，并且所述分层层保持接合至所述第一单晶半导体晶片。
CN201310181415.9A 2012-05-16 2013-05-16 半导体结构、具有其的半导体器件和用于制造其的方法 Active CN103426905B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/472,949 US8618639B2 (en) 2012-05-16 2012-05-16 Semiconductor structure, semiconductor device having a semiconductor structure, and method for manufacturing a semiconductor structure
US13/472949 2012-05-16

Publications (2)

Publication Number Publication Date
CN103426905A CN103426905A (zh) 2013-12-04
CN103426905B true CN103426905B (zh) 2016-08-31

Family

ID=49511087

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310181415.9A Active CN103426905B (zh) 2012-05-16 2013-05-16 半导体结构、具有其的半导体器件和用于制造其的方法

Country Status (3)

Country Link
US (2) US8618639B2 (zh)
CN (1) CN103426905B (zh)
DE (1) DE102013105057A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016115801B4 (de) 2016-08-25 2020-10-29 Infineon Technologies Ag Transistorbauelement mit hoher stromfestigkeit
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2720640Y (zh) * 2004-04-26 2005-08-24 台湾积体电路制造股份有限公司 具有晶格不相称区的应变沟道晶体管结构
CN102412259A (zh) * 2010-09-21 2012-04-11 英飞凌科技奥地利有限公司 具有受应力区域的半导体本体
CN102437201A (zh) * 2011-11-25 2012-05-02 中国科学院微电子研究所 SiC结势垒肖特基二极管及其制作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
DE10360874B4 (de) * 2003-12-23 2009-06-04 Infineon Technologies Ag Feldeffekttransistor mit Heteroschichtstruktur sowie zugehöriges Herstellungsverfahren
US7172933B2 (en) * 2004-06-10 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed polysilicon gate structure for a strained silicon MOSFET device
JP2007142243A (ja) * 2005-11-21 2007-06-07 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ及びその製造方法
DE102008032171B4 (de) * 2008-07-08 2014-12-18 Infineon Technologies Austria Ag Verfahren zum Herstellen einer einkristallinen Schicht
US10170652B2 (en) * 2011-03-22 2019-01-01 The Boeing Company Metamorphic solar cell having improved current generation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2720640Y (zh) * 2004-04-26 2005-08-24 台湾积体电路制造股份有限公司 具有晶格不相称区的应变沟道晶体管结构
CN102412259A (zh) * 2010-09-21 2012-04-11 英飞凌科技奥地利有限公司 具有受应力区域的半导体本体
CN102437201A (zh) * 2011-11-25 2012-05-02 中国科学院微电子研究所 SiC结势垒肖特基二极管及其制作方法

Also Published As

Publication number Publication date
US20140080294A1 (en) 2014-03-20
US8618639B2 (en) 2013-12-31
US8883609B2 (en) 2014-11-11
DE102013105057A1 (de) 2013-11-21
CN103426905A (zh) 2013-12-04
US20130307031A1 (en) 2013-11-21

Similar Documents

Publication Publication Date Title
US11735460B2 (en) Integrated circuit devices with an engineered substrate
US11637182B2 (en) Silicon carbide semiconductor device
JP6580644B2 (ja) ダイヤモンド半導体システムと方法
JP6121501B2 (ja) 半導体ウエハーの製造方法と低格子間酸素濃度を有する半導体デバイス
US10504994B2 (en) Power semiconductor device and fabrication method thereof
JP2008529285A (ja) ホウ素をドープしたダイヤモンド半導体
US10249499B2 (en) Method for manufacturing a semiconductor device comprising a thin semiconductor wafer
KR20150050096A (ko) 기판 구조체, 이를 포함한 ｃｍｏｓ 소자 및 ｃｍｏｓ 소자 제조 방법
CN103426905B (zh) 半导体结构、具有其的半导体器件和用于制造其的方法
CN104979161A (zh) 半导体器件的制作方法及ti-igbt的制作方法
CN105814693A (zh) 半导体装置以及半导体装置的制造方法
CN105789109B (zh) 包括埋入式阳极氧化物结构的半导体装置及其制造方法
US9236433B2 (en) Semiconductor devices in SiC using vias through N-type substrate for backside contact to P-type layer
JP6491267B2 (ja) パワー半導体素子における超接合構造
JP5301091B2 (ja) 半導体装置の製造方法
US10825716B2 (en) Method for manufacturing a semiconductor device
CN104064585A (zh) 半导体装置
US20230064469A1 (en) Wafer, semiconductor device, method for manufacturing wafer, and method for manufacturing semiconductor device
US20230061047A1 (en) Semiconductor Device and Method of Forming Sacrificial Heteroepitaxy Interface to Provide Substantially Defect-Free Silicon Carbide Substrate
CN116895521A (zh) 制造半导体器件的方法
JP2011108977A (ja) 半導体デバイスの製造方法
WO2014177612A1 (en) Method for manufacturing a semiconductor device comprising a thin semiconductor wafer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant