JP2011108977A - 半導体デバイスの製造方法 - Google Patents
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Abstract
【課題】欠陥を形成した後の電極形成に伴う熱処理等においても、欠陥密度が低くならず、スイッチング時のエネルギー損失が低減できる製造方法を提供する。
【解決手段】両面に電極を有する半導体デバイスの製造方法が、対向する第1および第2の主面を有する半導体基板を準備する工程と、半導体基板の、第1の主面側にpn接合を形成する工程と、半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第1または第2の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、第1の主面側から熱線を照射し、pn接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含む。
【選択図】図2
【解決手段】両面に電極を有する半導体デバイスの製造方法が、対向する第1および第2の主面を有する半導体基板を準備する工程と、半導体基板の、第1の主面側にpn接合を形成する工程と、半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第1または第2の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、第1の主面側から熱線を照射し、pn接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含む。
【選択図】図2
Description
本発明は、半導体デバイスの製造方法に関し、特に縦型バイポーラ半導体デバイスの製造方法に関する。
縦型バイポーラ半導体デバイスは、第1主面から第2主面に、もしくはその逆方向に電流を流すことを特徴としたスイッチングデバイスである。このバイポーラ半導体デバイスにおいて、使用時の発熱を抑制するにはエネルギー損失を低減しなければならない。このエネルギー損失の低減には、デバイスを構成するウエハ中の少数キャリアライフタイム(再結合寿命)を制御することが必要である。
少数キャリアライフタイムを制御する方法として、例えば、シリコン基板に電子線照射を行って格子欠陥を生じさせた後、レーザーを照射する第1主面と反対側の第2主面を冷却しながらレーザーアニール処理を行い、欠陥分布をウエハの厚み方向で制御し、少数キャリアのライフタイムをウエハの厚み方向で制御する方法が提案されている(例えば、特許文献1参照)。
しかしながら、この方法では、第1に、電子線照射とレーザーアニール処理により、ウエハの厚み方向に所定の分布を有する欠陥を形成した後に電極形成を行う。このため、電極を形成するウエハ面の清浄化処理、安定した電極膜の膜質を得るためのプリヒート処理、電極膜の成膜時の加熱処理、更には電極形成後の熱処理等により欠陥が回復し、ウエハ全体で欠陥密度が低くなり、スイッチング時のエネルギー損失が低減できないという問題があった。
また、第2に、第1または第2の主面を冷却するには、他方の主面を、静電チャック方式や真空吸着方式により冷却されたウエハステージに十分に吸着させなければならない。このため、ウエハステージ上の異物が第1主面や第2主面に吸着し、電極に傷をつけたり、ボンディング不良の原因となるという問題があった。
そこで、本発明は、このような欠陥の回復や電極等の損傷を防止しながら、第1主面と第2主面の近傍においてライフタイムが長く、第1主面と第2主面との中央近傍においてライフタイムが短くなるように、欠陥密度を制御するための半導体デバイスの製造方法を提供することを目的とする。
本発明は、両面に電極を有する半導体デバイスの製造方法であって、対向する第1および第2の主面を有する半導体基板を準備する工程と、半導体基板の、第1の主面側にpn接合を形成する工程と、半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第1または第2の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、第1の主面側から熱線を照射し、pn接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法である。
また、本発明は、両面に電極を有する半導体デバイスの製造方法であって、対向する第1および第2の主面を有する半導体基板を準備する工程と、半導体基板の、第1および第2の主面側にそれぞれpn接合を形成し、2つのpn接合に挟まれた領域をドリフト領域とする工程と、半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、電極の形成後に、第1または第2の主面側から荷電粒子線を照射して、半導体基板全体に欠陥を導入する欠陥導入工程と、第1の主面側および第2の主面側からそれぞれ熱線を照射し、それぞれのpn接合近傍の欠陥を選択的に回復させて、pn接合近傍の欠陥密度をドリフト領域の欠陥密度より減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法でもある。
本発明にかかる半導体デバイスの製造方法では、電極等の損傷を防止しつつ、第1主面および第2主面近傍の欠陥のみを選択的に回復させ、所望の欠陥密度分布を有する半導体デバイスの製造が可能となる。
特に、第1主面、第2主面近傍の欠陥を回復させることにより、逆バイアスが印加された場合の漏れ電流を抑制できるとともに、第1主面と第2主面の中央近傍の欠陥は回復しないため、スイッチング時の損失を抑制することが可能となる。
図1は、全体が100で表される、本発明の実施の形態にかかるトレンチ構造のIGBT(Insulated Gate Bipolar Transistor)の断面図である。また、図2は、IGBT100の製造工程のフロー図である。
IGBT100の製造方法では、まず、第1主面(図1では上側の面)側の製造工程を行う。FZウエハ等のn型シリコンウエハの第1主面にボロンやリン、砒素などの不純物注入とそれらの活性化アニールを順次行い、p−領域11、p+領域1、およびn+領域2を形成する。次に、トレンチエッチングを行い、ゲート酸化膜3の形成した後、ポリシリコンを埋め込みゲート領域4を形成する。ことによりpn接合(p−領域11/n+領域2)を含むトランジスタ部20が形成される(工程S1)。
次に、各電極間を絶縁するためのシリコン酸化膜パターン5を形成した後、セル部では、デバイスに流れる電流を外部に取り出す端子とデバイスとを接続するための、例えばアルミニウムからなる第1主面電極12を形成する(工程S2)。以上で、第1主面側の製造工程が完了する。
続いて、第2主面(図1では下側の面)側の製造工程を行う。まず、デバイスのオン抵抗を低減するために、第2主面から所望の厚みまでシリコンウエハを研磨する。この研磨加工後のシリコンウエハ厚みはIGBTに要求される耐圧によって異なり、一般には70〜200μm程度である。
次に、CMP、ウエットエッチング、ドライエッチング等を用いて、研磨加工時の機械的ダメージ層(アモルファス層や高密度欠陥層)を除去する。
次に、例えばリン、砒素などのn型不純物の注入によりn型バッファ層13を形成する。続いて、n型バッファ層13より浅い領域に、例えばボロン、BF2などのp型不純物の注入によりp型コレクタ層14を形成する。n型不純物およびp型不純物の活性化は、1つのアニール工程で行われる(工程S3)。
次に、第2主面側でもデバイスに流れる電流を外部に取り出す端子とデバイスとを接続するための、例えばアルミニウムからなる第2主面電極15を形成する。以上の工程で第2主面側の製造工程が完了する。第1主面側のトランジスタ部20と第2主面側のpn接合部30(p型コレクタ層14/n型バッファ層13)に挟まれる領域は、n型ドリフト層10となる(S4)。
IGBT100の製造方法では、続いて、ライフタイムの制御工程が行われる。図3は、ライフタイムの制御工程の各工程における断面図である。図3中、図1と同一符号は、同一または相当箇所を示す。
ライフタイムの制御工程では、まず、図3(a)に示すように、IGBT100の第1主面側から、例えば3MeVの電界により加速された電子線31を照射する(工程S5)。この電子線照射により、ウエハの厚み方向(縦方向)全体に、例えば格子欠陥のような欠陥32が均一に誘起される。図3(a)の右側のグラフは、ウエハの厚み方向の欠陥密度分布を示す。この欠陥がキャリア再結合中心となり、少数キャリアのライフタイムキラーとなるため、欠陥の密度が高い領域は低い領域に比較して少数キャリアの密度が低くなる。電子線31の代わりに、プロトン等の他の荷電粒子線を用いても構わない。
IGBTにおいても高周波動作が要求される場合は、デバイスの大部分を占めるn型ドリフト層10の少数キャリア密度が低い方がスイッチング時のエネルギー損失を抑制できる。このため、n型ドリフト層10での欠陥密度の制御が重要となる。
また、pn接合(トランジスタ部20、pn接合部30双方を含む)に存在する欠陥はキャリア発生中心となるため、pn接合に逆バイアスを印加した場合、漏れ電流が増加し、エネルギー損失が増加したり、耐圧が低下したりする。このため、pn接合(トランジスタ部20、pn接合部30)の欠陥密度は低く制御することが重要となる。
次に、ウエハの厚み方向にこのような欠陥密度分布を得るために、図3(b)に示すように、第1主面側からフラッシュランプ33により熱線34を照射し、例えば、500℃、100msecのフラッシュアニール処理を行う(工程S6)。これにより、第1主面から約10μmの深さまでを選択的に加熱することが可能となり、その領域の欠陥が回復する。図3(b)の右図は、フラッシュアニール処理後のウエハの厚み方向の欠陥密度分布を示す。トランジスタ部30の欠陥が回復していることがわかる。
このフラッシュアニール処理時には、例えば真空装置におけるベント時の気流のようなステージ上でウエハが移動する気流が発生しないため、強い力でステージにウエハを吸着する必要は無く、ウエハをステージに置くだけで良い。このため、第2主面側の電極15等に異物が付着したり傷がついたりすることは無い。
次に、図3(c)に示すように、同様のフラッシュアニール処理を第2主面側から行う。これにより、第2主面より約10μmの深さまでを選択的に加熱することが可能となり、その領域の欠陥が回復する。図3(c)の右図は、フラッシュアニール処理後のウエハの厚み方向の欠陥密度分布を示す。このフラッシュアニール処理によりpn接合部30の欠陥が回復していることがわかる。この2度目のフラッシュアニール処理時も1度目と同様に、ウエハをステージに置くだけで良く、第1主面側の電極12等に異物が付着したり傷がついたりすることは無い。
最終的には、図3(c)の右図に示すように、第1主面と第2主面から、それぞれ約10μmの、トランジスタ部20、pn接合部30を含む領域での欠陥密度は低くなり、一方でn型ドリフト層10の領域の欠陥密度は高くなる。
図4は、加熱時間100msec、加熱温度(熱線が照射された主面の温度)を300℃から650℃まで50度間隔で変化させてフラッシュアニール処理したIGBTの、スイッチング時のエネルギー損失(丸印で表示)と、逆バイアス印加時の漏れ電流(三角印で表示)の測定結果を示す。なお、実験は、更に、フラッシュアニール処理の加熱時間を5msecから100msecの間で変化させて行った。
フラッシュアニール処理の加熱温度が400℃から600℃の範囲では、加熱時間10msec以上100msec以下の熱処理を行うことにより、第1主面および第2主面近傍の欠陥のみを選択的に回復させて漏れ電流を低減できる。また、第1主面と第2主面の中央近傍のn型ドリフト層の欠陥は回復しないため、スイッチング時の損失を抑制できる。
これに対して、フラッシュアニール処理を350℃で行った場合、加熱時間を長くすれば、トランジスタ部20やpn接合部30のpn接合での漏れ電流を抑制できる程度まで第1主面および第2主面の近傍の欠陥密度を低減できる。しかしながら、同時に、n型ドリフト層10の欠陥密度も低下し、n型ドリフト層10において、所望の欠陥密度分布が得られない。これは、加熱時間を10msecまで短くした場合も同様である。加熱時間を更に短く、例えば5msecにした場合には、加熱温度を高くしても、全領域において所望の欠陥密度は得られない。
一方、フラッシュアニール処理を650℃で行った場合、電極材料であるアルミニウムが部分的に溶融し、隣り合う電極パターン間で短絡が発生した。また、加熱される領域が深くなるため、n型ドリフト層10の欠陥密度の低下に起因すると思われるエネルギー損失の増加が見られた。
以上のように、本実施の形態にかかるIGBTの製造方法を用いることにより、第1主面や第2主面を吸着する必要がなくなり、電極等の損傷を防止しつつ、第1主面および第2主面近傍の欠陥のみを選択的に回復させ、所望の欠陥密度分布を有する半導体デバイスを得ることができる。
また、第1主面、第2主面近傍(特にpn接合)の欠陥を回復させることにより、逆バイアスが印加された場合の漏れ電流を抑制できる。
更に、第1主面と第2主面の中央近傍(特に、n型ドリフト層)の欠陥は回復しないため、スイッチング時の損失を抑制することが可能となる。
本発明の実施の形態では、トレンチ構造のIGBTを例に説明したが、プレーナ構造のIGBTにも適用できる。また、縦型FETのような他の縦型トランジスタにも、本願発明を適用することができる。更に、p型領域とn型領域をそれぞれ反対の導電型とすることも可能である。
1 p+領域、2 n+領域、3 ゲート酸化膜、4 ゲート領域、5 シリコン酸化膜パターン、10 n型ドリフト層、11 p−領域、12 第1主面電極、13 n型バッファ層、14 p型コレクタ層、15 第2主面電極、31 電子線、32 欠陥、33 フラッシュランプ、34 熱線、100 IGBT。
Claims (5)
- 両面に電極を有する半導体デバイスの製造方法であって、
対向する第1および第2の主面を有する半導体基板を準備する工程と、
半導体基板の、第1の主面側にpn接合を形成する工程と、
半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、
電極の形成後に、第1または第2の主面側から荷電粒子線を照射して欠陥を導入する欠陥導入工程と、
第1の主面側から熱線を照射し、pn接合近傍の欠陥を選択的に回復させて欠陥密度を減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法。 - 両面に電極を有する半導体デバイスの製造方法であって、
対向する第1および第2の主面を有する半導体基板を準備する工程と、
半導体基板の、第1および第2の主面側にそれぞれpn接合を形成し、2つのpn接合に挟まれた領域をドリフト領域とする工程と、
半導体基板の、第1および第2の主面上に、それぞれ電極を形成する工程と、
電極の形成後に、第1または第2の主面側から荷電粒子線を照射して、半導体基板全体に欠陥を導入する欠陥導入工程と、
第1の主面側および第2の主面側からそれぞれ熱線を照射し、それぞれのpn接合近傍の欠陥を選択的に回復させて、pn接合近傍の欠陥密度をドリフト領域の欠陥密度より減少させるアニール工程と、を含むことを特徴とする半導体デバイスの製造方法。 - 上記アニール工程は、上記熱線が照射された半導体基板の主面の温度が、400℃以上600℃以下の温度に、10msec以上100msec以下の時間保持されて行われることを特徴とする請求項1または2に記載の半導体デバイスの製造方法。
- 上記欠陥導入工程は、第1および第2の主面の間で、欠陥密度が略一定となるように欠陥を導入する工程である請求項1または2に記載の半導体デバイスの製造方法。
- 上記半導体デバイスが、縦型バイポーラ半導体デバイスである請求項1〜4のいずれかに記載の半導体デバイスの製造方法。
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JP2009264733A JP2011108977A (ja) | 2009-11-20 | 2009-11-20 | 半導体デバイスの製造方法 |
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JP2014107278A (ja) * | 2012-11-22 | 2014-06-09 | Shi Exaination & Inspection Ltd | 半導体装置の製造方法、基板処理システム、及び基板処理装置 |
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2009
- 2009-11-20 JP JP2009264733A patent/JP2011108977A/ja active Pending
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