KR20100130944A - 반도체장치 - Google Patents

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KR20100130944A KR1020100042251A KR20100042251A KR20100130944A KR 20100130944 A KR20100130944 A KR 20100130944A KR 1020100042251 A KR1020100042251 A KR 1020100042251A KR 20100042251 A KR20100042251 A KR 20100042251A KR 20100130944 A KR20100130944 A KR 20100130944A
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카쓰미 나카무라
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미쓰비시덴키 가부시키가이샤
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Abstract

제1층(3)은, 제1 전극(5) 위에 설치되고, 또한 제1도전형을 갖는다. 제2층(1)은, 제1층(3) 위에 설치되고, 또한 제1도전형과 다른 제2도전형을 갖는다. 제3 (CLa)은, 제2층(1) 위에 설치되어 있다. 제2 전극(4)은, 제3층(CLa) 위에 설치되어 있다. 제4층(15)은, 제2층(1) 및 제3층(CLa)의 사이에 설치되고, 또한 제2도전형을 갖는다. 제3층(CLa)은 제1 부분(2) 및 제2 부분(16)을 갖는다. 제1 부분(2)은, 제2도전형을 갖고, 또한 제2층(1)의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖는다. 제2 부분(16)은, 제1도전형을 갖는다. 제1 부분(2) 및 제2 부분(16)의 총면적에 대해 제2 부분(16)의 면적이 차지하는 비율은 20% 이상 95% 이하이다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체장치에 관한 것으로서, 특히 전력용 반도체장치에 관한 것이다.
전력용 반도체장치로서, 예를 들면 600V 이상의 전압에 견딜 수 있는 것과 같은, 고내압 파워 모듈이 있다. 이와 같은 파워 모듈에는, 다이오드가 형성되어 있는 것이 있다.
예를 들면 일본국 특개평 02-066977호 공보에 따르면, 다이오드는, p층에 접하는 n-층에 의해 pn 접합이 형성되고, n-층의 p층과 반대측의 면 위에, n+ 영역 및 p+ 영역이 설치되어 있다. 또한 n+ 영역 및 p+ 영역과, n-층 사이에, n 버퍼층이 설치되어 있다. 이 공보에 따르면, p+ 영역은, 다이오드의 역회복 전류를 작게 하고, 또한 역회복 시간을 짧게 하는 효과를 갖는 것으로 기재되어 있다. 또한 역방향 전압 인가시에 n-층으로 뻗는 공핍층을 n 버퍼층에 의해 멈출 수 있으므로, n-층을 얇게 할 수 있고, 따라서 고내압 다이오드의 역회복 특성을 개선할 수 있다고 기재되어 있다.
또한, 예를 들면 일본국 특개평 08-172205호 공보에 따르면, 다이오드는, n형 반도체 기판의 일 주표면 상에 형성된 n- 반도체층과, n- 반도체층의 표면층에 형성된 n+ 캐소드 영역과, n+ 캐소드 영역의 표면으로부터 n- 반도체층을 관통하여 n형 반도체 기판에 이르는 트렌치와, 그 트렌치 내부에 게이트 산화막을 개재하여 충전된 게이트 전극과, 그 게이트 전극 위에 형성된 절연막과, 트렌치에 끼워진 n+ 캐소드 영역의 표면에 접촉하는 캐소드 전극과, n형 반도체 기판의 표면층의 일부에 형성된 p+ 애노드 영역과, p+ 애노드 영역에 접촉하는 애노드 전극을 갖는다. 이 공보에 따르면, 캐소드 전극에 대해 음의 전압을 게이트 전극에 인가함으로써, 다이오드에 과전류가 흘렀을 때에 다이오드의 파괴나 스위칭 트랜스의 소손을 방지할 수 있다고 기재되어 있다.
전력용 다이오드에 있어서, 순전압 강하(VF)의 저감과, 리커버리(역회복)시의 발진의 억제의 과제를 동시에 해결하는 것은 곤란하였다. 예를 들면 상기 일본국 특개평 02-066977호 공보에서는, p+ 영역을 설치함으로써 리커버리 특성을 개선하는 것을 개시하는 것에 그쳐, p+ 영역을 어떻게 설치하면 상기한 제 과제를 동시에 밸런스 좋게 해결할 수 있는지 개시되어 있지 않다.
또한 전력용 다이오드의 용도에 따라서는, VF를 특히 작게 하는 것이 바람직한 경우가 있다. 이에 대해 상기 일본국 특개평 08-172205호 공보의 기술에 따르면, 캐소드 전극에 대해 음의 전압이 게이트 전극에 인가되는 결과, VF가 커져 버린다고 하는 문제가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 그것의 한가지 목적은, VF를 저감하고, 또한 리커버리시의 발진을 억제 할 수 있는 반도체장치를 제공하는 것이다. 또한 본 발명의 다른 목적은, VF를 특별히 저감할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 일 국면에 따른 반도체장치는, 제1 및 제2 전극과, 제1∼제4층을 갖는다. 제1층은, 제1 전극 위에 설치되고, 또한 제1도전형을 갖는다. 제2층은, 제1층 위에 설치되고, 또한 제1도전형과 다른 제2도전형을 갖는다. 제3층은, 제2층 위에 설치되어 있다. 제2 전극은, 제3층 위에 설치되어 있다. 제4층은, 상기 제2층 및 상기 제3층 사이에 설치되고, 또한 상기 제2도전형을 갖는다. 제3층은 제1 및 제2 부분을 갖는다. 제1 부분은, 제2도전형을 갖고, 또한 제2층의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖는다. 제2 부분은, 제1도전형을 갖는다. 제1 및 제2 부분의 총면적에 대해 제2 부분의 면적이 차지하는 비율은 20% 이상 95% 이하이다.
본 발명의 다른 국면에 따른 반도체장치는, 제1 및 제2 전극과, 제1∼제3층과, 트렌치 구조를 갖는다. 제1층은, 제1 전극 위에 설치되고, 또한 제1도전형을 갖는다. 제2층은, 제1층 위에 설치되고, 또한 제1도전형과 다른 제2도전형을 갖는다. 제3층은, 제2층 위에 설치되고, 또한 제1 부분을 갖는다. 제1 부분은, 제2도전형을 갖고, 또한 제2층의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖는다. 제2 전극은 제3층 위에 설치되어 있다. 트렌치 구조는, 제1 부분에 설치되고, 또한 제2 전극의 전위를 기준으로 하여 양의 전위가 인가되는 것이다.
본 발명의 일 국면에 따른 반도체장치에 따르면, 다이오드의 VF가 저감되고, 또한 리커버리시의 발진이 억제된다.
본 발명의 다른 국면에 따른 반도체장치에 따르면, 다이오드의 VF가 저감된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련되어 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치로서의 다이오드의 구성을 개략적으로 나타낸 단면도이다.
도 2는 도 1의 화살표 DA 및 DB의 각각에 따른 불순물 프로파일 CA 및 CB를 개략적으로 나타낸 그래프이다.
도 3은 도 1의 다이오드 및 그것의 비교예의 각각의 시뮬레이션에 사용된 회로를 도시한 도면이다.
도 4는 도 1의 다이오드 및 비교예의 다이오드의 각각의 리커버리 특성의 파형의 시뮬레이션의 일례를 나타낸 그래프이다.
도 5는 도 1의 다이오드의 순방향에 있어서의 전압 VAK 및 전류밀도 JA의 관계 JA1의 일례와, 비교예의 다이오드의 순방향에 있어서의 전압 VAK 및 전류밀도 JA의 관계 JA0의 일례를 나타낸 그래프이다.
도 6은 전압 VAK 및 전류밀도 JA의 관계의 온도 변화에 있어서의 크로스 포인트의 일례를 도시한 도면이다.
도 7은 도 1의 다이오드의 역방향에 있어서의 전압 VRA 및 전류밀도 JR의 관계 JR1의 일례와, 비교예의 다이오드의 역방향에 있어서의 전압 VRA 및 전류밀도 JR의 관계 JR0를 개략적으로 나타낸 그래프이다.
도 8은 도 4의 점 PB에 있어서의 전계강도 E 및 캐리어 농도 CC을 개략적으로 나타낸 그래프이다.
도 9는 도 1의 다이오드에 있어서의, 정격 전류밀도에서의 VF 및 서지 전압 Vsurge의 각각과, 캐소드부의 폭 WC에 차지하는 p층의 폭 Wp의 비율과의 관계의 일례를 나타낸 그래프이다.
도 10은 도 1에 있어서 캐소드부의 폭 WC에 차지하는 p층의 폭 Wp의 비율이 0%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프이다.
도 11은 도 1에 있어서 캐소드부의 폭 WC에 차지하는 p층의 폭 Wp의 비율이 10%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프이다.
도 12는 도 1에 있어서 캐소드부의 폭 WC에 차지하는 p층의 폭 Wp의 비율이 20%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프이다.
도 13은 도 1에 있어서 캐소드부의 폭 WC에 차지하는 p층의 폭 Wp의 비율이 50%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프이다.
도 14는 도 1의 다이오드에 있어서의 최대 역전압 VRRM, 정격 전류밀도에서의 VF,및 서지 전압 Vsurge의 각각과, 도 2의 불순물 농도의 피크값 C1 및 C3의 비 C1/C3의 관계의 일례를 나타낸 그래프이다.
도 15는 도 2의 피크값 C2가 C1보다도 높은 경우에 있어서의 도 1의 다이오드의 정격 전류밀도에서의 VF와 리커버리 손실 EREC의 트레이드오프 특성을 나타낸 특성곡선 EREC1의 일례와, 도 2의 피크값 C1 및 C2가 같은 경우에 있어서의 도 1의 다이오드의 정격 전류밀도에서의 VF와 리커버리 손실 EREC의 관계를 나타낸 특성곡선 EREC2의 일례와, 비교예의 다이오드의 정격 전류밀도에서의 VF와 리커버리 손실 EREC의 관계를 나타낸 특성곡선 EREC0의 일례를 나타낸 그래프이다.
도 16은 도 1의 다이오드에 있어서의 정격 전류밀도에서의 VF와, 도 2의 불순물 농도의 피크값 C1 및 C2의 비 C2/C1의 관계의 일례를 나타낸 그래프이다.
도 17은 도 2의 피크값 C2가 C1 1보다도 높은 경우의 온 상태에 있어서의 화살표 DA(도 1)를 따르는 홀 농도 CCh1 및 전자 농도 CCe1의 일례와, 도 2의 피크값 C1 및 C2가 같은 경우의 온 상태에 있어서의 화살표 DA(도 1)를 따르는 홀 농도 CCh2 및 전자 농도 CCe2의 일례를 나타낸 그래프이다.
도 18은 본 발명의 실시예 2에 있어서의 반도체장치로서의 다이오드의 구성을 개략적으로 나타낸 단면도이다.
도 19는 도 18의 다이오드의 변형예의 구성을 개략적으로 나타낸 단면도이다.
도 20은 본 발명의 실시예 3에 있어서의 반도체장치로서의 다이오드의 구성을 개략적으로 나타낸 단면도이다.
도 21은 도 20의 다이오드의 제1변형예의 구성을 개략적으로 나타낸 단면도이다.
도 22는 도 20의 다이오드의 제2변형예의 구성을 개략적으로 나타낸 단면도이다.
도 23은 도 20의 다이오드 및 비교예의 다이오드의 각각에 있어서의 온 상태에서의 캐리어 농도 CC3 및 CC0의 일례를 나타낸 그래프이다.
도 24는 도 20의 다이오드의 순방향에 있어서의 전압 VAK 및 전류밀도 JA의 관계 JA3의 일례와, 비교예의 다이오드의 순방향에 있어서의 전압 VAK 및 전류밀도 JA의 관계 JA0의 일례를 나타낸 그래프이다.
도 25는 도 20의 트렌치 깊이 y와, 정격 전류밀도에서의 VF의 관계의 일례를 나타낸 그래프이다.
도 26은 비교예의 다이오드의 구성을 나타낸 단면도이다.
이하, 본 발명의 일 실시예에 대해 도면에 근거하여 설명한다.
(실시예 1)
도 1을 참조하여, 본 실시예에 있어서의 반도체장치로서의 다이오드는, 애노드 전극(5)(제1 전극)과, p층(3)(제1층)과, n- 드리프트층(1)(제2층)과, n층(15)(제4층)과, 캐소드층 CLa(제3층)와, 캐소드 전극(4)(제2 전극)을 갖는다. p층(3), n- 드리프트층(1), n층(15), 및 캐소드층 CLa는, 예를 들면 도전형 불순물이 첨가된 Si으로 이루어진다.
p층(3)은, 애노드 전극(5)의 위(도면 중, 바로 아래)에 설치되고, p형(제1도전형)을 갖는다.
n- 드리프트층(1)은, p층(3)의 위(도면 중, 바로 아래)에 치수 t3의 두께로 설치되어 있다. 또한 n- 드리프트층(1)은, p형과는 다른 도전형, 즉 n형(제2도전형)을 갖는다.
캐소드층 CLa는 n층(15)을 개재하여 n- 드리프트층(1)의 위(도면 중, 아래 쪽)에 설치되어 있다. 또한 캐소드층 CLa는 평면에서 볼 때 폭 Wc의 직사각형 형상을 갖는다. 또한 캐소드층 CLa는, n형을 갖는 n+ 영역(2)(제1 부분)과, p형을 갖는 p 영역(16)(제2 부분)을 갖는다.
또한 본 실시예에 있어서는, n+ 영역(2) 및 p 영역(16)의 각각은 평면에서 볼 때, 폭 Wn의 직사각형 형상 및 폭 Wp의 직사각형 형상을 갖는다. 또한 캐소드층 CLa, n+ 영역(2), 및 p 영역(16)은, 평면에서 볼 때 동일한 길이를 갖는다. 또한 폭 Wc, 폭 Wn 및 폭 Wp 사이에는, Wc=Wn+Wp의 관계가 있다. 따라서, 평면에서 볼 때 n+ 영역(2)의 면적과 p 영역(16)의 면적의 비는 Wn:Wp이다. 또한 캐소드층 CLa는, 이하의 식이 만족되도록 형성되어 있다.
0.2≤Wp/Wc≤0.95
따라서 n층(15) 위에 있어서, n+ 영역(2) 및 p 영역(16)의 총면적에 대해 p 영역(16)의 면적이 차지하는 비율은, 20% 이상 95% 이하이다.
이때, 도면 중의 치수 t1은, n+ 영역(2) 및 p 영역(16)의 각각의 두께에 대응하여, 예를 들면 0.2∼5μm이다. 또한 치수 tsub는 반도체층 전체의 두께에 대응하고 있다.
n층(15)은, n- 드리프트층(1)과, 캐소드층 CLa 사이에 설치되어 있고, 또한 n형(제2도전형)을 갖는다. 또한 n층(15)의 두께는, 도면 중에 있어서 치수 t2로부터 치수 t1을 뺀 치수를 갖고, 예를 들면 1∼50μm이다. 또한 n층(15)은, n+ 영역(2) 위에 위치하는 n 영역(15n)(제3 부분)과, p 영역(16) 위에 위치하는 n 영역(15p)(제4 부분)을 갖는다. 또한 n층(15)이 함유하는 도전형 불순물은 실질적으로 n형의 도전형 불순물뿐이며, p형의 도전형 불순물을 실질적으로는 포함하고 있지 않다.
캐소드 전극(4)은, 캐소드층 CLa의 위에 설치되어 있다.
더구나, 도 2를 참조하여, 불순물 프로파일 CA 및 CB의 각각은, 깊이 DA 및 DB(도 1)에 있어서의 불순물 농도의 분포를 나타내고 있다. n+ 영역(2)은, n- 드리프트층(1)의 불순물 농도의 피크값 C0에 비해 높은 불순물 농도의 피크값 C4를 갖는다. 또한 n+ 영역(2)의 불순물 농도의 피크값 C4는, p 영역(16)의 불순물 농도의 피크값 C3보다도 높다. p 영역(16)의 불순물 농도의 피크값 C3에 대한 n 영역(15p)의 불순물 농도의 피크값 C1의 비는, 0.001 이상 0.1 이하이다. n층(15)의 불순물 농도의 피크값 C1 및 C2의 각각은, n- 드리프트층(1)의 불순물 농도의 피크값 C0보다도 높고, 또한 캐소드층 CLa의 n+ 영역(2)의 불순물 농도의 피크값 C4보다도 낮다.
예를 들면, n+ 영역(2)의 표면 농도는 1×1017∼1×1021cm-3이며, p 영역(16)의 표면 농도는 1×1016∼1×1021cm-3이다. 또한 n층(15)의 불순물 농도의 피크값 C1 및 C2는, 1×1016∼1×1020cm-3이다.
이때 본 실시예에 있어서는 n층(15)이 함유하는 도전형 불순물은 실질적으로 n형의 도전형 불순물뿐이며, p형의 도전형 불순물을 실질적으로는 포함하고 있지 않다. 이 때문에 도 2에 있어서의 깊이 t1∼t2의 구간 내의 불순물 프로파일 CB은, n형의 도전형 불순물의 농도를 나타내고 있다. 만일 n 영역(15p)이 n형의 도전형 불순물 이외에 p형의 도전형 불순물도 실질적으로 포함하는 경우, 불순물 농도란, 실효적인 불순물 농도, 즉 p형 및 n형의 도전형 불순물의 농도의 차분을 말한다.
다음에 비교예의 다이오드에 대해 설명한다.
도 26을 참조하여, 비교예의 다이오드는, 본 실시예의 캐소드층 CLa 대신에, n+ 영역(2)으로 이루어진 캐소드층 CLb을 갖는다. 캐소드 CLb 바로 위에는 n층(15)이 존재한다. 이 비교예에 있어서, 이하의 2개의 문제가 고려된다.
첫 번째로, 리커버리 동작시에, n+ 영역(2) 및 n층(15)측에 잔류하는 홀 농도가 낮고, 또한 공핍층이 뻗기 쉬워진다. 이 공핍층이 n층(15)에 도달한 순간에 발진현상이 발생하므로, 안전동작 영역(SOA: Safety Operating Area) 및 리커버리 내량이 저하하여 버린다.
두번째로, 리커버리시의 발진현상에의 대책상, 주접합인 p층(3)/n- 드리프트층(1) 접합으로부터 캐소드측으로의 공핍층의 신장을 지연시키는 것이 필요하고, 이 때문에 본 비교예에서는 n- 드리프트층의 두께에 대응하는 치수 t3을 크게 할 필요가 생긴다. 이 결과, VF의 저감과 리커버리 손실(EREC) 사이에서의 트레이드오프 특성을 개선하는 것이 곤란해진다.
비교예에 있어서는, 치수 t3을 작게 하면 상기 제1 문제가 생기고, 치수 t3을 크게 하면 상기 제2 문제가 생긴다. 즉 본 비교예에 있어서는, VF의 저감과 리커버리 손실 사이에서의 트레이드오프 특성의 개선과, 발진현상의 억제 등에 의한 SOA 내량의 향상을 양립시키는 것이 곤란하다.
이에 대해 본 실시예에 따르면, 내압을 확보한 후에, VF의 저감과 SOA 내량의 향상을 양립시킬 수 있다. 즉, VF를 저감하여, 최대 역전압을 향상시키고, 또한 리커버리시의 발진을 억제할 수 있다.
도 3을 참조하여, 상기한 작용 효과를 검증하기 위해, 본 실시예의 반도체장치의 실시예로서의 정격 3300V 클래스의 다이오드를 포함하는 회로에 대해 시뮬레이션을 행하였다. 이 회로는, 다이오드 DD와, IGBT(Insulated Gate Bipolar Transistor)인 트랜지스터 TR과, 코일 LM, LAK, LCE와, 저항 RL, RAK, RCE, RG과, 전원 VC, VG과, 전류원 ION을 갖는다. 코일 LM은 기생 인덕턴스에 대응하고, 저항 RG은 IGBT의 게이트 저항에 대응하고, 전원 VG은 IGBT의 게이트 전압에 대응한다. 또한 코일 LAK, LCE는, 실측 결과와 시뮬레이션 결과를 일치시키기 위한 배선 임피던스에 대응한다. 또한 저항 RL, RAK, RCE는, 실측 결과와 시뮬레이션 결과를 일치시키기 위한 배선 관련 저항에 대응한다. 이하에서, 이 시뮬레이션의 결과에 대해 설명한다.
도 4를 참조하여, 본 실시예 및 비교예에 관해, 리커버리 특성 파형, 즉 리커버리시의 전압 VAK 및 전류밀도 JA의 시간 변화의 시뮬레이션을 행하였다. 도면 중에서, 전압 VAK1 및 전류밀도 JA1은 본 실시예(도 1)의 다이오드에 대응하는 것, 전압 VAK0 및 전류밀도 JA0는 비교예의 다이오드(도 26)에 대응하는 것이다. 본 실시예에 따르면 비교예에 비해, 리커버리시에 발생하는 발진을 억제한다. 이에 따라 전압 VAK의 피크 전압인 서지 전압 Vsurge는, 비교예에서는 5000V 이상이었지만, 본 실시예에서는 3000V 정도까지 억제할 수 있었다.
이때, 시뮬레이션 조건으로서, 코일 LM은 12μH로 하고, 전원 VC은 1700V, 정격 전류밀도 JAR은 90A/cm2, 순방향의 전류 JF는 JAR/10, 및 온도는 298K로 설정한다.
도 5를 참조하여, 전류밀도 JA-전압 VAK 특성의 시뮬레이션을 행하였다. 도면 중에서, 관계 JA1은 본 실시형태의 실시예(도 1)의 다이오드에 대응하는 것, 관계 JA0는 비교예의 다이오드(도 26)에 대응하는 것이다. 또한 VF는, 전류밀도 JA가 정격 전류밀도 JAR=90A/cm2일 때의 전압 VAK이다. 본 실시예에 따르면 비교예에 비해 VF를 저감할 수 있었다.
이때 전류밀도 JA-전압 VAK 특성은, 일반적으로 온도에 따라 변화한다. 25℃ 및 125℃의 경우의 전류밀도 JA-전압 VAK 특성은, 예를 들면 도 6에 나타낸 것과 같이 된다. 이때 양 특성곡선이 교차하는 포인트를 크로스 포인트 CP로 한다.
도 7을 참조하여, 역방향 특성(전류밀도 JR-전압 VRA)의 시뮬레이션을 행하였다. 도면 중에서, 관계 JR1은 본 실시예(도 1)의 다이오드에 대응하는 것, 관계 JR0은 비교예의 다이오드(도 26)에 대응하는 것이다. 또한 최대 역전압 VRRM은, 전류밀도 JR=1×10-2A/cm2일 때의 전압 VRA로 한다. 본 실시예에 따르면 비교예에 비해, 최대 역전압 VRRM을 높일 수 있었다.
이때 n층(15)이 p형의 도전형 불순물을 실질적으로 포함하여 버리면 최대 역전압 VRRM이 낮아진다. 역으로 말하면, n층(15)이 함유하는 도전형 불순물이 실질적으로 n형의 도전형 불순물만으로 됨으로써, 최대 역전압 VRRM이 높아진다.
주로 도 8을 참조하여, 점 PB(도 4)에서의 전계강도 E 및 캐리어 농도 CC의 디바이스 깊이 방향에 대한 분포를 시뮬레이션을 사용하여 해석하였다. 도면 중에서, 횡축은 화살표 DA(도 1)를 따르는 깊이이다. 또한 홀 농도 CCh1, 전자 농도 CCe1, 및 전계강도 E1은 본 실시예(도 1)의 다이오드에 대응하는 것이며, 홀 농도 CCh0, 전자 농도 CCe0, 및 전계강도 E0은 비교예의 다이오드(도 26)에 대응하는 것이다. 본 실시예의 구조(도 1)에서는, 리커버리 현상시에 캐소드측에 위치하는 p 영역(16)으로부터 홀이 주입됨으로써 캐소드측의 홀 농도 CCh1이 비교예의 홀 농도 CCh0보다 향상되었다. 그 결과, 도면 중 화살표 RE로 나타낸 것과 같이, 캐소드측의 전계강도 E가 완화하는 전계완화 현상이 생겼다.
주로 도 9∼도 13을 참조하여, VF(도 5) 및 서지 전압 Vsurge(도 4)의 각각과, 폭의 비 Wp/Wc(도 1)의 상관(도 9)을 검토하기 위해, 다양한 비 Wp/Wc 하에서의 리커버리 특성 파형(전류 IA 및 전압 VAK의 각각의 리커버리시의 시간 변화)의 시뮬레이션(예를 들면 도 10∼도 13)을 행하였다.
이 결과, 폭 Wp가 폭 Wc의 20% 이상인 경우, 즉 n+ 영역(2) 및 p 영역(16)(도 1)의 총면적에 대해 p 영역(16)의 면적이 차지하는 비율이 20% 이상인 경우, 리커버리시의 발진이 억제됨으로써, 정격전압인 3300V 이하까지 서지 전압 Vsurge가 현저하게 억제된다.
또한 폭 Wp가 폭 Wc의 95%을 초과하면, VF가 급증함으로써 다이오드의 동작에 지장이 생길 수 있다. 역으로 말하면, 폭 Wp가 폭 Wc의 95% 이하, 즉 n+ 영역(2) 및 p 영역(16)의 총면적에 대해 p 영역(16)의 면적이 차지하는 비율이 95% 이하로 됨으로써, VF가 현저하게 억제된다.
주로 도 14를 참조하여, 최대 역전압 VRRM, VF,및 서지 전압 Vsurge의 각각과, 불순물 농도의 피크값 C1 및 C3(도 2)의 비 C1/C3의 상관이 시뮬레이션에 의해 검토되었다. 이때 도 9의 결과에 입각하여, 리커버리시의 발진이 억제되도록 폭 Wp은 폭 Wc의 20%로 하였다.
시뮬레이션의 결과, 비 C1/C3가 1×10-1 이하로 됨으로써, 정격전압인 3300V 이하까지 서지 전압 Vsurge가 현저하게 억제 가능한 것을 알 수 있었다.
또한 비 C1/C3가 1×10-3 이상으로 되는 것에 의해, 정격전압인 3300V 이상까지 최대 역전압 VRRM(도 7)이 확보되는 것을 알 수 있었다. 이 이유는, 비 C1/C3가 1×10-3 이상으로 됨으로써, 주접합인 p층(3)/n- 드리프트층(1) 접합으로부터 캐소드측으로의 공핍층의 신장을 억제하기 때문으로 생각한다.
도 15를 참조하여, 리커버리 손실 EREC(mJ/A·펄스)와, VF(V)의 트레이드오프 특성이, 시뮬레이션에 의해 검토되었다. 도면 중에서, 특성곡선 EREC1은 불순물 농도의 피크값 C1 및 C2(도 2)가 C2>C1을 만족시키는 경우의 것이고, 특성곡선 EREC2는 C2=C1을 만족시키는 경우의 것이다. 한편, 특성곡선 EREC0는 비교예(도 26)의 다이오드에 대응하는 것이다.
이 결과, 비교예(도 26)의 구조의 경우(특성곡선 EREC0)에 비해, 본 실시예의 구조(도 1)의 경우(특성곡선 EREC1 및 EREC2), 리커버리 손실 EREC과 VF의 트레이드오프 관계가 개선되어, 특히 불순물 농도의 피크값 C1 및 C2가 C2>C1을 만족시키는 경우(특성곡선 EREC1), 보다 개선 가능한 것을 알 수 있었다. 즉 SOA의 관점에서 치수 t3(도 1 및 도 26)를 유지하면서, 즉 치수 t3의 저감에 의지하지 않고, 상기 트레이드오프 관계를 개선할 수 있다는 것을 알 수 있었다.
이때, VF는, 도 16에 나타낸 것과 같이, 불순물 농도의 피크값의 비 C2/C1이 커짐에 따라서 저감한다.
도 17을 참조하여, 온 상태의 경우, 즉 전류밀도 JA가 정격 전류밀도 JAR(도 5)과 같은 경우에 있어서의 캐리어 농도 CC의 시뮬레이션 결과이다. 도면 중에서, 횡축은 화살표 DA(도 1)를 따르는 깊이이다. 또한 홀 농도 CCh1 및 전자 농도 CCe1은 불순물 농도의 피크값 C1 및 C2가 C2>C1을 만족시키는 경우에 대응하는 것이며, 홀 농도 CCh2 및 전자 농도 CCe2는 불순물 농도의 피크값 C1 및 C2가 C2=C1을 만족시키는 경우에 대응하는 것이다.
이 결과로부터, 피크값 C1 및 C2가 C2>C1이 됨으로써, 온 상태에 있어서 캐소드 근방의 캐리어 농도가 높아지는 것을 알 수 있었다. 이 캐리어 농도의 증대에 의해 VF(도 16)가 저감된 결과, 리커버리 손실 EREC과 VF의 트레이드오프 관계(도 15)가 개선되었다고 생각된다.
본 실시예에 따르면, VF가 저감되고, 리커버리시의 발진이 억제되어, 최대 역전압 VRRM이 향상된다. 이 점에 대해, 이하에 의해 상세히 설명한다.
본 실시예의 다이오드 구조(도 1)에서는, 리커버리 현상시에 p 영역(16)으로부터 홀이 주입됨으로써, 캐소드측의 홀 농도 CCh1(도 8)이, 비교예의 다이오드 구조(도 26)의 경우의 홀 농도 CCh0에 비해 높아진다. 그 결과, 비교예에 비해 본 실시예에서는 리커버리시에 화살표 RE(도 8)에 나타낸 것과 같이 캐소드측의 전계가 완화되므로, 주접합인 p층(3)/n- 드리프트층(1) 접합으로부터 캐소드측으로의 공핍층의 신장이 억제된다. 이에 따라 도 4에 나타낸 것과 같이 리커버리시의 발진현상이 억제되므로, 다이오드의 SOA 내량이 향상된다. 이와 같이 본 실시예의 다이오드(도 1)는 리커버리 현상시에 p 영역(16)으로부터의 홀 주입에 의해 전계완화(공핍층 신장을 억제한다)를 일으킴으로써 발진 대책이 가능하기 때문에, n- 드리프트층(1)의 두께 t3를 작게 할 수 있어, 도 15에 나타낸 것과 같이 리커버리 손실 EREC와, VF의 트레이드오프 특성이 개선된다.
리커버리 동작시에 있어서의 캐소드측으로부터의 홀 주입을 촉진하기 위해서는, 도 1에 있어서, 캐소드층 CLa의 면적에 차지하는 p 영역(16)의 면적의 비율(도 1의 폭 Wp 및 Wc의 비 Wp/Wc)가 중요한 파라미터로 된다. 즉, 이 파라미터에 크게 의존하여, 도 4에 나타낸 것과 같이 VF 및 서지 전압 Vsurge가 크게 변화한다. 본 실시예에 따르면, 이하의 식 (1)이 만족됨으로써, 리커버리시의 발진을 억제하면서 다이오드의 양호한 동작이 보장된다.
20%≤비 Wp/Wc≤95% …(1)
상기 (1)의 식에서, 상한값 95%는, VF(도 9)을 실용상 충분한 정도로 작게 하기 위한 조건이다. 또한 하한값 20%는, VAK 파형(도 10∼도 13)의 파형의 서지, 즉 Vsurge(도 9)를 내압 클래스의 값(전술한 시뮬레이션에 있어서는 3300V) 이하까지 현저하게 억제하기 위한 조건이다. 이와 같이 식 (1)을 만족시킴으로써, VF가 저감되고, 또한 리커버리시의 발진이 억제된다.
상기한 것과 같이 VF를 저감하고, 또한 리커버리시의 발진을 억제하면서, 불순물 농도의 피크값 C1 및 C3(도 2)의 비 C1/C3(도 14)가 이하의 식 (2)을 만족시킴으로써 최대 역전압 VRRM이 향상된다.
0.001≤비 C1/C3≤ 0.1 …(2)
상기 (2)의 식에서, 상한값 0.1은, 캐소드층 CLa의 p 영역(16)으로부터 주입되는 홀 량을 충분한 것으로 함으로써, Vsurge를 내압 클래스의 값(전술한 시뮬레이션에 있어서는 3300V) 이하까지 억제하기 위한 조건이다. 또한 하한값 0.001은, 역바이어스시에 주접합인 p층(3)/n- 드리프트층(1) 접합으로부터 캐소드측으로 뻗는 공핍층이 p 영역(16)에 이르는 것에 기인하는 최대 역전압 VRRM의 저하를 방지하기 위한 조건이다.
또한 불순물 농도의 피크값 C1 및 C2(도 2)가 이하의 식(3)을 만족시킴으로써, 다이오드가 온 상태일 때의 캐소드측의 캐리어 농도 CC(도 17)가 높아진다.
C2>C1 …(3)
이와 같이 캐리어 농도 CC가 높아지는 결과, VF(도 16)가 낮아지므로, 리커버리 손실 EREC와 VF의 트레이드오프 특성(도 15)이 개선된다.
상기한 (1)∼ (3)의 관계가 만족되는 경우, 비교예의 다이오드(도 26)에 비해 특히 우수한 특성을 갖는 다이오드가 얻어진다.
(실시예 2)
도 18을 참조하여, 본 실시예의 반도체장치로서의 다이오드는, n형 확산층(17)(제5층)과, 트렌치 구조(26a)와, p+ 확산층(18)과, 층간 절연막(19)과, 절연막 20, 23과, 실리사이드층(21a)과, 배리어메탈층(22)을 갖는다.
n형 확산층(17)은, p층(3) 및 n- 드리프트층(1) 사이에 설치되고, 또한 n형을 갖는다. 트렌치 구조(26a)는, p층(3) 및 n형 확산층(17)을 관통하는 트렌치를 갖고, 또한 이 트렌치를 게이트 절연막(12)을 개재하여 매립하는 게이트 전극(14)을 갖는다. 또한 게이트 전극(14)은 층간 절연막(19)에 의해 애노드 전극(5)과 전기적으로 절연되어 있다. 실리사이드층(21a)은, Si 확산층과의 저콘택 저항을 실현하기 위한 것으로, 예를 들면 TiSi2, CoSi, 또는 WSi으로 이루어진다. 배리어메탈층(22)은, 예를 들면 TiN으로 이루어진다. 층간 절연막(19)은, 예를 들면, 붕소, 인 등이 첨가된 실리케이트 글래스 막이다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 본 실시예의 다이오드의 제조방법에 대해 설명한다.
우선 두꺼운 n- 드리프트층(1)인 기판이 준비된다. n- 드리프트층(1)의 불순물 농도는 내압 클래스에 의존해서 결정되고, 예를 들면 600∼6500V 클래스에서는, 1×1012∼1×1015cm-3이다.
다음에 이 기판의 표면에, p층(3)과, p층(3)의 바로 아래에 위치하는 n형 확산층(17)이 형성된다. p층(3)은, 예를 들면 피크 농도 1×1016∼1×1018cm-3, 및 확산 깊이 1∼4μm을 갖는다. n형 확산층(17)의 불순물의 피크 농도는, n- 드리프트층(1)의 불순물의 농도 이상이며, 또한 p층(3)의 불순물 농도의 피크값 이하이다. 다음에, 기판 표면에 p+ 확산층(18)이 형성된다. p+ 확산층(18)은, 예를 들면 표면 농도 1×1018∼1×1020cm-3, 및 확산 깊이 약 0.5μm을 갖는다. 다음에 트렌치 구조(26a) 및 캐소드층 CLa가 형성된다.
이때 p+ 확산층(18)은, 트렌치 구조(26a)를 형성한 후에 형성해도 상관없다.
본 실시예의 다이오드는, 다이오드에 역방향 전압이 인가될 때에, 캐소드 전극(4)의 전위보다도 낮은 전위가 게이트 전극(14)에 인가되도록 사용된다. 이 때문에, 예를 들면 게이트 전극(14)은 애노드 전극(5)에 전기적으로 접속된다. 이때 다이오드에 역방향 전압이 인가될 때에 캐소드 전극(4)의 전위가 양이 되는 경우에는, 게이트 전극(14)은 접지되어도 된다.
이 경우, 시뮬레이션의 결과에 따르면, 크로스 포인트 CP(도 6)의 전류밀도 JA를 작게 할 수 있는 것을 알 수 있었다. 이에 따라 크로스 포인트 CP의 전류밀도를, 다이오드가 과부하가 되는 것과 같은 전류밀도보다도 작게 할 수 있다. 이 경우, 과부하가 된 다이오드에 있어서 VF의 온도계수는 양이 되므로, 과부하가 된 다이오드에의 전류집중을 방지할 수 있다.
또한 n형 확산층(17)에 의해, 디바이스 온시에 p층(3)으로부터 주입되는 홀의 양을 제어할 수 있다.
또한 트렌치 구조(26a)는 의사적인 필드 플레이트 구조가 되어, p층(3) 및 n형 확산층(17)의 접합부로부터의 공핍층의 신장을 촉진함으로써, 최대 역전압 VRRM을 유지할 수 있다. 또한 트렌치 구조(26a)가 p층(3) 및 n형 확산층(17)의 계면보다도 깊게 형성됨으로써, 더욱 확실하게 최대 역전압 VRRM을 유지할 수 있다.
또한 비교예의 다이오드(도 26)에서는, 통상, n- 드리프트층(1)의 캐리어의 라이프타임을 조정함으로써 리커버리 손실 EREC과 VF의 트레이드오프 특성이 제어된다. 이에 대해 본 실시예에 따르면, p층(3)의 농도를 조정함으로써 이 트레이드오프 특성을 제어하고, 또한 이 트레이드오프 특성의 제어가능한 범위를 확대하고, 또한 라이프타임 조정공정을 폐지함으로써, 웨이퍼 프로세스를 간단화할 수 있다.
도 19를 참조하여, 본 실시예의 변형예에 대해 설명한다. 본 변형예의 다이오드는, n형 확산층(17)과, 트렌치 구조(27)와, p+ 확산층(18)과, 실리사이드층(21a, 21b)과, 배리어메탈층(22b)을 갖는다. 트렌치 구조(27)는, p층(3) 및 n형 확산층(17)을 관통하는 트렌치를 갖고, 또한 이 트렌치를 게이트 절연막(12)을 개재하여 매립하는 게이트 전극(14)을 갖는다. 또한 게이트 전극(14)은, 애노드 전극(5)과 전기적으로 접속되어 있고, 애노드 전극(5)과 동 전위의 전극이다.
본 변형예에 따르면, 게이트 전극(14)에는 애노드 전극(5)과 동일한 전위가 인가된다. 이에 따라, 다이오드의 외부로부터 게이트 전극(14)의 전위를 제어하지 않아도, 다이오드에 역방향의 전압이 인가되었을 때, 캐소드 전극(4)의 전위보다도 낮은 전위를 게이트 전극(14)에 인가할 수 있다. 이 결과, 본 실시예와 동일한 효과가 얻어진다.
(실시예 3)
도 20을 참조하여, 본 실시예의 반도체장치로서의 다이오드는, 애노드 전극(5)(제1 전극)과, p층(3)(제1층)과, n- 드리프트층(1)(제2층)과, n층(15)(제4층)과, 캐소드층 CLb(제3층)와, 캐소드 전극(24)(제2 전극)과, 트렌치 구조(26b)와, 층간 절연막(19)과, 절연막 20, 23과, 배리어메탈층(22)을 갖는다.
p층(3)은, 애노드 전극(5) 위에 설치되고, 또한 p형(제1도전형)을 갖는다. n- 드리프트층(1)은, p층(3) 위에 설치되고, 또한 p형과는 다른 도전형, 즉 n형(제2도전형)을 갖는다.
캐소드층 CLb는 n층(15)을 개재하여 n- 드리프트층(1) 위에 설치되어 있다. 또한 캐소드층 CLb은 n+ 영역(2)(제1 부분)을 갖는다. n+ 영역(2)은, n형을 갖고, 또한 n- 드리프트층(1)의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖는다.
n층(15)은, n- 드리프트층(1)과, 캐소드층 CLb 사이에 설치되어 있다. 또한 n층(15)은, n형을 갖고, 또한 n- 드리프트층(1)의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖고, 또한 n+ 영역(2)의 불순물 농도의 피크값에 비해 낮은 불순물 농도의 피크값을 갖는다.
캐소드 전극(24)은 캐소드층 CLb 위에 설치되어 있다.
트렌치 구조(26b)는, n+ 영역(2)과, n층(15)을 관통하는 트렌치를 갖고, 또한 이 트렌치를 게이트 절연막(12)을 개재하여 매립하는 게이트 전극(14)을 갖는다. 즉 트렌치 구조(26b)는, n+ 영역(2) 및 n층(15)에 설치되어 있다.
게이트 전극(14) 및 캐소드 전극(24)의 각각은, 전압원(30)의 양극측 및 음극측에 접속되어 있다. 이에 따라 트렌치 구조(26b)는, 캐소드 전극(24)의 전위를 기준으로 하여 양의 전위가 인가되도록 구성되어 있다.
이때, 상기 이외의 구성에 대해서는, 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일 또는 대응하는 요소에 대해 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
또한 상기한 캐소드층 CLb 대신에 캐소드층 CLa를 갖는 구조(도 21)나, n층(15)을 갖지 않는 구조(도 22)를 사용하는 것도 가능하다.
본 실시예의 다이오드의 특성을 검토하기 위해, 실시예 1과 동일한 시뮬레이션을 행하였다. 이하에서, 이 시뮬레이션의 결과에 대해 설명한다.
도 23을 참조하여, 온 상태에 있어서의 캐리어 농도 CC의 시뮬레이션을 행하였다. 이 결과, 본 실시형태의 실시예의 다이오드(도 20)의 캐리어 농도 CC3은, 비교예의 다이오드(도 26)의 캐리어 농도 CC0에 비해 높아지는 것을 알 수 있었다. 즉 온 상태로 있어서 캐소드 근방의 캐리어 농도가 높아지는 것을 알 수 있었다. 이 캐리어 농도의 증대에 의해 VF가 저감된다고 생각한다.
도 24를 참조하여, 전류밀도 JA-전압 VAK 특성의 시뮬레이션이 행해졌다. 도면 중에서, 전류밀도 JA3는 본 실시예(도 20)의 다이오드에 대응하는 것, 전류밀도 JA0는 비교예의 다이오드(도 26)에 대응하는 것이다. 본 실시예에 따르면, 비교예에 비해, 전압 VAK가 작은 쪽으로 향해 전류밀도 JA-전압 VAK 특성곡선이 시프트한다는 것을 알 수 있었다. 즉 VF를 저감할 수 있다는 것을 알 수 있었다.
도 25를 참조하여, 트렌치 구조(26b)의 깊이 y와, VF의 상관의 시뮬레이션을 행하였다. 이 결과, 트렌치 깊이 y를 치수 t2 이상으로 함으로써, VF를 보다 충분하게 저감할 수 있다는 것을 알 수 있었다. 즉 n+ 영역(2)과, n층(15)을 관통하도록 트렌치 구조(26b)가 설치됨으로써, VF를 보다 충분하게 저감할 수 있다는 것을 알 수 있었다.
본 실시예에 따르면, 캐소드측에 존재하는 트렌치 구조(26b)에 정 바이어스가 인가됨으로써, 트렌치 측벽부에 어큐물레이션층이 형성됨으로써 의사적으로 n+ 영역(2)이 확대되므로, 디바이스 온시에 캐소드측으로부터의 전자주입을 촉진할 수 있다. 이에 따라 VF를 저감할 수 있다.
또한, n+ 영역(2)과, n층(15)을 관통하도록 트렌치 구조(26b)가 설치됨으로써, VF를 보다 충분하게 저감할 수 있다. 이때 변형예(도 22)에 있어서는, n+ 영역(2)을 관통하도록 트렌치 구조(26b)가 설치되면 된다.
이때, 상기 각 실시예에 있어서는, 제1 및 제2도전형의 각각이 p형 및 n형으로 되었지만, 본 발명은 이것에 한정되는 것은 아니고, 제1 및 제2도전형의 각각이 n형 및 p형으로 되어도 된다.
또한 상기 각 실시예에 있어서는 반도체장치로서 다이오드에 대해 설명했지만, 본 발명의 반도체장치는 다이오드 단체에 한정되는 것은 아니고, 다이오드를 포함하는 파워 모듈이어도 된다. 이와 같은 파워 모듈로서는, 예를 들면 IGBT를 포함하는 것이 있다.
또한 p층(3)과, n- 드리프트층(1)과, n층(15)과, 캐소드층 CLa가 도전형 불순물이 첨가된 Si로 이루어진 경우에 대해 설명했지만, Si 대신에, SiC 또는 GaN 등의 와이드밴드 갭 재료를 사용해도 동일한 효과가 얻어진다.
또한 실시예로서 정격 3300V 클래스의 고내압의 반도체장치에 대해 설명했지만, 본 발명은 다른 내압 클래스에 대해 적용할 수도 있다.
본 발명을 상세하게 설명하고 나타내 왔지만, 이것은 단지 예시를 위한 것으로, 한정적으로 해석되지 않고, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.

Claims (12)

  1. 제1 전극과,
    상기 제1 전극 위에 설치되고, 또한 제1도전형을 갖는 제1층과,
    상기 제1층 위에 설치되고, 또한 상기 제1도전형과 다른 제2도전형을 갖는 제2층과,
    상기 제2층 위에 설치된 제3층과,
    상기 제3층 위에 설치된 제2 전극과,
    상기 제2층 및 상기 제3층 사이에 설치되고, 또한 상기 제2도전형을 갖는 제4층을 구비하고,
    상기 제3층은,
    상기 제2도전형을 갖고, 또한 상기 제2층의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖는 제1 부분과,
    상기 제1도전형을 갖는 제2 부분을 포함하고,
    상기 제1 및 제2 부분의 총면적에 대해 상기 제2 부분의 면적이 차지하는 비율은 20% 이상 95% 이하인, 반도체장치.
  2. 제 1항에 있어서,
    상기 제4층의 불순물 농도의 피크값은, 상기 제2층의 불순물 농도의 피크값보다도 높고, 또한 상기 제3층의 상기 제1 부분의 불순물 농도의 피크값보다도 낮은, 반도체장치.
  3. 제 2항에 있어서,
    상기 제4층이 함유하는 도전형 불순물은 상기 제2도전형의 도전형 불순물뿐인, 반도체장치.
  4. 제 2항에 있어서,
    상기 제4층은, 상기 제1 부분의 위에 위치하는 제3 부분과, 상기 제2 부분 위에 위치하는 제4 부분을 포함하고,
    상기 제2 부분의 불순물 농도의 피크값에 대한 상기 제4 부분의 불순물 농도의 피크값의 비는, 0.001 이상 0.1 이하인, 반도체장치.
  5. 제 4항에 있어서,
    상기 제4층의 상기 제3 부분의 불순물 농도의 피크값은, 상기 제4층의 상기 제4 부분의 불순물 농도의 피크값보다도 높은, 반도체장치.
  6. 제 1항에 있어서,
    상기 제1 부분의 불순물 농도의 피크값은, 상기 제2 부분의 불순물 농도의 피크값보다도 높은, 반도체장치.
  7. 제 1항에 있어서,
    상기 제1층 및 상기 제2층 사이에 설치되고, 또한 상기 제2도전형을 갖는 제5층과,
    상기 제1 및 제5층을 관통하는 트렌치 구조를 더 구비한, 반도체장치.
  8. 제1 전극과,
    상기 제1 전극 위에 설치되고, 또한 제1도전형을 갖는 제1층과,
    상기 제1층 위에 설치되고, 또한 상기 제1도전형과 다른 제2도전형을 갖는 제2층과,
    상기 제2층 위에 설치되고, 또한 제1 부분을 갖는 제3층을 구비하고,
    상기 제1 부분은, 상기 제2도전형을 갖고, 또한 상기 제2층의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖고,
    상기 제3층 위에 설치된 제2 전극과,
    상기 제1 부분에 설치되고, 또한 상기 제2 전극의 전위를 기준으로 하여 양의 전위가 인가되는 트렌치 구조를 더 구비한, 반도체장치.
  9. 제 8항에 있어서,
    상기 트렌치 구조는 상기 제1 부분을 관통하고 있는, 반도체장치.
  10. 제 8항에 있어서,
    상기 제2층 및 상기 제3층 사이에, 상기 제2도전형을 갖고, 또한 상기 제2층의 불순물 농도의 피크값에 비해 높은 불순물 농도의 피크값을 갖고, 또한 상기 제1 부분의 불순물 농도의 피크값에 비해 낮은 불순물 농도의 피크값을 갖는 제4층을 더 구비한, 반도체장치.
  11. 제 10항에 있어서,
    상기 트렌치 구조는, 상기 제1 부분 및 상기 제4층을 관통하고 있는, 반도체장치.
  12. 제 8항에 있어서,
    상기 제3층은, 상기 제1도전형을 갖는 제2 부분을 포함한, 반도체장치.
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