CN111766490A - 碳化硅半导体装置的筛选方法 - Google Patents

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Abstract

本发明提供一种能够利用灵敏度比基于正向电压的变化率的筛选的灵敏度更好的测定来筛选的碳化硅半导体装置的筛选方法。本发明筛选具有MOS栅极结构的碳化硅半导体装置(50)。首先，测定碳化硅半导体装置(50)的导通电压。接着，在碳化硅半导体装置(50)的内置二极管流通正向电流。接着，检测流通正向电流后的碳化硅半导体装置(50)的导通电压。接着，根据在第一工序测定出的导通电压与在第三工序测定出的导通电压而计算出碳化硅半导体装置(50)的导通电压的变化率。接着，筛选出所计算出的变化率低于3％的碳化硅半导体装置(50)。

Description

碳化硅半导体装置的筛选方法
技术领域
本发明涉及一种碳化硅半导体装置的筛选方法。
背景技术
以往，使用硅(Si)来作为控制高电压和/或大电流的功率半导体装置的构成材料。功率半导体装置具有双极型晶体管或IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应管)等多个种类，并且将这些种类根据用途而分开使用。
例如，双极型晶体管或IGBT与MOSFET相比电流密度高，能够大电流化，但是不能高速地进行开关。具体地，双极型晶体管以数kHz程度的开关频率为使用极限，IGBT以数十kHz程度的开关频率为使用极限。另一方面，功率MOSFET与双极型晶体管或IGBT相比虽然电流密度低且难以大电流化，但是能够进行高达数MHz程度的高速开关动作。
然而，在市场上，对兼备大电流与高速性的功率半导体装置的需求强烈，并致力于IGBT和功率MOSFET的改良，当前开发进行到几乎接近于材料极限的程度。从功率半导体装置的观点出发，正在进行取代硅的半导体材料的研究，碳化硅(SiC)作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代的功率半导体装置的半导体材料而引人注目。
其背景列举如下方面：SiC是化学性质非常稳定的材料，带隙宽达3eV，并且在高温下也能够作为半导体而极为稳定地使用。另外，最大电场强度也比硅大一个数量级以上。由于SiC有很大可能超越硅的材料极限，因此在功率半导体中使用，特别是在MOSFET中使用，今后的拓展受到很大期待。特别是，期待其导通电阻小。并且能够期待在维持高耐压特性不变的状态下具有更低的导通电阻的纵型SiC-MOSFET。
以纵型MOSFET为例，对现有的碳化硅半导体装置的结构进行说明。图5是示出现有的碳化硅半导体装置的结构的截面图。图5是沟槽型MOSFET150的例子。如图5所示，在n+型碳化硅基板101的正面堆积有n型缓冲层118，在n型缓冲层118的正面堆积有n-型碳化硅外延层102。
在n-型碳化硅外延层102的内部选择性地设置有n+型区117、第一p+型基区103、第二p+型基区104、n型高浓度区105、以及p型基层106。另外，在p型基层106的表面选择性地设置有n++型源区107、以及p++型接触区108。
另外，贯通n++型源区107和p型基层106而设置有到达n型高浓度区105的沟槽116，并且沿着沟槽116的内壁，在沟槽116的底部和侧壁设置有栅极绝缘膜109，在沟槽116内的栅极绝缘膜109的内侧设置有栅电极110。在p++型接触区108和n++型源区107的表面设置有源电极112，在源电极112上设置有源电极焊盘115。另外，在碳化硅半导体基体的第一主面侧的整个表面以覆盖埋入到沟槽116的栅电极110的方式而设置有层间绝缘膜111。在源电极112与层间绝缘膜111之间设置有势垒金属114。另外，在n+型碳化硅基板101的背面设置有背面电极113。
这样的结构的纵型MOSFET在源极-漏极间内置有由p型基层106与n型高浓度区105形成的寄生pn二极管作为体二极管。该寄生pn二极管能够通过向源电极112施加高电位电压从而进行动作，在图5中，在由箭头A所示出的方向上流通有电流。由此，在MOSFET中与IGBT不同，由于内置了寄生pn二极管，所以能够省略用于逆变器的续流二极管(FWD：FreeWheeling Diode)，有益于低成本化以及小型化。以下，将MOSFET的寄生pn二极管称为内置二极管。
然而，在碳化硅半导体装置中，有在n+型碳化硅基板101的结晶中存在缺陷的情况。在该情况下，若在内置二极管流通电流，则从p++型接触区108注入空穴，在n-型碳化硅外延层102或n+型碳化硅基板101中产生电子和空穴的复合。此时，因与产生的带隙相当的复合能量(3eV)，使存在于n+型碳化硅基板101的作为结晶缺陷的一种的基底面位错移动，并且使夹在两个基底面位错之间的堆垛层错扩展。
若堆垛层错扩展，则堆垛层错使电流难以流通，因此MOSFET的导通电阻和内置二极管的正向电压上升。若继续这样的动作则堆垛层错累积性地扩展，从而在逆变器电路中产生的损耗随着时间而增加，发热量也变大，因此成为装置故障的原因。为了防止这样的问题，能够以将SiC-SBD(Schottky Barrier Diode：肖特基二极管)与MOSFET反向并联地连接，并使电流不在MOSFET的内置二极管流通的方式进行应对。
作为碳化硅半导体装置的通电检查技术，公知如下技术(例如，参照专利文献1)：在将双极型半导体元件的温度设定为150℃以上且230℃以下，继续流通电流密度为120A/cm2以上400A/cm2以下的正向电流，并正向电阻变为饱和状态的情况下，判定正向电阻的变化程度是否小于阈值。另外，作为碳化硅半导体装置的检查方法，公知如下技术(例如，参照专利文献2)：在二极管流通脉冲电流k，求出流通脉冲电流k前后的该二极管的导通电阻，基于导通电阻的、流通脉冲电流k前后的变化来判定半导体装置的不良。
现有技术文献
专利文献
专利文献1：国际公开第2014/148294号
专利文献2：日本特开2015-65250号公报
发明内容
技术问题
然而，即使在将SiC-SBD与MOSFET反向并联地连接的情况下，在MOSFET从导通切换为关断的瞬间，也有在MOSFET的内置二极管流通电流的情况，并且有MOSFET的堆垛层错扩展的情况。因此，以往，进行碳化硅半导体装置的筛选，筛选出没有堆垛层错的碳化硅半导体装置。
图6是示出现有的碳化硅半导体装置的筛选方法的流程图。如图6所示，首先，设定MOSFET的温度(步骤S101)。例如，考虑使用环境而将MOSFET的温度设定为100℃以上且250℃以下。接下来，测定初始状态的正向电压(步骤S102)。由于通过正向电压的变化来判断基板的堆垛层错的生长，所以对初始状态的正向电压进行测定。接下来，向MOSFET的内置二极管导通正向电流通(步骤S103)。具体而言，使MOSFET的栅电极与源电极短路，向源电极施加正电压，并且使漏电极的电位为0。在此，将测定出的电压设为Vf0。
接下来，测定正向电压(步骤S104)。在此，将测定出的电压设为Vf1。接下来，计算出正向电压的变化率(步骤S105)。正向电压的变化率ΔVf是从初始状态的正向电压开始的的变化率。例如，正向电压的变化率ΔVf通过ΔVf＝(Vf1-Vf0)/Vf0而被求出。
接下来，判定是否正向电压的变化率ΔVf＜0.03(小于3％)(步骤S106)。在此，在判定为正向电压的变化率ΔVf＜0.03的情况下(步骤S106：是)，将MOSFET筛选为合格品(步骤S107)。另外，在判定为不是正向电压的变化率ΔVf＜0.03的情况下(步骤S106：否)，将MOSFET筛选为不合格品(步骤S108)。
然而，在基于正向电压的变化率ΔVf的筛选中，由于变化率ΔVf小，所以有误筛选的不合格品被出厂的情况，导致碳化硅半导体装置的可靠性下降。
本发明为了消除上述现有技术的问题，其目的在于，提供一种能够通过灵敏度比基于正向电压的变化率的筛选的灵敏度更好的测定进行筛选的碳化硅半导体装置的筛选方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的碳化硅半导体装置的筛选方法具有如下特征。作为具有MOS栅极结构的碳化硅半导体装置的筛选方法，首先，进行测定所述碳化硅半导体装置的导通电压的第一工序。接下来，进行在所述碳化硅半导体装置的内置二极管流通正向电流的第二工序。接下来，进行测定流通所述正向电流后的所述碳化硅半导体装置的导通电压的第三工序。接下来，进行根据在所述第一工序中测定出的导通电压与在所述第三工序中测定出的导通电压而计算出所述碳化硅半导体装置的导通电压的变化率的第四工序。接下来，进行筛选出计算出的所述变化率低于3％的所述碳化硅半导体装置的第五工序。
另外，本发明的碳化硅半导体装置的筛选方法的特征在于，在上述发明的基础上，在所述第一工序和所述第三工序中，通过额定电流、或者比额定电流低的电流来测定所述导通电压。
另外，本发明的碳化硅半导体装置的筛选方法的特征在于，在上述发明的基础上，所述碳化硅半导体装置具备：第一导电型的第一半导体层，其设置在碳化硅基板的正面；第二导电型的第二半导体层，其设置在所述第一半导体层的、相对于所述碳化硅基板侧而相反的一侧；第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部，并且杂质浓度高于所述碳化硅基板的杂质浓度；沟槽，其贯通所述第二半导体层而到达所述第一半导体层；栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；第一电极，其设置在所述第一半导体区与所述第二半导体层的表面；以及第二电极，其设置在所述碳化硅基板的背面。
另外，本发明的碳化硅半导体装置的筛选方法的特征在于，在上述发明的基础上，在所述第一工序和所述第三工序中，从所述第一电极向所述第二电极流通电流而测定所述导通电压。
另外，本发明的碳化硅半导体装置的筛选方法的特征在于，在上述发明的基础上，在所述第五工序中，筛选出计算出的所述变化率饱和且计算出的所述变化率低于3％的所述碳化硅半导体装置。
根据上述发明，在碳化硅半导体装置流通正向电流，筛选出导通电压的变化率低于3％的碳化硅半导体装置。由此，与利用正向电压的变化率来筛选的情况相比，能够进行灵敏度更好的筛选，能够减少误识别的不合格品流出，并且能够使碳化硅半导体装置的可靠性提高。
技术效果
根据本发明的碳化硅半导体装置的筛选方法，起到如下效果：能够通过灵敏度比基于正向电压的变化率筛选的灵敏度更好的测定来进行筛选。
附图说明
图1是示出实施方式的碳化硅半导体装置的筛选方法的流程图。
图2是示出实施方式的碳化硅半导体装置的结构的截面图。
图3是示出碳化硅半导体装置的导通电压的改变量与正向电压的改变量之间的比较的图表。
图4是示出实施方式的碳化硅半导体装置的筛选方法中的导通电压的变化量的图表。
图5是示出现有的碳化硅半导体装置的结构的截面图。
图6是示出现有的碳化硅半导体装置的筛选方法的流程图。
符号说明
1、101 n+型碳化硅基板
2、102 n-型碳化硅外延层
3、103 第一p+型基区
4、104 第二p+型基区
5、105 n型高浓度区
6、106 p型基层
7、107 n++型源区
8、108 p++型接触区
9、109 栅极绝缘膜
10、110 栅电极
11、111 层间绝缘膜
12、112 源电极
13、113 背面电极
14、114 势垒金属
15、115 源电极焊盘
16、116 沟槽
17、117 n+型区
18、118 n型缓冲层
18a n型低浓度缓冲层
18b n型高浓度缓冲层
50、150 沟槽型MOSFET
具体实施方式
以下，参照附图，对本发明的碳化硅半导体装置的筛选方法的优选实施方式进行详细说明。在本说明书和附图中，在前缀有n或p的层或区域中，分别表示电子或空穴为多数载流子的区域。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下实施方式的说明和附图中，对相同的结构标记相同的符号，并省略重复的说明。另外，在本说明书中，在密勒指数的标记上，“-”表示标记于紧随其后的指数的横杠，而在指数前标记“-”表示负的指数。
(实施方式)
图1是示出实施方式的碳化硅半导体装置的筛选方法的流程图。以下，作为碳化硅半导体装置，虽然以MOSFET为例进行说明，但是对于具有MOS栅极结构的其他的碳化硅半导体装置来说也是相同的。首先，对实施方式的碳化硅半导体装置进行说明。图2是示出实施方式的碳化硅半导体装置的结构的截面图。
如图2所示，实施方式的碳化硅半导体装置在n+型碳化硅基板1的第一主面(正面)，例如在(0001)面(Si面)堆积有n-型碳化硅外延层(第一导电型的第一半导体层)2。
另外，在n+型碳化硅基板1与n-型碳化硅外延层2之间可以设置n型缓冲层18。n型缓冲层18由例如设置在n+型碳化硅基板1的正面的以比n+型碳化硅基板1更低浓度的方式掺杂了氮(N)而成的碳化硅外延层(n型低浓度缓冲层18a)、以及设置在n型低浓度缓冲层18a的正面的以比n+型碳化硅基板1更高浓度的方式掺杂了氮而成的碳化硅外延层(n型高浓度缓冲层18b)这两层构成。通过n型缓冲层18，能够防止在pn界面产生的空穴在n型缓冲层18内复合，并到达n+型碳化硅基板1，能够防止来自n+型碳化硅基板1的堆垛层错的产生。
n+型碳化硅基板1是碳化硅单晶基板。n-型碳化硅外延层2的杂质浓度比n+型碳化硅基板1的杂质浓度低，例如是低浓度n型漂移层。在n-型碳化硅外延层2的、相对于n+型碳化硅基板1侧而相反的一侧的表面，可以设置有n型高浓度区5。n型高浓度区5是杂质浓度低于n+型碳化硅基板1的杂质浓度且高于n-型碳化硅外延层2的杂质浓度的高浓度n型漂移层。
在n-型碳化硅外延层2的、相对于n+型碳化硅基板1侧而相反的一侧的表面侧，设置有p型基层(第二导电型的第二半导体层)6。以下，将n+型碳化硅基板1、n-型碳化硅外延层2和p型基层6合并作为碳化硅半导体基体。
在n+型碳化硅基板1的第二主面(背面，即碳化硅半导体基体的背面)设置有作为背面电极13的漏电极。在背面电极13的表面设置有漏电极焊盘(未图示)。
在碳化硅半导体基体的第一主面侧(p型基层6侧)形成有沟槽结构。具体而言，沟槽16从p型基层6的相对于n+型碳化硅基板1侧而相反的一侧(碳化硅半导体基体的第一主面侧)的表面贯通p型基层6而到达n型高浓度区5(在不设置n型高浓度区5的情况下到达n-型碳化硅外延层2，以下仅称为(2))。沟槽16具有条状的平面图案。沿着沟槽16的内壁，在沟槽16的底部和侧壁形成有栅极绝缘膜9，在沟槽16内的栅极绝缘膜9的内侧形成有栅电极10。通过栅极绝缘膜9，使栅电极10与n-型碳化硅外延层2和p型基层6绝缘。栅电极10的一部分可以从沟槽16的上方(设置有源电极焊盘15的一侧)向源电极焊盘15侧突出。
在n型高浓度区5(2)的、相对于n+型碳化硅基板1侧而相反的一侧(碳化硅半导体基体的第一主面侧)的表面层选择性地设置有第二p+型基区4。在沟槽16的下方形成有第一p+型基区3，第一p+型基区3的宽度比沟槽16的宽度宽。第一p+型基区3与第二p+型基区4例如掺杂了铝。在图2中，第一p+型基区3与沟槽16的底部接触，但是所述第一p+型基区3也可以设置在比沟槽16的底部更深的位置。第一p+型基区3到达比沟槽16的底部更向漏极侧深的位置。
通过设置第一p+型基区3和第二p+型基区4，从而在深度方向上(从源电极12向背面电极13的方向)靠近沟槽16的底部的位置，能够形成第一p+型基区3和第二p+型基区4与n型高浓度区5(2)之间的pn结。由此，通过形成第一p+型基区3和第二p+型基区4与n型高浓度区5(2)之间的pn结，从而能够防止向沟槽16的底部的栅极绝缘膜9施加高电场。因此，即使在将宽带隙半导体用作半导体材料的情况下，也能够实现高耐压化。
在实施方式中，在n-型碳化硅外延层2内，在沟槽16间的、比第二p+型基区4更深的位置设置有峰杂质浓度比n型高浓度区5(2)的峰杂质浓度更高的n+型区17。n+型区17的峰杂质浓度可以比n型高浓度区5(2)的杂质浓度高，也可以在n+型区17的整个区域，杂质浓度都比n型高浓度区5(2)的杂质浓度高。另外，在不设置n型高浓度区5的方式中，n+型区17的峰杂质浓度比n-型碳化硅外延层2的杂质浓度高。此时，优选n+型区17的杂质浓度比第二p+型基区4的杂质浓度低。
通过n+型区17，能够将决定元件的耐压的部位设为沟槽16间的第二p+型基区4，而不将决定元件的耐压的部位设为沟槽16的底部的第一p+型基区3。即，能够使沟槽16的底部的第一p+型基区3的耐压高于沟槽16间的第二p+型基区4的耐压。
另外，在p型基层6的内部，在碳化硅半导体基体的第一主面侧选择性地设置有n++型源区(第一导电型的第一半导体区)7。可以选择性地设置p++型接触区8。另外，n++型源区7和p++型接触区8彼此相接。另外，p++型接触区8也可以在沟槽16的条状地延伸的方向上选择性地设置。
层间绝缘膜11以覆盖埋入到沟槽16的栅电极10的方式设置在碳化硅半导体基体的第一主面侧的整个表面。源电极12经由开设于层间绝缘膜11的接触孔，与n++型源区7和p++型接触区8(在不设置p++型接触区8的情况下是p型基层6)接触。源电极12通过层间绝缘膜11而与栅电极10电绝缘。在源电极12上设置有源电极焊盘15。在源电极12与层间绝缘膜11之间，可以设置有例如防止金属原子从源电极12向栅电极10侧扩散的势垒金属14。
在图2中，仅图示了一个单元(由沟槽16、栅极绝缘膜9、栅电极10、层间绝缘膜11以及源电极12构成的结构)，但是可以并列地配置更多的单元的MOS栅极(由金属-氧化膜-半导体构成的绝缘栅极)结构。
返回图1，在碳化硅半导体装置的筛选方法中，首先，设定MOSFET的温度(步骤S1)。在实施方式中，将MOSFET的温度设定为100℃以上且250℃以下。为了筛选能够在125℃以上使用的MOSFET，保留裕度而将最低温度设为100℃以上。另外，若高于300℃，则用于半导体模块的高温焊料不耐受。因此，若考虑焊料的湿润性则优选设定为250℃以下。
另外，MOSFET的温度的设定能够通过向MOSFET的内置二极管进行通电而进行。例如，通过导通恒定的电流密度的正向电流直到MOSFET成为上述温度范围，从而进行MOSFET的温度的设定。在此，正向电流是指，从源电极流向漏电极的电流。另外，在实施方式的碳化硅半导体装置的筛选方法中，由于筛选精度不依赖于温度，所以在不设定MOSFET的温度的情况下，也可以在室温、例如25℃左右的温度下进行筛选。
接下来，测定初始状态的导通电压(步骤S2)。因为利用导通电压的变化来判断基板的堆垛层错的生长，所以预先测定初始状态的导通电压。导通电压是在MOSFET处于导通状态下的漏电极与源电极间的电位差，MOSFET处于导通状态是向漏电极施加正电压的状态下栅极电压逐渐变大并从漏电极向源电极流通电流的状态或者从源电极向漏电极流通电流的状态。在此，将测定出的导通电压设为Von0。
例如，在将源电极的电位设为0的状态下，通过确定向漏电极施加正电压而从漏电极向源电极流通预定的电流值的电流时的源极-漏极间的电压Vdson，从而能够测定MOSFET的导通电压。此时，电流在上述图2的路径A流通。
在此，为了提高筛选的精度，作为预定的电流值，优选设为比MOSFET的额定电流低的电流。例如，能够使用30A以上且50A以下的电流作为预定的电流值。另外，可以向栅电极施加-3V以上且-7V以下的负电压作为负电压，并且向漏电极施加+15V的正电压作为正电压。
或者，可以在将漏电极的电位设为0的状态下，通过确定向源电极施加正电压而从源电极向漏电极流通预定的电流值的电流时的源极-漏极间的电压Vsdon，从而测定MOSFET的导通电压。此时，电流沿与上述图2的路径A相反的方向流通。
在此，为了提高筛选的精度，作为预定的电流值也优选设为比MOSFET的额定电流低的电流。例如，能够使用30A以上且50A以下的电流作为预定的电流值。另外，可以向栅电极施加-3V以上且-7V以下的负电压作为负电压，并且向源电极施加+15V的正电压作为正电压。
在此，在通常的Vdson中，pn结(例如，第一p+型基区3与n-型碳化硅外延层2之间的pn结)变为反向偏置，耗尽层从pn结延伸，电流路径变窄。因此，JFET(Junction FieldEffect Transistor：结型场效应晶体管)电阻的影响变大。JFET电阻是n型漂移层的p型区间(例如，以下的图2的R)的电阻。该JFET电阻会给导通电压的改变的测定带来影响，该导通电压的改变是因基于堆垛层错扩展而电阻增加从而引起的。
另一方面，在反向导通的Vsdon中，pn结成为正向偏置，不从pn结延伸耗尽层，电流路径不会变窄。因此，JFET电阻的影响少，没有多余的电阻成分，因此能够进行精度比通常的Vdson的精度更高的筛选。
接下来，向MOSFET的内置二极管导通正向电流(步骤S3)。具体而言，将MOSFET的栅电极与源电极短路或施加逆向偏置，并向源电极施加正电压，使漏电极的电位成为0。另外，在实施方式中，流通DC或频率为100kHz以下的正向电流。内置二极管的正向电流是在形成于MOSFET的源极-漏极间的二极管从源电极流向漏电极的电流。另外，在将源电极的电位设为0的状态下，也能够通过向漏电极施加负电压而流通内置二极管的正向电流。
接下来，测定导通电压(步骤S4)。利用与步骤S2相同的方法来测定导通电压。在此，将测定出的电压设为Von1。接下来，计算出导通电压的变化率(步骤S5)。导通电压的变化率ΔVon是从初始状态的导通电压开始的变化率。例如，导通电压的变化率ΔVon通过ΔVon＝(Von1-Von0)/Von0而被求出。
接下来，判定是否导通电压的变化率＜0.03(小于3％)(步骤S6)。在此，在判定为是导通电压的变化率＜0.03的情况下(步骤S6：是)，将MOSFET筛选为合格品(步骤S7)。另一方面，在判定为不是导通电压的变化率＜0.03的情况下(步骤S6：否)，将MOSFET筛选为不合格品(步骤S8)。由此，在实施方式中，通过导通电压的变化率ΔVon来筛选MOSFET。
在此，对通过导通电压的变化率ΔVon来筛选MOSFET的效果进行说明。图3是示出碳化硅半导体装置的导通电压的改变量与正向电压的改变量之间的比较的图表。在图3中，横轴示出碳化硅半导体装置的样本，纵轴示出导通电压和正向电压的改变量。另外，改变量是内置二极管通电后的导通电压和正向电压与初始状态的导通电压和正向电压之间的差。即，是Von1-Von0和Vf1-Vf0。
图3是在碳化硅半导体装置中，在不同的条件下在内置二极管流通正向电流，从而测定出导通电压的改变量与正向电压的改变量的结果。例如，随着从S1进行到S5，使电流值变大而使堆垛层错大量地生长。
如图3所示，正向电压的改变量越大，导通电压的改变量也变得越大，此外，导通电压的改变量在所有的情况下都比正向电压的改变量大。因此，能够做出如下评价：通过利用导通电压的变化率来筛选碳化硅半导体装置，与利用正向电压的变化率来筛选的情况相比灵敏度更高。例如，在正向电压的变化率＜0.03的情况下，能够将导通电压的变化率≥0.03的碳化硅半导体装置筛选为不合格品。因此，能够减少误识别的不合格品流出，能够提高碳化硅半导体装置的可靠性。
另外，在实施方式中，虽然通过一次测定来判断导通电压的变化率，但是也可以通过导通电压的变化率多次不变化的情况来判断。导通电压变化是指，基板的堆垛层错生长而使导通电阻增加的情况。由于堆垛层错进一步生长而有可能成为导通电压的变化率≥0.03的情况，所以多次进行导通电压的测定直到导通电压的变化率饱和为止，通过筛选导通电压的变化率饱和且导通电压的变化率低于3％的MOSFET，从而能够筛选精度更高的MOSFET。
若将导通电压的变化率为3％以上的MOSFET用于将SiC-SBD与该MOSFET反向并联地连接的逆变器电路中，并在高温下长时间运行使用，则基板的堆垛层错生长而使MOSFET的特性劣化。因此，将该MOSFET判断为不合格品。另一方面，即使将导通电压的变化率小于3％的MOSFET用于上述逆变器电路中，并在230℃以上的高温下长时间运行使用，基板的堆垛层错生长缓慢，MOSFET的特性没有劣化，能够耐受长时间的使用。在此，使用3％作为判断基准，但是作为更加宽限的条件也可以使用5％或10％。
由此，本流程图的一系列的处理结束。通过执行本流程图，能够筛选出即使利用将二极管与MOSFET反向并联地连接的逆变器电路而进行高温长时间的使用，可靠性也不下降的MOSFET。
图4是示出实施方式的碳化硅半导体装置的筛选方法中的导通电压的变化量的图表。在图4中，横轴示出源极-漏极间的导通电压Vd的绝对值，单位是V。纵轴示出源极-漏极间的电流Id的绝对值，单位是A。虚线的图表是初始状态的导通电压与电流之间的关系，实线的图表是向MOSFET的内置二极管导通正向电流后的导通电压与电流之间的关系。由于导通正向电流而使堆垛层错扩展，使导通电阻增加，因此实线的图表的倾斜度比虚线的图表的倾斜度小。
在图4中，在导通时测定流通50A的电流的电压，根据初始状态的导通电压Von0与向内置二极管导通正向电流后的导通时的电压Von1，从变化量ΔV而求出导通电压的变化率ΔVon。
以上，如上所述，根据实施方式的碳化硅半导体装置的筛选方法，在碳化硅半导体装置流通正向电流，筛选出导通电压的变化率低于3％的碳化硅半导体装置。由此，与利用正向电压的变化率进行筛选的情况相比，能够进行灵敏度更好的筛选，能够减少误识别的不合格品流出，并且能够提高碳化硅半导体装置的可靠性。
以上，本发明在不脱离本发明主旨的范围内能够进行各种变更，在上述各实施方式中，例如各部分的尺寸或杂质浓度等根据所要求的规格等进行各种设定。另外，在上述各实施方式中，以使用宽带隙半导体作为碳化硅的情况为例进行了说明，但是也可以适用除碳化硅以外的、例如氮化镓(GaN)等宽带隙半导体。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但是本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
工业上的可利用性
如上所述，在本发明的碳化硅半导体装置的筛选方法中，对于将二极管与碳化硅半导体装置反向并联地连接的逆变器电路所使用的碳化硅半导体装置来说是有用的。

Claims (5)

1.一种碳化硅半导体装置的筛选方法，其特征在于，是具有MOS栅极结构的碳化硅半导体装置的筛选方法，
所述碳化硅半导体装置的筛选方法包括：
第一工序，测定所述碳化硅半导体装置的导通电压；
第二工序，在所述碳化硅半导体装置的内置二极管流通正向电流；
第三工序，测定流通所述正向电流后的所述碳化硅半导体装置的导通电压；
第四工序，根据在所述第一工序中测定出的导通电压与在所述第三工序中测定出的导通电压，计算出所述碳化硅半导体装置的导通电压的变化率；以及
第五工序，筛选出计算出的所述变化率低于3％的所述碳化硅半导体装置。
2.根据权利要求1所述的碳化硅半导体装置的筛选方法，其特征在于，
在所述第一工序和所述第三工序中，通过额定电流、或者比额定电流低的电流来测定所述导通电压。
3.根据权利要求1或2所述的碳化硅半导体装置的筛选方法，其特征在于，
所述碳化硅半导体装置具备：
第一导电型的第一半导体层，其设置在碳化硅基板的正面；
第二导电型的第二半导体层，其设置在所述第一半导体层的、相对于所述碳化硅基板侧而相反的一侧；
第一导电型的第一半导体区，其选择性地设置在所述第二半导体层的内部，并且杂质浓度高于所述碳化硅基板的杂质浓度；
沟槽，其贯通所述第二半导体层而到达所述第一半导体层；
栅电极，其隔着栅极绝缘膜而设置在所述沟槽的内部；
第一电极，其设置在所述第一半导体区与所述第二半导体层的表面；以及
第二电极，其设置在所述碳化硅基板的背面。
4.根据权利要求3所述的碳化硅半导体装置的筛选方法，其特征在于，
在所述第一工序和所述第三工序中，从所述第一电极流向所述第二电极流通电流而测定所述导通电压。
5.根据权利要求1至4中任一项所述的碳化硅半导体装置的筛选方法，其特征在于，
在所述第五工序中，筛选出计算出的所述变化率饱和且计算出的所述变化率低于3％的所述碳化硅半导体装置。
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