KR20120103459A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

P형 애노드층의 불순물 농도에 의존하지 않고 내압을 유지하면서, P형 애노드층의 불순물 농도에 의해 온 전압을 제어해서 라이프타임 제어가 없이 온 전압과 리커버리 손실의 트레이드오프 특성을 제어할 수 있고, 또한 스냅오프 현상을 억제할 수 있는 반도체장치를 얻는다. N-형 드리프트층(1) 위에 P형 애노드층(2)이 설치되어 있다. P형 애노드층을 관통하도록 트렌치(3)가 설치되어 있다. 트렌치(3) 내부에 절연막(4)을 개재하여 도전성 물질(5)이 매립되어 있다. N-형 드리프트층(1)과 P형 애노드층(2) 사이에 N형 버퍼층(6)이 설치되어 있다. N형 버퍼층(6)은, N-형 드리프트층(1)보다도 높은 불순물 농도를 갖는다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 600V 이상의 고내압 파워 모듈을 구성하는 반도체장치의 1개인 다이오드에 관한 것으로서, 특히 발진 내량이나 리커버리 내량을 향상시킬 수 있고, 또한 스냅오프(snap-off) 현상을 억제할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.
도 30은, 다이오드의 온 전압 VF와 리커버리 손실 Erec의 관계를 도시한 도면이다. 양자 사이에는 트레이드오프의 관계가 있다. 응용할 제품에 따라, 트레이드오프 커브 위의 임의인 점을 이용한다. 종래에는 트레이드오프 커브 위의 임의의 점의 특성을 갖는 다이오드를 얻기 위해, P형 애노드층의 불순물 농도를 제어하거나, 또는 전자선 조사에 의해 라이프타임을 제어하고 있었다.
다이오드에 역바이어스를 인가한 경우, 공핍층이 애노드와 캐소드의 양측으로 뻗어간다. P형 애노드층의 불순물 농도를 낮게 하면, 고전압을 인가했을 때에 공핍층이 애노드측에 뻗어가기 쉬워지기 때문에, 전계가 애노드측에서 리치스루(reach-through)를 일으켜 내압의 저하를 초래한다고 하는 문제가 있다. 단, P형 애노드층의 불순물 농도를 낮게 하면, 리커버리 동작시의 역 회복 전류 Irr를 작게 할 수 있기 때문에, 리커버리 손실을 저감할 수 있다. 따라서, 종래에는, Irr를 작게 하기 위해 P형 애노드층의 불순물 농도를 내압 유지가능한 범위에서 낮게 하고, 라이프타임을 제어해서 트레이드오프 커브 위의 임의의 특성을 얻어 왔다. 또한, 지금까지 낮은 리크 전류화, 저Irr화 등을 목적으로 하여, 애노드측에 트렌치를 형성한 다이오드가 제안되어 있다(예를 들면, 특허문헌 1 참조).
일본국 특개평 11-97715호 공보
종래기술에서는, VF-Erec 트레이드오프 특성을 라이프타임 제어 기술에 의해 제어하고 있기 때문에, 크로스 포인트(cross point)가 크게 변화하여, 병렬 동작시에 제어하기 어렵다고 하는 문제가 있다. 또한, Irr를 작게 하기 위해 P형 애노드층의 불순물 농도를 낮게 하고 싶지만, 내압 유지의 관점에서, 농도를 낮게 할 수 없다고 하는 문제가 있다.
엄격한 조건(전원 전압 Vcc가 높고, 전류밀도 Jc이 낮고, 부유 인덕턴스 Ls가 높다)하에서 리커버리 동작시켰을 경우, 그 동작 종단에 있어서 역 회복 전류가 0으로 될 때에 캐소드 부근의 캐리어 밀도가 급격하게 변화한다. 그것에 의해 전류밀도 변화율 djr/dt가 커짐으로써, 애노드-캐소드간 전압이 전원전압보다도 뛰어오르는 스냅오프 현상이 발생한다. 그 때의 스냅오프 전압 Vsnap-off가 다이오드의 내압을 초과하는 경우, 디바이스 파괴에 이른다고 하는 문제가 있다. 따라서, 스냅오프 현상을 억제시킬 필요가 있다.
또한, 리커버리 동작에 있어서의 파괴로서, 전압파괴와 열파괴가 있다. 열파괴의 한가지 모델에서는, 종단영역 내의 잔류 캐리어가 리커버리 동작시에 애노드 종단부에 집중함으로써, 해당 개소에서 온도가 상승하여, 열파괴에 이른다. 따라서, 캐리어가 애노드 종단부에 집중하는 것과 같은 구조에서는, 리커버리 내량이 작다고 하는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로, 제1 목적은 P형 애노드층의 불순물 농도에 의존하지 않고 내압을 유지하면서, P형 애노드층의 불순물 농도에 의해 온 전압을 제어해서 라이프타임 제어가 없이 온 전압과 리커버리 손실의 트레이드오프 특성을 제어할 수 있고, 또한, 스냅오프 현상을 억제할 수 있는 반도체장치 및 그 제조방법을 얻는 것이다. 제2 목적은, 리커버리 내량을 향상시킬 수 있는 반도체장치를 얻는 것이다.
제1 발명에 따른 반도체장치는, N형 드리프트층과, 상기 N형 드리프트층 위로 설치된 P형 애노드층과, 상기 P형 애노드층을 관통하는 트렌치와, 상기 트렌치 내부에 절연막을 개재하여 매립된 도전성 물질과, 상기 N형 드리프트층과 상기 P형 애노드층 사이에 설치되고, 상기 N형 드리프트층보다도 높은 불순물 농도를 갖는 N형 버퍼층을 구비한 것을 특징으로 한다.
제2 발명에 따른 반도체장치는, N형 드리프트층과, 상기 N형 드리프트층 위의 일부에 설치된 P형 애노드층과, 상기 P형 애노드층에 접속된 애노드 전극과, P형 애노드층의 외측 단부(outer end)와 상기 애노드 전극 사이에 설치된 절연막을 구비하고, 상기 P형 애노드층의 외측 단부와 상기 절연막의 내측 단부 사이의 길이가 100㎛ 이상인 것을 특징으로 한다.
제1 발명에 의해, P형 애노드층의 불순물 농도에 의존하지 않고 내압을 유지하면서, P형 애노드층의 불순물 농도에 의해 온 전압을 제어해서 라이프타임 제어가 없이 온 전압과 리커버리 손실의 트레이드오프 특성을 제어할 수 있고, 또한 스냅오프 현상을 억제할 수 있다. 제2 발명에 의해, 리커버리 내량을 향상시킬 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 단면도다.
도 2는 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 3은 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 4는 트렌치가 있는 경우와 없는 경우에 있어서의 애노드부의 전계강도 분포를 도시한 도면이다.
도 5는 P형 애노드층의 불순물 농도와 온 전압 VF 및 내압 BVrrm의 관계를 도시한 도면이다.
도 6은 종래의 다이오드 구조를 나타낸 단면도다.
도 7은 종래기술과 본 발명의 각각의 트레이드오프 제어방법에 의한 VF-Erec 트레이드오프 특성의 차이를 도시한 도면이다.
도 8은 트렌치가 있는 경우와 없는 경우에 있어서의 N형 버퍼층의 불순물 농도와 내압 BVrrm의 관계를 도시한 도면이다.
도 9는 온 전압 VF와 크로스 포인트의 관계를 도시한 도면이다.
도 10은 트렌치의 깊이와 내압의 관계를 도시한 도면이다.
도 11은 애노드 폭 및 트렌치 폭과 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다.
도 12는 N형 버퍼층의 불순물 농도와 온 전압 VF의 관계를 도시한 도면이다.
도 13은 N형 버퍼층의 불순물 농도와 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다.
도 14는 P+형 콘택층이 있는 경우와 없는 경우에 있어서의 P형 애노드층의 불순물 농도와 온 전압의 관계를 도시한 도면이다.
도 15는 도 11 및 도 13의 시뮬레이션에 사용한 회로 및 그 회로의 파라미터를 도시한 도면이다.
도 16은 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도다.
도 17은 비교예 1에 관한 반도체장치를 나타낸 평면도다.
도 18은 비교예 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 19는 비교예 2에 관한 반도체장치의 제조방법을 나타낸 단면도다.
도 20은 본 발명의 실시형태 1과 비교예 2에 관한 제조방법에 의해 각각 제조한 다이오드의 리크 전류밀도 Jrrm을 도시한 도면이다.
도 21은 P형 캐소드층의 도즈량과 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다.
도 22는 P형 캐소드층의 도즈량과 리커버리 동작시의 오프 시간 trr의 관계를 도시한 도면이다.
도 23은 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 단면도다.
도 24는 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 단면도다.
도 25는 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도다.
도 26은 길이 Labr와 칩내 최대온도의 관계를 시뮤레이션한 결과를 도시한 도면이다.
도 27은 도 26의 시뮬레이션에 사용한 회로 및 그 회로의 파라미터를 도시한 도면이다.
도 28은 다이오드의 리커버리 SOA(Safety Operation Area)을 도시한 도면이다.
도 29는 본 발명의 실시형태 2에 관한 반도체장치의 변형예를 나타낸 단면도다.
도 30은 다이오드의 온 전압 VF와 리커버리 손실 Erec의 관계를 도시한 도면이다.
본 발명의 실시형태에 관한 반도체장치에 대해 도면을 참조해서 설명한다. 동일하거나 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은, 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 단면도다. N-형 드리프트층(1) 위에 P형 애노드층(2)이 설치되어 있다. P형 애노드층을 관통하도록 트렌치(3)가 설치되어 있다. 트렌치(3) 내부에 절연막(4)을 개재하여 도전성 물질(5)이 매립되어 있다.
또한, ON 상태에서의 홀의 주입을 억제함으로써 리커버리 동작시의 역 회복 전류 Irr를 저하시키기 위해, N-형 드리프트층(1)과 P형 애노드층(2) 사이에 N형 버퍼층(6)이 설치되어 있다. N형 버퍼층(6)은, P형 애노드층(2)보다도 낮고, N-형 드리프트층(1)보다도 높은 불순물 농도를 갖는다.
트렌치(3) 내부의 도전성 물질(5)은 애노드 전극(7)에 접속되어, 애노드 전극(7)과 동전위로 되어 있다. 이것에 의해, 역바이어스 인가시에 트렌치(3)가 GND로 되고, 필드 플레이트 효과에 의해, P형 애노드층(2)과 N형 버퍼층(6)의 PN 접합부의 전계상승을 억제할 수 있다.
더구나, 애노드 전극(7)과의 오믹콘택을 확보하기 위해, P형 애노드층(2)과 애노드 전극(7) 사이에 P형 애노드층(2)보다도 고농도(≥1×1019cm-3)의 P+형 콘택층(8)이 설치되어 있다.
N-형 드리프트층(1)의 저면에는, N+형 캐소드층(9)과 P형 캐소드층(10)이 각각 설치되어 있다. P형 캐소드층(10)은, 원하는 전기 특성에 되도록 적절한 농도로 설계된다. 또한, N+형 캐소드층(9)과 P형 캐소드층(10)의 바로 위에 각각 N형 층 11, 12가 형성된다. 이 N형 층 11, 12에 의해, 순 바이어스 인가시의 캐리어 주입을 하기 쉽게 할 수 있어, 역바이어스 인가시의 펀치스루를 방지할 수 있고, 리커버리 동작시의 홀 주입을 제어할 수 있다. 이때, 각 층의 불순물 농도를 N형 층 12≤N형 층 11<P형 캐소드층(10) <N+형 캐소드층(9)으로 한다.
이어서, 본 발명의 실시형태 1에 관한 반도체장치의 제조방법에 대해 설명한다. 도 2 및 도 3은 본 발명의 실시형태 1에 관한 반도체장치의 제조방법을 나타낸 단면도다. 우선, N-형 드리프트층(1)의 윗면에 P형 애노드층(2) 등을 형성한다. 다음에, 도 2에 나타낸 것과 같이, 마스크(13)를 사용해서 N-형 드리프트층(1)의 저면의 제1영역에 N+형 캐소드층(9)을 선택적으로 형성한다. 다음에, 도 3에 나타낸 것과 같이 마스크(14)를 사용해서 N-형 드리프트층(1)의 저면의 제1영역과는 다른 제2영역에 P형 캐소드층(10)을 선택적으로 형성한다.
도 4는, 트렌치가 있는 경우와 없는 경우에 있어서의 애노드부의 전계강도 분포를 도시한 도면이다. 트렌치(3)가 있는 경우, 트렌치(3)에 의한 필드 플레이트 효과에 의해, PN 접합부의 전계를 N-형 드리프트층(1)측으로 뻗게 한다. 이에 따라, PN 접합부의 전계강도의 상승을 억제할 수 있다.
P형 애노드층의 불순물 농도를 낮게 하면, 역바이어스 인가시에 공핍층이 P형 애노드층(2)측으로 뻗기 쉬워져, PN 접합부의 전계강도가 상승하기 쉬워진다. 따라서, 트렌치(3)가 없는 경우, PN 접합부에 있어서 저전압에서 어밸런쉬 항복을 일으키기 때문에, 내압이 저하한다. 한편, 트렌치(3)를 설치함으로써, PN 접합부의 전계를 저하할 수 있기 때문에, P형 애노드층(2)의 불순물 농도를 낮게 해도 내압의 저하를 방지할 수 있다.
도 5는, P형 애노드층의 불순물 농도와 온 전압 VF 및 내압 BVrrm의 관계를 도시한 도면이다. P형 애노드층의 불순물 농도에 의해 순 바이어스 인가시의 정공 주입량이 변화하기 때문에, 온 전압이 변화한다. P형 애노드층의 불순물 농도가 저하한 경우에, 도 6에 나타낸 종래 구조에서는 전술한 것과 같이 내압이 저하하는 것에 대해, 실시형태 1의 구조에서는 내압을 유지할 수 있다.
도 7은, 종래기술과 본 발명의 각각의 트레이드오프 제어방법에 의한 VF-Erec 트레이드오프 특성의 차이를 도시한 도면이다. 라이프타임 제어에 의한 종래의 제어방법에서는, P형 애노드층의 불순물 농도로 결정되는 높은 VF의 범위에서밖에 트레이드오프 특성을 제어할 수 없다. 이에 대해, 트렌치 구조를 사용한 P형 애노드층의 불순물 농도에 의한 본 발명의 제어방법에서는, P형 불순물 농도를 낮게 해도, 내압 유지가 가능하다. 이 때문에, P형 애노드층의 불순물 농도에 의존하지 않고 내압을 유지하면서, P형 애노드층의 불순물 농도에 의해 VF를 제어해서 트레이드오프 특성을 제어할 수 있다.
도 8은, 트렌치가 있는 경우와 없는 경우에 있어서의 N형 버퍼층의 불순물 농도와 내압 BVrrm의 관계를 도시한 도면이다. 트렌치(3)가 없는 경우, N형 버퍼층(6)의 불순물 농도가 높아지면, PN 접합부의 전계가 상승하기 쉬워져, 내압이 저하한다. 한편, 트렌치(3)가 있는 경우, PN 접합부의 전계 상승은 완화되기 때문에, N형 버퍼층(6)을 설치해도 내압이 유지된다. 또한, N형 버퍼층(6)의 불순물 농도가 높아지면, 상대적으로 P형 애노드층(2)의 불순물 농도가 낮아진다.
도 9는, 온 전압 VF와 크로스 포인트의 관계를 도시한 도면이다. 라이프타임 제어에 의해 온 전압 VF를 변화시킨 경우에 비해, P형 애노드층(2)의 불순물 농도 제어에 의해 온 전압 VF를 변화시킨 쪽이, 크로스 포인트의 증대를 억제할 수 있다. 여기에서, 다이오드를 탑재하는 파워 모듈에서는 칩을 병렬 동작시키기 때문에, 크로스 포인트가 정격 전류밀도보다 높은 칩이 탑재되면, 그 칩에 전류집중하여 병렬 동작의 제어를 하기 어려워진다. 따라서, 크로스 포인트의 증대를 억제할 수 있는 본 실시형태의 다이오드는 유효하다.
이상에서 설명한 것과 같이, 트렌치(3)를 설치함으로써, P형 애노드층의 불순물 농도를 낮게 해도 내압의 저하를 막을 수 있다. 따라서, P형 애노드층의 불순물 농도에 의한 VF-Erec 트레이드오프 제어가 가능해진다. 따라서, 라이프타임 제어를 행할 필요가 없기 때문에, 라이프타임 제어에 의한 크로스 포인트의 증가도 방지할 수 있다.
도 10?도 14는, 애노드측의 각 설계 파라미터에 의한 전기 특성에의 영향을 시뮤레이션한 결과이다. 도 15는, 도 11 및 도 13의 시뮬레이션에 사용한 회로 및 그 회로의 파라미터를 도시한 도면이다.
도 10은, 트렌치의 깊이와 내압 BVrrm의 관계를 도시한 도면이다. 트렌치(3)의 깊이가 PN 접합부의 깊이(1.66㎛)보다 얕아지면 트렌치(3)에 의한 필드 플레이트 효과가 없어져, 내압이 저하한다. 따라서, 트렌치(3)의 깊이를 PN 접합부에서도 깊게 할 필요가 있다.
도 11은, 애노드 폭 및 트렌치 폭과 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다. 애노드 폭은, (트렌치(3)의 피치)-(트렌치(3)의 폭×2)이다. 애노드 폭이 일정하고 트렌치(3)의 폭을 크게 하면, 애노드 전극(7)의 콘택 면적이 감소한다. 따라서, 캐리어의 패스가 좁아지기 때문에, 리커버리 동작 종단(전류가 0으로 되기 직전)에서도 트렌치(3)의 사이에는 많은 캐리어가 존재하여, 트렌치(3)의 폭이 작은 경우와 비교해서 전류의 변화가 커진다. 스냅오프 전압 Vsnap-off는 전류의 변화율에 의존해서 증가하기 때문에, 발진 특성이 악화된다. 따라서, 트렌치(3)의 폭을 1.2㎛ 이하로 할 필요가 있다. 이때, 애노드 폭은 발진 특성에 영향을 미치지 않기 때문에, 임의의 값으로 설계해서 된다.
도 12는, N형 버퍼층(6)의 불순물 농도와 온 전압 VF의 관계를 도시한 도면이다. 도 13은, N형 버퍼층(6)의 불순물 농도와 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다. N형 버퍼층(6)의 불순물 농도를 높게 하면, 온 전압 VF가 상승하고, 스냅오프 전압 Vsnap-off가 증가한다. 따라서, N형 버퍼층(6)의 불순물 농도를 1×1017cm-3 이하로 할 필요가 있다. 또한, N형 버퍼층(6)은, N형 버퍼층(6) 내부의 캐리어의 재결합을 콘트롤하여, 리커버리 동작시의 역 회복 전류 Irr를 저하시키는 효과를 갖는다. N형 버퍼층(6)의 불순물 농도가 높을수록, 그 효과는 커진다.
도 14는, P+형 콘택층(8)이 있는 경우와 없는 경우에 있어서의 P형 애노드층의 불순물 농도와 온 전압의 관계를 도시한 도면이다. 본 실시형태의 다이오드에서는, 트렌치(3)를 설치하였기 때문에, 애노드 전극(7)과의 접촉 면적이 작다. 따라서, P+형 콘택층(8)이 없으면 온 전압 VF가 상승하기 때문에, P+형 콘택층(8)을 설치할 필요가 있다.
도 16은, 본 발명의 실시형태 1에 관한 반도체장치를 나타낸 평면도다. 도 17은, 비교예 1에 관한 반도체장치를 나타낸 평면도다. 비교예 1과 같이 콘택부 전체 영역에 걸쳐 P+형 콘택층(8)을 형성하면, 애노드 전극(7)으로부터의 홀 주입이 P+형 콘택층(8)의 불순물 농도에 의해 결정되어, P형 애노드층(2)의 불순물 농도에 의한 VF-Erec 트레이드오프 특성 제어가 불가능해진다. 따라서, 본 실시형태와 같이 P+형 콘택층(8)의 폭을 적절하게 설계할 필요가 있다.
또한, 본 실시형태에서는, 다이오드의 캐소드측에 P형 캐소드층(10)을 설치하고 있다. 이에 따라, 리커버리 동작시에, P형 캐소드층(10)으로부터 홀이 주입되어, 캐소드의 캐리어 밀도의 급격한 저하를 억제하고, 스냅오프 전압 Vsnap-off를 저하시킬 수 있다. 따라서, 발진 내량을 향상시킬 수 있다.
이어서, 본 발명의 실시형태 1에 관한 반도체장치의 제조방법의 효과에 대해 비교예 2와 비교해서 설명한다. 도 18 및 도 19는 비교예 2에 관한 반도체장치의 제조방법을 나타낸 단면도다. 비교예 2에서는, 도 18에 나타낸 것과 같이, N-형 드리프트층(1)의 저면 전체면에 P형 캐소드층(10)을 형성한다. 다음에, 도 19에 나타낸 것과 같이, 마스크(13)를 사용해서 N-형 드리프트층(1)의 저면의 일부의 영역에 N+형 캐소드층(9)을 선택적으로 형성한다.
도 20?도 22는, P형 캐소드층(10)의 형성 프로세스나 불순물 농도와 전기 특성의 관계를 측정한 결과이다. 여기에서, 도 21 및 도 22에 있어서의 측정 조건은, 전원전압 Vcc가 2500V, 전류밀도 Jc가 0.7×정격 전류밀도, 부유 인덕턴스 Ls가 4.6μH, 리커버리 동작 개시시의 전류밀도 변화율 dj/dt가 1350A/μsec?cm-2이다.
도 20은, 본 발명의 실시형태 1과 비교예 2에 관한 제조방법에 의해 각각 제조한 다이오드의 리크 전류밀도 Jrrm을 도시한 도면이다. 비교예 2에서는 리크 전류가 증가하여 내압이 저하한다. 따라서, 실시형태 1과 같이 P형 캐소드층(10)과 N+형 캐소드층(9)을 각각 선택적으로 형성하여, 서로의 영향을 받지 않도록 할 필요가 있다.
도 21은, P형 캐소드층의 도즈량과 스냅오프 전압 Vsnap-off의 관계를 도시한 도면이다. 도 22는, P형 캐소드층의 도즈량과 리커버리 동작시의 오프 시간 trr의 관계를 도시한 도면이다. P형 캐소드층(10)의 도즈량이 높을수록, 스냅오프 전압 Vsnap-off 억제 효과가 높아진다. 단, 도즈량이 지나치게 높으면 리커버리 동작시의 오프 시간 trr가 길어져, 리커버리 내량의 저하에 이어진다. 따라서, P형 캐소드층(10)의 도즈량을 1×1013?1×1014cm-3의 범위로 할 필요가 있다.
도 23은, 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 단면도다. 이와 같이 P형 캐소드층(10)을 설치하지 않는 경우에도, 상기한 트렌치 구조의 효과는 얻을 수 있다.
도 24는, 본 발명의 실시형태 1에 관한 반도체장치의 변형예를 나타낸 단면도다. 이와 같이 캐소드측의 N 버퍼층이 균일한 농도라도, 전술한 P형 캐소드층에 의한 스냅오프 전압 Vsnap-off 억제의 효과를 얻을 수 있다.
이때, 본 실시형태에서는 3300V 클래스 이상의 내압 클래스의 디바이스를 예로 들어 설명했지만, 3300V 미만의 내압 클래스에 있어서도 같은 효과를 얻을 수 있다.
실시형태 2.
도 25는, 본 발명의 실시형태 2에 관한 반도체장치를 나타낸 단면도다. 다이오드의 유효영역의 외측에 종단영역이 설치되어 있다. 유효영역에 있어서, N-형 드리프트층(1) 위의 일부에 P형 애노드층 2, 15가 설치되어 있다. P형 애노드층(2)에 애노드 전극(7)이 접속되어 있다. P형 애노드층 2, 15의 외측 단부와 애노드 전극(7) 사이에 절연막 16이 설치되어 있다. 종단영역에 있어서, N-형 드리프트층(1)의 외측 단부에 채널 스톱퍼(17)가 설치되어 있다. 종단영역 위에 절연막 18이 설치되어 있다.
도 26은, 길이 Labr와 칩내 최대온도의 관계를 시뮤레이션한 결과를 도시한 도면이다. 도 27은, 도 26의 시뮬레이션에 사용한 회로 및 그 회로의 파라미터를 도시한 도면이다. 길이 Labr는, P형 애노드층(2)의 외측 단부와 절연막 16의 내측 단부 사이의 길이이다. 절연막 16을 유효영역측으로 뻗음으로써, 애노드 유효영역의 단부에 저항성분이 형성된다.
리커버리 동작시, 종단영역 내의 잔류 캐리어는 애노드 유효영역의 단부에 집중하고 콘택을 통해 외부회로로 빠져 나간다. 이때 큰 전류가 흘러 온도상승을 일으킨다. 따라서, 길이 Labr이 작으면, 좁은 범위에서 온도가 급격하게 상승하여, 열에 의해 리커버리 파괴가 발생한다. 따라서, 본 실시형태에서는, P형 애노드층(2)의 외측 단부와 절연막 16의 내측 단부 사이의 길이 Labr를 100㎛ 이상으로 한다. 이에 따라, 저항성분에서 열이 분산화하여 온도상승을 억제할 수 있다.
도 28은, 다이오드의 리커버리 SOA(Safety Operation Area)을 도시한 도면이다. 리커버리 SOA란, 다이오드의 동작을 보증하는 전원전압 Vcc과 전류밀도 Jc의 관계를 나타낸 것이다. 본 실시형태와 같이 애노드 유효영역의 단부에 저항성분을 설치함으로써, 리커버리 내량을 도면 중의 파선으로 도시한 것과 같이 향상시킬 수 있다.
도 29는, 본 발명의 실시형태 2에 관한 반도체장치의 변형예를 나타낸 단면도다. 종단영역에 있어서 P형 캐소드층(10)이 설치되어 있다. 이 경우에도 본 발명의 효과를 얻을 수 있다. 이것에 한정하지 않고, 애노드 유효영역, 캐소드 유효영역, 또는 캐소드 종단영역이 어떤 구조라도, 본 발명의 효과를 얻을 수 있다.
1 N-형 드리프트층
2, 15 P형 애노드층
3 트렌치
4, 16 절연막
5 도전성 물질
6 N형 버퍼층
9 N+형 캐소드층
7 애노드 전극
10 P형 캐소드층

Claims (5)

  1. N형 드리프트층과,
    상기 N형 드리프트층 위로 설치된 P형 애노드층과,
    상기 P형 애노드층을 관통하는 트렌치와,
    상기 트렌치 내부에 절연막을 개재하여 매립된 도전성 물질과,
    상기 N형 드리프트층과 상기 P형 애노드층 사이에 설치되고, 상기 N형 드리프트층보다도 높은 불순물 농도를 갖는 N형 버퍼층을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 트렌치의 폭을 1.2㎛ 이하로 하는 것을 특징으로 하는 반도체장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 N형 버퍼층의 불순물 농도를 1×1017cm-3 이하로 하는 것을 특징으로 하는 반도체장치.
  4. N형 드리프트층의 윗면에 P형 애노드층을 형성하는 공정과,
    상기 N형 드리프트층의 저면의 제1영역에 N+형 캐소드층을 선택적으로 형성하는 공정과,
    상기 N형 드리프트층의 저면의 상기 제1영역과는 다른 제2영역에 P형 캐소드층을 선택적으로 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
  5. N형 드리프트층과,
    상기 N형 드리프트층 위의 일부에 설치된 P형 애노드층과,
    상기 P형 애노드층에 접속된 애노드 전극과,
    P형 애노드층의 외측 단부와 상기 애노드 전극 사이에 설치된 절연막을 구비하고,
    상기 P형 애노드층의 외측 단부와 상기 절연막의 내측 단부 사이의 길이가 100㎛ 이상인 것을 특징으로 하는 반도체장치.
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