DE202017006860U1 - Überspannungsschutzleistungshalbleitervorrichtung - Google Patents

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Abstract

Überspannungsschutzleistungshalbleiterchip (1), der einen Halbleiterkörper (10) umfasst, der mit einem ersten Lastanschluss (11) und einem zweiten Lastanschluss (12) des Chips (1) gekoppelt ist, wobei der erste Lastanschluss (11) an einer Vorderseite angeordnet ist und der zweite Lastanschluss (12) an einer Rückseite des Chips (1) angeordnet ist, und wobei der Halbleiterkörper (10) sowohl ein aktives Gebiet (1-1) als auch ein inaktives Randgebiet (1-2) umfasst, das das aktive Gebiet (1-1) umgibt, und wobei das aktive Gebiet (1-1) mehrere Durchbruchszellen (15) umfasst, wobei jede Durchbruchszelle (15) Folgendes umfasst:
- eine Isolationsstruktur (16), die an der Vorderseite angeordnet ist und eine Vertiefung (161) aufweist, in die sich der erste Lastanschluss (11) erstreckt, und der an den Halbleiterkörper (10) angrenzt; und
- ein Driftgebiet (100) mit Dotierungsstoffen eines ersten Leitfähigkeitstyps;
- ein Anodengebiet (151), das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss (11) verbunden ist;
- ein erstes Barrieregebiet (152), das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet (151) aufweist und in Kontakt mit sowohl dem Anodengebiet (151) als auch der Isolationsstruktur (16) angeordnet ist; und
- ein zweites Barrieregebiet (153), das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet (100) aufweist und sowohl das Anodengebiet (151) als auch wenigstens einen Teil des ersten Barrieregebiets (152) von dem Driftgebiet (100) separiert; und
- ein dotiertes Kontaktgebiet (109), das in Kontakt mit dem zweiten Lastanschluss (12) angeordnet ist, wobei das Driftgebiet (100) zwischen dem zweiten Barrieregebiet (153) und dem dotierten Kontaktgebiet (109) positioniert ist.

Description

  • TECHNISCHES GEBIET
  • Diese Beschreibung bezieht sich auf Ausführungsformen eines Überspannungsschutzleistungshalbleiterchips, z.B. zum Schutz eines Leistungshalbleitertransistors vor einer Überspannung, und die Ausführungsformen eines entsprechenden Leistungshalbleiterchipverarbeitungsverfahrens. Insbesondere bezieht sich diese Beschreibung auf Ausführungsformen einer Durchbruchszelle, die in dem Überspannungsschutzleistungshalbleiterchip integriert sein kann, und auf Ausführungsformen eines Verfahrens zum Verarbeiten einer solchen Durchbruchszelle.
  • HINTERGRUND
  • Viele Funktionen moderner Vorrichtungen in Automobil-, Verbraucher- und Industrieanwendungen, wie etwa das Umwandeln elektrischer Energie und das Antreiben eines Elektromotors oder einer Elektromaschine, hängen von Leistungshalbleitervorrichtungen ab. Bipolartransistoren mit isoliertem Gate (IGBTs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und Dioden, um nur einige zu nennen, sind zum Beispiel für verschiedenste Anwendungen verwendet worden, einschließlich unter anderem für Schalter in Stromversorgungen und Leistungswandlern.
  • Oft umfasst eine Leistungshalbleitervorrichtung einen Halbleiterkörper, der dazu konfiguriert ist, einen Laststrom entlang eines Laststrompfads zwischen zwei Lastanschlüssen der Vorrichtung zu leiten. Ferner kann eine Leistungshalbleitervorrichtung steuerbar sein; z. B. kann der Laststrompfad mittels einer isolierten Elektrode, die manchmal als Gate-Elektrode bezeichnet wird, gesteuert werden. Zum Beispiel kann die Steuerelektrode beim Empfangen eines entsprechenden Steuersignals, z. B. von einer Treibereinheit, die Leistungshalbleitervorrichtung selektiv in einen leitenden Zustand oder einen sperrenden Zustand versetzen.
  • Ferner kann eine Leistungshalbleitervorrichtung dazu gestaltet sein, kontinuierlich unter Nennbedingungen zu arbeiten, gemäß denen z. B. ein Laststrom einen Nennwert normalerweise für nicht mehr als eine vorbestimmte Zeitperiode überschreitet und eine Spannung, die zwischen den zwei Lastanschlüssen angelegt wird, normalerweise einen Nennwert nicht für mehr als eine vorbestimmte Zeitperiode überschreitet.
  • Üblicherweise wird versucht, zu vermeiden, dass die Leistungshalbleitervorrichtung einer Spannung ausgesetzt wird, die signifikant höher als die nominale Sperrspannung ist, für die sie gestaltet wurde, sowohl hinsichtlich transienter Zustandssituationen (z. B. Schalten) als auch kontinuierlicher Sperrzustandssituationen.
  • Zu diesem Zweck wurden in der Vergangenheit einige Überspannungsschutzkonzepte entwickelt, von denen eines allgemein als „Klemmung“ (Clamping) bekannt ist. Zum Beispiel kann eine sogenannte TVS-Diode (TVS: Transient Voltage Supressor - Transiente-Spannung-Supressor) verwendet werden, um transiente Überspannungen zu unterdrücken, die während eines Transistorschaltvorgangs auftreten können.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform umfasst ein Überspannungsschutzleistungshalbleiterchip einen Halbleiterkörper, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Chips gekoppelt ist, wobei der erste Lastanschluss an einer Vorderseite angeordnet ist und der zweite Lastanschluss an einer Rückseite des Chips angeordnet ist, und wobei der Halbleiterkörper sowohl ein aktives Gebiet als auch ein inaktives Randgebiet umfasst, das das aktive Gebiet umgibt, und wobei das aktive Gebiet mehrere Durchbruchszellen umfasst, wobei jede Durchbruchszelle Folgendes umfasst: eine Isolationsstruktur, die an der Vorderseite angeordnet ist und eine Vertiefung aufweist, in die sich der erste Lastanschluss erstreckt, und der an den Halbleiterkörper angrenzt; ein Driftgebiet mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; ein Anodengebiet, das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss verbunden ist; ein erstes Barrieregebiet, das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet aufweist und in Kontakt mit sowohl dem Anodengebiet als auch der Isolationsstruktur angeordnet ist; und ein zweites Barrieregebiet, das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet aufweist und sowohl das Anodengebiet als auch wenigstens einen Teil des ersten Barrieregebiets von dem Driftgebiet separiert; und ein dotiertes Kontaktgebiet, das in Kontakt mit dem zweiten Lastanschluss angeordnet ist, wobei das Driftgebiet zwischen dem zweiten Barrieregebiet und dem dotierten Kontaktgebiet positioniert ist.
  • Gemäß einer weiteren Ausführungsform umfasst ein integriertes Leistungshalbleitermodul einen Leistungshalbleitertransistor und einen Überspannungsschutzleistungshalbleiterchip, wobei der Überspannungsschutzleistungshalbleiterchip einen Halbleiterkörper umfasst, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Chips gekoppelt ist, wobei der erste Lastanschluss an einer Vorderseite angeordnet ist und der zweite Lastanschluss an einer Rückseite des Chips angeordnet ist, und wobei der Halbleiterkörper sowohl ein aktives Gebiet als auch ein inaktives Randgebiet umfasst, das das aktive Gebiet umgibt, und wobei das aktive Gebiet mehrere Durchbruchszellen umfasst; wobei jede Durchbruchszelle Folgendes umfasst: eine Isolationsstruktur, die an der Vorderseite angeordnet ist und eine Vertiefung aufweist, in die sich der erste Lastanschluss erstreckt, und der an den Halbleiterkörper angrenzt; ein Driftgebiet mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; ein Anodengebiet, das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss verbunden ist; ein erstes Barrieregebiet, das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet aufweist und in Kontakt mit sowohl dem Anodengebiet als auch der Isolationsstruktur angeordnet ist; und ein zweites Barrieregebiet, das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet aufweist und sowohl das Anodengebiet als auch wenigstens einen Teil des ersten Barrieregebiets von dem Driftgebiet separiert; und ein dotiertes Kontaktgebiet, das in Kontakt mit dem zweiten Lastanschluss angeordnet ist, wobei das Driftgebiet zwischen dem zweiten Barrieregebiet und dem dotierten Kontaktgebiet positioniert ist; wobei der Transistor einen Emitteranschluss, einen Kollektoranschluss und einen Gate-Anschluss umfasst, wobei der Kollektoranschluss elektrisch mit dem zweiten Lastanschluss des Chips verbunden ist.
  • Gemäß einer anderen Ausführungsform umfasst ein Verfahren zum Verarbeiten eines Überspannungsschutzleistungshalbleiterchips Folgendes: Bereitstellen eines Halbleiterkörpers, der mit einem ersten Lastanschluss und einem zweiten Lastanschluss des Chips zu koppeln ist, wobei der erste Lastanschluss an einer Vorderseite anzuordnen ist und der zweite Lastanschluss an einer Rückseite des Chips anzuordnen ist, und wobei der Halbleiterkörper sowohl ein aktives Gebiet als auch ein inaktives Randgebiet umfasst, das das aktive Gebiet umgibt, Bilden mehrerer Durchbruchszellen in dem aktiven Gebiet, wobei jede Durchbruchszelle eine Isolationsstruktur umfasst, die an der Vorderseite angeordnet ist und eine Vertiefung aufweist, in die sich der erste Lastanschluss erstrecken soll, und der an den Halbleiterkörper angrenzen soll; und Bilden der folgenden Gebiete: ein Driftgebiet mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; ein Anodengebiet, das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss verbunden ist; ein erstes Barrieregebiet, das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet aufweist und in Kontakt mit sowohl dem Anodengebiet als auch der Isolationsstruktur angeordnet ist; und ein zweites Barrieregebiet, das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet aufweist und sowohl das Anodengebiet als auch wenigstens einen Teil des ersten Barrieregebiets von dem Driftgebiet separiert; und ein dotiertes Kontaktgebiet, das in Kontakt mit dem zweiten Lastanschluss angeordnet ist, wobei das Driftgebiet zwischen dem zweiten Barrieregebiet und dem dotierten Kontaktgebiet positioniert ist.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Figurenliste
  • Die Teile in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf veranschaulichende Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
    • 1 veranschaulicht einen Abschnitt einer horizontalen Projektion eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 2A-B veranschaulichen jeweils einen Abschnitt eines vertikalen Querschnitts eines Überspannungsschutzleistungshalbleiterchips gemäß manchen Ausführungsformen schematisch und beispielhaft;
    • 3 veranschaulicht einen Abschnitt eines vertikalen Querschnitts eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 4 veranschaulicht sowohl Verläufe von Dotierungsstoffkonzentrationen als auch einen Verlauf eines elektrischen Feldes in einem Überspannungsschutzleistungshalbleiterchip gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 5 veranschaulicht einen Abschnitt einer horizontalen Projektion eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 6 veranschaulicht einen äquivalenten Schaltkreis eines Leistungshalbleitermoduls, das einen Leistungshalbleitertransistor und einen Überspannungsschutzleistungshalbleiterchip umfasst, gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 7 veranschaulicht Betriebsbereiche eines Leistungshalbleitermoduls, das einen Leistungshalbleitertransistor und einen Überspannungsschutzleistungshalbleiterchip umfasst, gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 8 veranschaulicht einen Abschnitt eines vertikalen Querschnitts eines inaktiven Randgebiets eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 9 veranschaulicht einen Abschnitt einer horizontalen Projektion eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 10-11 veranschaulichen jeweils einen Abschnitt eines vertikalen Querschnitts eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 12 veranschaulicht einen Abschnitt einer horizontalen Projektion eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 13 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Transistorzelle eines Leistungshalbleitertransistors gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 14 veranschaulicht einen Abschnitt eines vertikalen Querschnitts eines Überspannungsschutzleistungshalbleiterchips einschließlich einer Transistorzelle gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft;
    • 15A-B veranschaulichen jeweils einen Abschnitt eines integrierten Leistungshalbleitermoduls, das einen Leistungshalbleitertransistor und einen Überspannungsschutzleistungshalbleiterchip umfasst, gemäß manchen Ausführungsformen schematisch und beispielhaft; und
    • 16 veranschaulicht Schritte eines Verfahrens zum Verarbeiten eines Überspannungsschutzleistungshalbleiterchips gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann.
  • In dieser Hinsicht wird Richtungsterminologie wie etwa „oben“, „unten“, „unterhalb“, „vor“, „hinter“, „rück“, „anführend“, „anhängend“, „unter“, „über“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figuren verwendet. Weil Teile von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Veranschaulichung verwendet und ist in keiner Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert.
  • Es wird nun ausführlich auf unterschiedliche Ausführungen Bezug genommen, von welchen ein oder mehrere Beispiele in den Figuren veranschaulicht sind. Jedes Beispiel wird als Erklärung bereitgestellt und soll die Erfindung nicht beschränken. Merkmale, die als Teil einer Ausführungsform veranschaulicht oder beschrieben werden, können beispielsweise auf oder kombiniert mit anderen Ausführungsformen angewandt werden, um eine weitere Ausführungsform zu erhalten. Die vorliegende Erfindung soll solche Modifikationen und Variationen einschließen. Die Beispiele werden unter Gebrauch einer speziellen Sprache beschrieben, die nicht als den Schutzumfang der beiliegenden Ansprüche beschränkend ausgelegt werden soll. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich veranschaulichenden Zwecken. Zum Zwecke der Klarheit wurden in den verschiedenen Zeichnungen die gleichen Elemente oder Herstellungsschritte mit den gleichen Bezugszeichen bezeichnet, sofern nichts anderes angegeben ist.
  • Der Begriff „horizontal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer horizontalen Oberfläche eines Halbleitersubstrats oder einer Halbleiterstruktur beschreiben. Dies kann beispielsweise die Oberfläche eines Halbleiterwafers oder eines Die oder eines Chips sein. Sowohl die unten erwähnte erste laterale Richtung X als auch die zweite laterale Richtung Y können beispielsweise horizontale Richtungen sein, wobei die erste laterale Richtung X und die zweite laterale Richtung Y senkrecht zueinander stehen können.
  • Der Begriff „vertikal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Oberfläche ausgerichtet ist, d. h. parallel zu der Normalen der Oberfläche des Halbleiterwafers/Chips/Die. Die unten erwähnte Ausdehnungsrichtung Z kann zum Beispiel eine Ausdehnungsrichtung sein, die sowohl zur ersten lateralen Richtung X als auch zur zweiten lateralen Richtung Y senkrecht steht.
  • In dieser Spezifikation wird n-dotiert als ein „erster Leitfähigkeitstyp“ bezeichnet, wohingegen p-dotiert als ein „zweiter Leitfähigkeitstyp“ bezeichnet wird. Alternativ dazu können umgekehrte Dotierungsbeziehungen eingesetzt werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann.
  • In dem Zusammenhang der vorliegenden Beschreibung sollen die Ausdrücke „in ohmschem Kontakt“, „in elektrischem Kontakt“, „in ohmscher Verbindung“ und „elektrisch verbunden“ beschreiben, dass eine niederohmige elektrische Verbindung oder ein niederohmiger Strompfad zwischen zwei Gebieten, Abschnitten, Zonen, Anteilen oder Teilen einer Halbleitervorrichtung oder zwischen verschiedenen Anschlüssen einer oder mehrerer Vorrichtungen oder zwischen einem Anschluss oder einer Metallisierung oder einer Elektrode und einem Anteil oder einem Teil einer Halbleitervorrichtung vorliegt. Ferner soll der Ausdruck „in Kontakt“ in dem Zusammenhang der vorliegenden Beschreibung beschreiben, dass eine direkte physische Verbindung zwischen zwei Elementen der entsprechenden Halbleitervorrichtung vorliegt; z. B. beinhaltet ein Übergang zwischen zwei miteinander in Kontakt stehenden Elementen möglicherweise kein weiteres Zwischenelement oder dergleichen.
  • Zusätzlich wird in dem Zusammenhang der vorliegenden Beschreibung der Ausdruck „elektrische Isolation“ in dem Zusammenhang seines allgemein gültigen Verständnisses, falls nicht anderweitig angegeben, verwendet und soll somit beschreiben, dass zwei oder mehrere Komponenten getrennt voneinander positioniert sind und dass es keine ohmsche Verbindung gibt, die diese Komponenten verbindet. Jedoch können Komponenten, die voneinander elektrisch isoliert sind, trotzdem miteinander gekoppelt sein, beispielsweise mechanisch gekoppelt und/oder kapazitiv gekoppelt und/oder induktiv gekoppelt sein. Um ein Beispiel anzuführen, können zwei Elektroden eines Kondensators elektrisch voneinander isoliert sein und können gleichzeitig mechanisch und kapazitiv miteinander gekoppelt sein, z. B. mittels einer Isolierung, z. B. eines Dielektrikums.
  • Spezielle in dieser Beschreibung beschriebene Ausführungsformen betreffen, ohne darauf beschränkt zu sein, eine Leistungshalbleitervorrichtung, die eine Streifenzellen- oder zellulare Zellenkonfiguration aufzeigt, wie etwa einen Überspannungsschutzchip, z. B. zum Schützen eines Leistungshalbleitertransistors und/oder einer Leistungsdiode, der innerhalb eines Leistungswandlers oder einer Leistungsversorgung verwendet werden kann. Dementsprechend kann ein/eine solche(r) Transistor/Diode bei einer Ausführungsform dazu konfiguriert sein, einen Laststrom zu führen, der jeweils einer Last zugeführt werden soll und/oder der entsprechend von einer Stromversorgung bereitgestellt wird. Beispielsweise kann die Halbleitervorrichtung eine oder mehrere aktive Leistungshalbleiterzellen umfassen, wie etwa eine monolithisch integrierte Diodenzelle und/oder eine monolithisch integrierte Transistorzelle und/oder eine monolithisch integrierte IGBT-Zelle und/oder eine monolithisch integrierte RC-IGBT-Zelle und/oder eine monolithisch integrierte MOS-Gated-Diode(MGD)-Zelle und/oder eine monolithisch integrierte MOSFET-Zelle und/oder Ableitungen davon. Eine solche Diodenzelle und/oder solche Transistorzellen können in einem Leistungshalbleitermodul integriert sein. Mehrere solcher Zellen können ein Zellenfeld darstellen, das mit einem aktiven Gebiet der Leistungshalbleitervorrichtung angeordnet ist.
  • Der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Beschreibung verwendet, soll eine Halbleitervorrichtung auf einem einzigen Chip mit hohen Spannungssperr- und/oder hohen Stromführungsfähigkeiten beschreiben. Mit anderen Worten ist eine solche Leistungshalbleitervorrichtung für einen starken Strom, typischerweise im Ampere-Bereich, z. B. von bis zu mehreren zehn oder hundert Ampere, und/oder für hohe Spannungen, typischerweise oberhalb von 15 V, typischer 100 V und darüber, z. B. wenigstens 400 V, gedacht. Zum Beispiel kann die unten beschriebene verarbeitete Halbleitervorrichtung eine Halbleitervorrichtung sein, die eine Streifenzellenkonfiguration oder eine Nadelzellenkonfiguration aufweist und die dazu konfiguriert sein kann, als eine Leistungskomponente in einer Anwendung mit niedriger, mittlerer und/oder hoher Spannung eingesetzt zu werden.
  • Zum Beispiel bezieht sich der Ausdruck „Leistungshalbleitervorrichtung“, wie in dieser Beschreibung verwendet, nicht auf logische Halbleitervorrichtungen, die z. B. zum Speichern von Daten, Berechnen von Daten und/oder andere Arten von halbleiterbasierter Datenverarbeitung verwendet werden.
  • Die vorliegende Beschreibung betrifft einen leistungshalbleiterbasierten Überspannungsschutzchip zum Schützen einer Leistungshalbleitervorrichtung vor einer Überspannung, z. B. vor einer transienten Überspannung, die während eines Schaltvorgangs auftreten kann. Der hier beschriebene Überspannungsschutzchip kann auch eine Leistungshalbleitervorrichtung darstellen, da er dazu konfiguriert sein kann, vorübergehend einen Laststrom von z. B. wenigstens 1 A bis zu 30 A, wie etwa wenigstens 2 A, wie etwa wenigstens 5 A, wenigstens 10 A oder sogar mehr als 20 A, zu führen, um eine Überspannung zu reduzieren, die an der zu schützenden Leistungshalbleitervorrichtung auftritt, und da er auch die Fähigkeit aufzeigen kann, Spannungen zu sperren.
  • 1 veranschaulicht einen Abschnitt einer horizontalen Projektion eines Überspannungsschutzleistungshalbleiterchips 1 - in dem Folgenden einfach als „Chip“ bezeichnet - gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft.
  • Der Chip 1 weist einen Halbleiterkörper 10 auf, der sowohl ein aktives Gebiet 1-1 als auch ein inaktives Randgebiet 1-2 des Chips 1 umfasst. Der Halbleiterkörper 10 kann mit sowohl einem ersten Lastanschluss als auch einem zweiten Lastanschluss gekoppelt sein (in 1 nicht veranschaulicht, vergleiche Bezugsziffern 11 und 12 in z. B. 2A-B), wobei der erste Lastanschluss an der Vorderseite des Chips 1 angeordnet sein kann und wobei der zweite Lastanschluss an der Rückseite des Chips 1 angeordnet sein kann. Die Chipvorderseite und die Chiprückseite können entgegengesetzt zueinander angeordnet sein und entsprechend kann der Chip 1 einen vertikalen Aufbau aufweisen, der sich entlang der Ausdehnungsrichtung Z erstreckt.
  • Das inaktive Randgebiet 1-2 kann das aktive Gebiet 1-1 umgeben, z. B. auf eine für eine Leistungshalbleitervorrichtung übliche Weise. Das inaktive Randgebiet 1-2 kann durch einen Rand 1-21 abgeschlossen werden, der mittels z. B. Waferzerteilen entstanden ist.
  • Das aktive Gebiet 1-1 kann mehrere Durchbruchszellen 15 umfassen, die ein Zellenfeld des aktiven Gebiets 1-1 darstellen können.
  • Zum Beispiel zeigt das inaktive Randgebiet 1-2 eine höhere Durchschlagsspannung als jede der Durchbruchszellen 15 auf. Dementsprechend kann der Chip 1 gemäß einer Ausführungsform so konfiguriert sein, dass sichergestellt wird, dass der Durchschlag aufgrund z. B. einer Überspannung, die an den Lastanschlüssen vorhanden ist, in dem aktiven Gebiet 1-1 und nicht innerhalb des inaktiven Randgebiets 1-2 stattfindet. Dieser Aspekt wird unten ausführlicher verdeutlicht.
  • Wie veranschaulicht, können die Durchbruchszellen 15 eine zellulare Konfiguration mit z. B. einem kreisförmigen Umfang aufzeigen. Bei anderen Ausführungsformen können die Zellen 15 einen rechteckigen Umfang einen ellipsenförmigen Umfang oder einen Querschnitt mit einer anderen geometrischen Form aufzeigen.
  • Zum Beispiel zeigt jede der Durchbruchszellen 15 eine zellulare Konfiguration auf und sind die Durchbruchszellen 15 innerhalb des aktiven Gebiets 1-1 gemäß einem hexagonalen Mosaikmuster angeordnet.
  • Bei noch einer anderen Ausführungsform können die Zellen 15 eine Streifenzellenkonfiguration mit z. B. einer lateralen Ausdehnung aufzeigen, die näherungsweise der lateralen Ausdehnung des aktiven Gebiets 1-1 entspricht.
  • 2A-B veranschaulichen jeweils einen Abschnitt eines vertikalen Querschnitts des Überspannungsschutzleistungshalbleiterchips 1 gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft. Wie oben erwähnt kann der Chip 1 mehrere Durchbruchszellen 15 umfassen, die in dem aktiven Gebiet 1-1 angeordnet sind. 2A-B und 3, auf die im Folgenden verwiesen wird, veranschaulichen beispielhafte Konfigurationen einer solchen Durchbruchszelle 15.
  • Die Durchbruchszelle 15 kann eine Isolationsstruktur 16 umfassen, die an der Chipvorderseite angeordnet ist und eine Vertiefung 161 aufweist, in die sich der erste Lastanschluss 11 erstreckt, und der an den Halbleiterkörper 10 angrenzt. Bereits an dieser Stelle wird betont, dass die Vertiefung 161 nicht notwendigerweise eine wie in 2A-B veranschaulichte Tiefe aufweisen muss. Vielmehr kann die Isolationsschicht 16 eine elektrische Isolation zwischen dem ersten Lastanschluss 11 und einem Abschnitt des Halbleiterkörpers 10 bereitstellen und zur gleichen Zeit ermöglichen, dass der erste Lastanschluss 11 z. B. mittels der Vertiefung 161 an einen anderen Abschnitt des Halbleiterkörpers 10 angrenzt.
  • Die Durchbruchszelle 15 kann die folgenden Gebiete umfassen, die z. B. jeweils in dem Halbleiterkörper 10 implementiert sind: ein Driftgebiet 100 mit Dotierungsstoffen eines ersten Leitfähigkeitstyps, z. B. n-Typ-Dotierungsstoffe; ein Anodengebiet 151, das Dotierungsstoffe eines zweiten Leitfähigkeitstyps, z. B. p-Typ-Dotierungsstoffe, aufweist und elektrisch mit dem ersten Lastanschluss 11 verbunden ist; ein erstes Barrieregebiet 152, das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet 151 aufweist und in Kontakt mit sowohl dem Anodengebiet 151 als auch der Isolationsstruktur 16 angeordnet ist; und ein zweites Barrieregebiet 153, das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet 100 aufweist und sowohl das Anodengebiet 151 als auch wenigstens einen Teil des ersten Barrieregebiets 152 von dem Driftgebiet 100 separiert; und ein dotiertes Kontaktgebiet 109, das in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist, wobei das Driftgebiet 100 zwischen dem zweiten Barrieregebiet 153 und dem dotierten Kontaktgebiet 109 positioniert ist.
  • In Bezug auf Funktionalität kann jede Durchbruchszelle 15 so konfiguriert sein, dass sie in einem nichtleitenden Zustand (hier auch als vorwärtssperrender Zustand bezeichnet) verbleibt, falls die Spannung zwischen den Lastanschlüssen 11, 12 unterhalb einer nominalen Chipsperrspannung liegt, z. B. mit dem höheren Potential an dem zweiten Lastanschluss 12 vorliegend. Falls die Spannung zwischen den Lastanschlüssen 11, 12 auf oberhalb der nominalen Chipsperrspannung zunimmt, kann die Durchbruchszelle 15 jedoch einen leitenden Durchbruchszustand annehmen, z. B. mit dem höheren Potential an dem zweiten Lastanschluss 12 vorliegend. Zum Beispiel leitet die Durchbruchszelle 15 während des nichtleitenden Zustands keinen Strom zwischen dem ersten Lastanschluss 11 und dem zweiten Lastanschluss 12. Stattdessen wird die Spannung, die zwischen den Anschlüssen 11 und 12 angelegt wird, gesperrt, z. B. mit dem höheren Potential an dem zweiten Lastanschluss 12 vorliegend. Ferner kann ein Laststrom während dem leitenden Durchbruchszustand zwischen den Lastanschlüssen 11, 12 geleitet werden, so dass z. B. die Spannung auf einen Wert gleich oder unterhalb der nominalen Chipsperrspannung reduziert wird.
  • Bei einer Ausführungsform kann jede Durchbruchszelle 15 ferner so konfiguriert sein, dass sie in einem nichtleitenden rückwärts sperrenden Zustand verbleibt, wenn z. B. der erste Lastanschluss 11 ein größeres Potential als der zweite Lastanschluss 12 aufzeigt.
  • Unter Bezugnahme auf alle hier beschriebenen Ausführungsformen kann die nominale Chipsperrspannung gleich oder größer als 600 V, größer als 3000 V oder sogar größer als 8000 V sein.
  • Zum Beispiel ist der Chip 1 mit einem Leistungshalbleitertransistor gekoppelt und ist jede der Durchbruchszellen 15 für eine nominale Chipsperrspannung konfiguriert, die in Abhängigkeit von einer nominalen Sperrspannung des Transistors 2 bestimmt wurde. Entsprechend kann die Spannung, die zwischen den Lastanschlüssen 11, 12 angelegt wird, im Wesentlichen gleich einer tatsächlichen Spannung sein, die an den Leistungshalbleitertransistor angelegt wird, der vor einer Überspannung, z. B. einer transienten Überspannung, mittels des Chips 1 zu schützen ist. Zum Beispiel kann das elektrische Potential, das an den zweiten Leistungsanschluss 12 angelegt wird, gleich dem elektrischen Potential sein, das an einem Kollektor(Drain)-Anschluss des Leistungshalbleitertransistors vorliegt, und kann das elektrische Potential, das an den ersten Lastanschluss 11 angelegt wird, gleich dem elektrischen Potential sein, das an einem Gate-Anschluss, z. B. einem Steueranschluss, des Leistungshalbleitertransistors vorliegt. Dieser Aspekt wird unten ausführlicher verdeutlicht.
  • In dem Folgenden sollten einige beispielhafte strukturelle Merkmale, z. B. Dotierungsstoffkonzentrationen und räumliche Ausdehnungen, der manchen Gebiete des Halbleiterkörpers 10 erklärt werden.
  • Das Driftgebiet 100 kann den Hauptteil des Halbleiterkörpers 10 darstellen und kann eine Dotierungsstoffkonzentration in dem Bereich von 5e12 cm-3 bis 2e14 cm-3 oder in dem Bereich von 2e13 cm-3 bis 1e14 cm-3 oder in dem Bereich von 3e13 cm-3 bis 8e13 cm-3 aufzeigen. Zum Beispiel kann sich das Driftgebiet 100 für wenigstens 40 µm erstrecken, z. B. in dem Bereich zwischen 40 µm und 650 µm oder in dem Bereich von 60 µm bis 350 µm oder von 100 µm bis 200 µm entlang der Ausdehnungsrichtung Z. Die Gesamtausdehnung des Driftgebiets 100 sowie seine Dotierungsstoffkonzentration kann in Abhängigkeit von der nominalen Chipsperrspannung, für die der Chip 1 gestaltet sein sollte, ausgewählt werden.
  • Unter Bezugnahme auf 3, die einen Abschnitt eines vertikalen Querschnitts des Überspannungsschutzleistungshalbleiterchips 1 gemäß einer Ausführungsform schematisch und beispielhaft veranschaulicht, kann das dotierte Kontaktgebiet 109, das in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist, einen Emitter 1091, z. B. einen Rückseitenemitter, und optional ein Feldstoppgebiet 1092 umfassen. Der Emitter 1091 kann Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweisen, wobei z. B. eine maximale Dotierungsstoffkonzentration in dem Bereich von 1e16 cm-3 bis 1e20 cm-3 oder in dem Bereich von 1e17 cm-3 bis 1e19 cm-3 liegt. Das Feldstoppgebiet 1092 kann Dotierungsstoffe des ersten Leitfähigkeitstyps aufweisen, wobei eine maximale Dotierungsstoffkonzentration größer als eine Dotierungsstoffkonzentration des Driftgebiets 100 ist, z. B. in dem Bereich von 5e13cm-3 bis 1e16cm-3 oder in dem Bereich von 1e14 cm-3 bis 2e15 cm-3. Zum Beispiel ist der Emitter 1091 elektrisch mit dem zweiten Lastanschluss 12 verbunden und ist das Feldstoppgebiet 1092 zwischen dem Driftgebiet 100 und dem Emitter 1091 angeordnet. Das dotierte Kontaktgebiet 109 kann eine Gesamtausdehnung entlang der Ausdehnungsrichtung Z aufweisen, die im Vergleich zu der Gesamtausdehnung des Driftgebiets 100 erheblich kleiner ist. Bei einer Ausführungsform kann das dotierte Kontaktgebiet 109 auf eine ähnliche Weise wie die Rückseitenstruktur eines Halbleiterkörpers eines Transistors, z. B. eines IGBT, konfiguriert sein.
  • Gemäß einer Ausführungsform kann der Übergang zwischen dem zweiten Lastanschluss 12 und dem dotierten Kontaktgebiet 109 einen Schottky-Kontakt bilden.
  • Zum Beispiel kann dies ermöglichen, eine niedrige Spannungssperrfähigkeit/-struktur in Rückwärtsrichtung zu realisieren. Zu diesem Zweck kann es ferner geeignet sein, dass das dotierte Kontaktgebiet 109 eine n-Typ-Dotierungsstoffkonzentration an der Grenzfläche zu dem zweiten Lastanschluss 12 aufzeigt, die den Wert von 1e19 cm-3 nicht überschreitet.
  • Nun mit Bezug auf die Vorderseitenstruktur des Halbleiterkörpers 10 wird die elektrische Verbindung zwischen der Vorderseite des Halbleiterkörpers 10 und dem ersten Lastanschluss 11 bei einer Ausführungsform lediglich mittels eines Übergangs zwischen dem Anodengebiet 151 und dem ersten Lastanschluss 11 hergestellt. Zum Beispiel ist keines von dem ersten Barrieregebiet 152, dem zweiten Barrieregebiet 153 und dem Driftgebiet 100 in Kontakt mit dem ersten Lastanschluss 11 angeordnet.
  • Ferner kann das zweite Barrieregebiet 153 so angeordnet sein, dass sowohl das gesamte Anodengebiet 151 als auch das gesamte erste Barrieregebiet 151 von dem Driftgebiet 100 separiert ist.
  • Gemäß einer Ausführungsform kann das erste Barrieregebiet 152 der Durchbruchszellen 15 eine zusammenhängende Halbleiterschicht bilden. Dementsprechend können alle Durchbruchszellen 15 mittels einer zusammenhängenden Halbleiterschicht, die das jeweilige erste Barrieregebiet 152 für jede Durchbruchszelle 15 darstellt, miteinander verbunden sein.
  • Jedes erste Barrieregebiet 152 kann so angeordnet sein, dass die Isolationsstruktur 16 vor zu hohen elektrischen Feldstärken geschützt wird.
  • Zum Beispiel kann sich das Anodengebiet 151 tiefer in den Halbleiterkörper 10 als das erste Barrieregebiet 152 erstrecken, wobei eine Stufe 154, die aufgrund des Unterschieds einer Tiefenebene gebildet ist, durch das zweite Halbleiterbarrieregebiet 153 bedeckt werden kann. Mit anderen Worten kann die Stufe 154 an dem Übergang zwischen dem Anodengebiet 151 und dem zweiten Barrieregebiet 153 gebildet werden. Außerdem kann, wie oben erwähnt wurde, die Dotierungsstoffkonzentration des Anodengebiets 151 im Vergleich zu der Dotierungsstoffkonzentration dieses ersten Barrieregebiets 152 größer sein.
  • Zum Beispiel definiert die Stufe 154 die Stelle eines anfänglichen Durchschlags, wenn die Spannung, die zwischen den Lastanschlüssen 11, 12 angelegt wird, die nominale Chipsperrspannung überschreitet. Dieser Aspekt wird unten mit Bezug auf 4 ausführlicher verdeutlicht.
  • Zum Beispiel kann sich die Stufe 154 entlang der Ausdehnungsrichtung Z für wenigstens 1 µm, für wenigstens 3 µm oder für sogar mehr als 4 µm erstrecken.
  • Zum Beispiel können die Dotierungsstoffe zum Bilden der Anodengebiete 151 bereitgestellt werden, indem ein Implantationsverarbeitungsschritt unter Verwendung der Isolationsstruktur 16 und der mehreren Vertiefungen 161 darauf als eine Maske, d. h. mittels eines selbstjustierten Prozesses, ausgeführt wird.
  • Zum Beispiel können die Dotierungsstoffe, die in sowohl dem Anodengebiet 151, dem ersten Barrieregebiet 152 als auch dem zweiten Barrieregebiet 153 vorliegen, implantierte Dotierungsstoffe sein. Dies kann es ermöglichen, ein genaues Dotierungsstoffkonzentrationsprofil entlang der Ausdehnungsrichtung Z zu produzieren.
  • Nun unter Bezugnahme auf 4, die sowohl Verläufe von Dotierungsstoffkonzentrationen CCND, CCNA als auch einen Verlauf eines elektrischen Feldes E (jeweils in einer willkürlichen Einheit (arb. un.)) bei einer Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1, z. B. bei der beispielhaft in 3 veranschaulichten Ausführungsform, und entlang einer Achse parallel zu der Ausdehnungsrichtung Z, die die Vertiefung 161 in einer zentralen Position kreuzt, schematisch und beispielhaft veranschaulicht, kann das Folgende gelten:
  • Die Dotierungsstoffkonzentration (CCNA) des Anodengebiets 151 kann in dem Bereich von 1e13 cm-2 bis 5e14 cm-2 oder in dem Bereich von 5e14 cm-2 bis 1e15 cm-2 liegen. In jedem Fall kann die Dotierungsstoffkonzentration des Anodengebiets 151 größer als die Dotierungsstoffkonzentration des ersten Barrieregebiets 152 sein, z. B. größer als ein Faktor von wenigstens 10, von wenigstens 50 oder von sogar mehr als 100. Zum Beispiel kann sich das Anodengebiet 151 für wenigstens 1 µm erstrecken, z. B. in dem Bereich von 1 µm bis 3 µm oder in dem Bereich von 3 µm bis 6 µm entlang der Ausdehnungsrichtung Z.
  • Die Dotierungsstoffkonzentration des (in 4 nicht veranschaulichten) ersten Barrieregebiets 152 kann in dem Bereich von 1e11 cm-2 bis 1e14 cm-2 oder in dem Bereich von 5e11 cm-2 bis 1e13 cm-2 oder in dem Bereich von 1e12 cm-2 bis 8e12 cm-2 liegen. Zum Beispiel kann sich das erste Barrieregebiet 152 für wenigstens 1 µm entlang der Ausdehnungsrichtung Z erstrecken.
  • Die Dotierungsstoffkonzentration (CCND) des zweiten Barrieregebiets 153, das angrenzend an das Anodengebiet 151 angeordnet ist, kann in dem Bereich von 1e12 cm-2 bis 1e14 cm-2 oder in dem Bereich von 5e12 cm-2 bis 5e13 cm-2 oder in dem Bereich von 1e12 cm-2 bis 1e13 cm-2 liegen. In jedem Fall kann die Dotierungsstoffkonzentration des zweiten Barrieregebiets 153 größer als jene Dotierungsstoffkonzentration des Driftgebiets 100 sein, z. B. größer als ein Faktor von wenigstens 1,5, von wenigstens 4 oder von sogar mehr als 6. Zum Beispiel kann sich das zweite Barrieregebiet 153 für wenigstens 3 µm entlang der Ausdehnungsrichtung Z erstrecken.
  • Wie bereits oben angegeben, kann der Emitter 1091, falls vorhanden, eine integrale Dotierungsstoffkonzentration (CCNA) in dem Bereich von 1e12 cm-2 bis 1e14 cm-2 aufweisen und kann das Feldstoppgebiet 1092 eine volumetrische Spitzendotierungsstoffkonzentration (CCND) in dem Bereich von 5e13 cm-3 bis 1e16 cm-3 oder in dem Bereich von 1e14 cm-3 bis 2e15 cm-3 aufweisen.
  • Zum Beispiel kann das zweite Barrieregebiet 153 so konfiguriert sein, dass es die Änderungsrate des elektrischen Feldes in dem nichtleitenden Zustand der Durchbruchszelle 15 erhöht. Wie in 4 angegeben, zeigt das elektrische Feld E während des nichtleitenden (d. h. sperrenden) Zustands der Durchbruchszelle 15 ein Maximum in einer Zone auf, wo das Anodengebiet 151 an das zweite Barrieregebiet 153, angrenzt, z. B. bei der Stufe 154. Entsprechend wird sich der anfängliche Durchschlag während eines Überschusses der Spannung, die zwischen den Lastanschlüssen 11 und 12 angelegt wird, gemäß einer Ausführungsform in dieser Zone befinden, z. B. bei der Stufe 154, die an dem Übergang zwischen dem Anodengebiet 151 und dem zweiten Barrieregebiet 153 gebildet ist. Dementsprechend kann die vorgeschlagene Struktur der Durchbruchszelle 15 in einer Ausführungsform eine exakte Positionierung der Stelle des anfänglichen Durchbruchs in dem Chip 1 ermöglichen.
  • Zusätzlich unter Bezugnahme auf 5, die einen Abschnitt einer horizontalen Projektion gemäß einer Ausführungsform schematisch und beispielhaft veranschaulicht, können das Anodengebiet 151, das erste Barrieregebiet 152 und das zweite Barrieregebiet 153 in jeder der Durchbruchszellen 15 mit Bezug auf eine fiktionale vertikale Achse, die die jeweilige Durchbruchszelle 15 durchläuft, symmetrisch angeordnet sein. Die fiktionale vertikale Achse kann parallel zu der Ausdehnungsrichtung Z angeordnet sein. Entsprechend kann, wie oben erwähnt wurde, jede Durchbruchszelle 15 zum Beispiel einen kreisförmigen Querschnitt aufzeigen. Zum Beispiel kann eine solche Konfiguration auch zu einer exakten Positionierung der Stelle des Durchbruchs beitragen und kann sie ferner eine Bewegung des Durchbruchs verhindern.
  • Gemäß einer Ausführungsform, wie zum Beispiel schematisch in Figur 2B beispielhaft veranschaulicht ist, kann die Durchbruchszelle 15 ferner ein Rekombinationszentrum 159 umfassen, dass sich wenigstens in das Anodengebiet 151 erstreckt.
  • Zum Beispiel stellt das Rekombinationszentrum 159 eine lokal verringerte Ladungsträgerlebenszeit bereit. Dadurch kann zum Beispiel eine Rekombinationsrate innerhalb des Rekombinationszentrums 151, d. h. innerhalb des Anodengebiets 151, erhöht werden.
  • Aufgrund des Rekombinationszentrums 159 kann die Durchbruchszelle 15 eine inhomogene Ladungsträgerlebenszeit entlang der Ausdehnungsrichtung Z, wenigstens in der Nähe zu dem ersten Lastanschluss 11, bereitstellen. Zum Beispiel variiert die Ladungsträgerlebenszeit in dem Anodengebiet 151 aufgrund des Rekombinationszentrums 159 entlang der Ausdehnungsrichtung Z um einen Faktor von wenigstens 10 oder sogar von wenigstens 100.
  • Bei einer Ausführungsform kann das Rekombinationszentrum 159 ermöglichen, dass eine Temperaturabhängigkeit eines möglichen Sperrstroms (der auch als ein „Leckstrom in Rückwärtsrichtung“ bezeichnet werden könnte) reduziert oder sogar beseitigt wird, z. B. aufgrund einer verstärkungsverbesserten Ladungsträgererzeugung. Ein solcher Sperrstrom kann entstehen, falls das Potential des ersten Lastanschlusses 11 größer als das Potential des zweiten Lastanschlusses 12 ist, z. B. während des rückwärts sperrenden Zustandes der Durchbruchszelle 15.
  • Außerdem kann das Rekombinationszentrum 159, d. h. seine Ausdehnung entlang der Ausdehnungsrichtung Z und die darin vorliegende Ladungsträgerlebenszeit, so gewählt werden, dass ein Verstärkungsfaktor (a) des dotierten Kontaktgebiets 109 angepasst wird, das, wie oben erklärt wurde, einen Emitter 1091 beinhalten kann.
  • Gemäß einer (nicht veranschaulichten) Ausführungsform kann sich das Rekombinationszentrum 159 auch in den Abschnitt des zweiten Barrieregebiets 153, das unterhalb des Anodengebiets 151 angeordnet ist, und optional sogar geringfügig in das Driftgebiet 100 erstrecken.
  • Zum Beispiel kann das Rekombinationszentrum 159 produziert werden, indem ein Schadenimplantationsprozess, z. B. unter Verwendung der Isolationsstruktur 16 und ihrer Vertiefung 161 als eine Maske, ausgeführt wird. Entsprechend kann das Rekombinationszentrum 159 bei einer Ausführungsform unter Verwendung eines selbstjustierten Prozesses produziert werden, während dessen zum Beispiel keine separate Maske benötigt wird, um das Rekombinationszentrum 159 korrekt zu positionieren. Mittels des Ausführens des Implantationsverarbeitungsschrittes mit einer definierten Implantationsenergie und einer definierten Implantationsdosis und -dauer können die Gesamtausdehnung des Rekombinationszentrums 159 entlang der Ausdehnungsrichtung Z und die darin vorhandene Ladungsträgerlebenszeit exakt angepasst werden.
  • Bei einer Ausführungsform wird Argon (Ar) und/oder Silicium (Si) und/oder Sauerstoff (O) und/oder Helium (He) und/oder Molybdän (Mo) und/oder Bor (B) als ein Implantationsmaterial zum Bilden des Rekombinationszentrums 159 verwendet. Bei einer anderen Ausführungsform werden Protonen zum Bilden des Rekombinationszentrums 159 implantiert.
  • Der Implantationsverarbeitungsschritt kann zum Beispiel mit einer Implantationsdosis in dem Bereich von 5e13 Atomen/cm2 bis 1e15 Atomen/cm2 und/oder einer Implantationsenergie in dem Bereich von 250 keV bis 1,5 MeV stattfinden.
  • Nach dem Implantationsverarbeitungsschritt kann ein Hochtemperaturtemperverarbeitungsschritt stattfinden, z. B. bei Temperaturen unterhalb von 450 °C, sodass z. B. der durch die Implantation verursachte Schaden beibehalten wird.
  • Bei einer anderen Ausführungsform wird das Rekombinationszentrum 159 produziert, indem ein Diffusionsverarbeitungsschritt ausgeführt wird. Zum Beispiel kann ein Schwermetall, wie etwa Platin (Pt), Palladium (Pd) und/oder Molybdän (Mo), verwendet werden, um ein inhomogenes Ladungsträgerlebenszeitprofil entlang der Ausdehnungsrichtung Z zu produzieren.
  • Bei einer Ausführungsform variiert die Ladungsträgerlebenszeit nicht nur entlang der Ausdehnungsrichtung Z, sondern zusätzlich oder alternativ dazu auch entlang wenigstens einer der lateralen Richtungen X und Y.
  • Bei einer Ausführungsform kann die Konzentration des Materials, das zum Bilden des Rekombinationszentrums 159 verwendet wird, z. B. eines Schadensmaterials, ihr Maximum bei einer Mittelposition des Rekombinationszentrums 159 entlang der Ausdehnungsrichtung Z aufzeigen. Ferner kann die Ladungsträgerlebenszeit umgekehrt proportional zu der Konzentration sein. Dementsprechend kann die Ladungsträgerlebenszeit zum Beispiel bei der Mittelposition des Rekombinationszentrums 159 entlang der Ausdehnungsrichtung Z (wobei die Position innerhalb des Anodengebiets 151 angeordnet sein kann) ein Minimum aufweisen.
  • Ferner kann die Konzentration des Materials, das zum Bilden des Rekombinationszentrums 159 verwendet wird, entlang der lateralen Richtung X und Y (und entlang einer beliebigen Linearkombination von diesen) z. B. auf eine exponentiell Weise abnehmen.
  • 6 veranschaulicht einen äquivalenten Schaltkreis eines Leistungshalbleitermoduls 3, das einen Leistungshalbleitertransistor 2 und eine Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1 umfasst, schematisch und beispielhaft. Der Überspannungsschutzleistungshalbleiterchip 1 kann eine der Konfigurationen aufzeigen, die in dem Obigen mit Bezug auf die vorhergehenden Zeichnungen erklärt wurden.
  • Entsprechend kann der Chip 1 in einem äquivalenten Schaltkreis als zwei Dioden dargestellt werden, die anti-seriell zueinander verbunden sind, wobei die zwei Kathodengebiete der Dioden das Driftgebiet 100 bilden können. Zum Beispiel kann der Leistungshalbleitertransistor 2, der vor einer Überspannung zu schützen ist, eine IGBT-Konfiguration aufzeigen. Zum Beispiel weist der Transistor 2 einen Emitteranschluss (auch als Source-Anschluss bezeichnet) 21, einen Kollektoranschluss (auch als Drain-Anschluss bezeichnet) 22 und einen Gate-Anschluss 23, der z. B. einen Steueranschluss bilden kann, auf.
  • Wie in 6 veranschaulicht, kann der Kollektoranschluss 22 elektrisch mit dem zweiten Lastanschluss 12 des Chips 1 verbunden sein und kann der erste Lastanschluss 11 des Chips 1 elektrisch mit dem Steueranschluss 23 des Transistors 2 verbunden sein. Dementsprechend können sowohl der erste Lastanschluss 11 als auch der Gate-Anschluss 23 das gleiche Steuersignal „sehen“. Bei einer anderen Ausführungsform ist der erste Lastanschluss 11 des Chips 1 mit einem anderen Anschluss verbunden, der ein anderes elektrisches Potential als der Gate-Anschluss 23 aufzeigt, was ermöglichen kann, den Chip 1 unabhängig von dem Transistor 2 zu steuern. Zum Beispiel kann der Transistor 2 auf eine übliche Weise gesteuert werden, z. B. durch Anlegen einer Steuerspannung zwischen dem Gate-Anschluss 23 und dem Source-Anschluss 21, sodass z. B. der Transistor 2 selektiv in entweder einen leitenden Zustand oder einen sperrenden Zustand gesetzt wird, sodass z. B. der Schaltvorgang des Transistors 2 gesteuert wird.
  • 7 veranschaulicht Betriebsbereiche des in 6 dargestellten Leistungshalbleitermoduls 3 schematisch und beispielhaft. Falls zum Beispiel die Spannung VCE zwischen dem Kollektoranschluss 22 und dem Source-Anschluss 21 unterhalb des ersten Schwellenwertes Vth,1 liegt, kann der Transistor 2 normal betrieben werden, z. B. ohne, dass eine Durchschlagssituation auftritt. Falls die Spannung VCE einen dritten Schwellenwert Vth,3 überschreitet, kann der Transistor 2 einen Durchschlag erleiden, z. B. können Spannungen VCE oberhalb von Vth,3 Spannungen signifikant höher als der Spannungsnennbereich des Transistors 2 darstellen, welcher durch den zweiten Schwellenwert Vth,2 7 angegeben ist. Falls die Spannung VCE innerhalb des Bereichs liegt, der durch den ersten Schwellenwert Vth,1 und den dritten Schwellenwert Vth,3 definiert ist, kann ein Klemmungsbetrieb, z. B. ein aktiver Klemmungsbetrieb oder ein konditionaler aktiver Klemmungsbetrieb, implementiert werden. Bei einer Ausführungsform ist der Chip 1 dazu konfiguriert, während eines solchen Klemmungsbetriebs eingesetzt zu werden.
  • Zum Beispiel gibt der erste Schwellenwert Vth,1 die nominale Chipsperrspannung des Chips 1 an. Entsprechend können, wie oben erklärt wurde, falls die Spannung zwischen den Lastanschlüssen 12 und 11 den Wert Vth,1 überschreitet, die Durchbruchszellen 15 des Chips 1 einen leitenden Durchbruchszustand annehmen. Der zweite Schwellenwert Vth,2 kann die Sperrspannung angeben, für die der Transistor 2 eingestuft wurde. Zum Beispiel beträgt Vth,1 näherungsweise 1500 V und beträgt Vth,2 näherungsweise 1600 V. Der dritte Schwellenwert Vth,3 kann die Spannung angeben, bei der der Transistor 2 einen Durchschlag erleidet. Zum Beispiel kann der dritte Wert Vth,3 näherungsweise 1900 V betragen.
  • Zum Beispiel verbleibt der Chip 1 während Schaltvorgängen des Transistors 2 innerhalb von Spannungsbereichen von VCE unterhalb von Vth,1 vollständig inaktiv, d. h. jede Durchbruchszelle 15 verbleibt in dem nichtleitenden Zustand. Während Schaltvorgängen, bei denen VCE Vth,1 überschreitet, kann der Chip 1 dazu konfiguriert sein, diese Spannung VCE aufgrund der Durchbruchszellen 15, die den leitenden Durchbruchszustand annehmen, zu reduzieren.
  • Dementsprechend kann die Durchbruchszelle 15 des Chips 1 bei dem Beispiel, falls eine Überspannung an dem Kollektoranschluss 22 auftritt, den leitenden Durchbruchszustand annehmen, was zu einem Wiedereinschaltvorgang bei dem Transistor 2 führen kann. Ein solcher Wiedereinschaltvorgang reduziert die Spannung VCE zwischen dem Kollektoranschluss 22 an dem Emitteranschluss 21 auf sichere Werte, z. B. zwischen Vth,1 und Vth,3 gemäß einer Ausführungsform. Falls der Transistor 2 in dem Ein-Zustand betrieben wird, d. h., wenn ein Laststrom geleitet wird, verbleiben die Durchbruchszellen 15 des Chips 1 inaktiv, z. B. durch Beibehalten des rückwärts sperrenden Zustands.
  • Im Folgenden werden weitere beispielhafte optionale Aspekte erklärt:
  • 8 veranschaulicht einen Abschnitt eines vertikalen Querschnitts des inaktiven Randes 1-2 einer Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1 schematisch und beispielhaft. Der Chip 1 kann eine Diodenanordnung 17 umfassen, die an der Vorderseite und außerhalb des Halbleiterkörpers 10 angeordnet ist, wobei die Diodenanordnung 17 das inaktive Randgebiet 1-2 lateral überlappt und mit dem ersten Lastanschluss 11 und mit einem weiteren Anschluss 18 verbunden ist. Die Diodenstruktur 17 kann dazu konfiguriert sein, eine Spannung in beiden Richtungen, z. B. bis zu einem Betrag von wenigstens 20 V, zu sperren.
  • Zum Beispiel ist der weitere Anschluss 18 elektrisch mit dem Emitteranschluss 21 des Leistungshalbleitertransistors 2 verbunden. Dann kann die Diodenstruktur 17 dazu konfiguriert sein, den Gate-Anschluss 23 vor zu hohen Spannungen, z. B. vor Spannungen oberhalb der Sperrfähigkeit der Diodenstruktur 17 von z. B. 20 V, zu schützen. Mit Bezug auf den äquivalenten Schaltkreis, der in 6 schematisch veranschaulicht ist, kann die Diodenstruktur 17 zwischen den Anschlüssen 11 und 21 angeordnet sein. Entsprechend kann der Chip mittels der Diodenstruktur 17 den Transistor 2 mit einem erweiterten Schutz versehen; der Transistor wird nicht nur vor zu hohen Werten von VCE geschützt, sondern gemäß einer Ausführungsform auch vor zu hohen Werten von VGE (Spannung zwischen den Anschlüssen 21 und 11 in 6).
  • Das inaktive Randgebiet 1-2 kann durch einen Kanalstopperring 121 abgeschlossen sein, der elektrisch mit dem zweiten Lastanschluss 12 verbunden sein kann. Die Diodenstruktur kann eine oder mehrere Dioden 171 umfassen, die miteinander in Reihe verbunden sind. Zum Beispiel können die Dioden 171 polykristalline Dioden sein. Ferner kann der erste Lastanschluss 11 elektrisch mit einem Kathodenport der Diodenstruktur 17 verbunden sein und kann der weitere Anschluss 18 elektrisch mit einem Anodenport der Diodenstruktur 17 verbunden sein.
  • Ferner kann der Halbleiterkörper eine dotierte Halbleiterstruktur 108 beinhalten, die lateral sowohl mit dem ersten Lastanschluss 11 als auch der Diodenstruktur 17 überlappt. Zum Beispiel zeigt die dotierte Halbleiterstruktur 108 die VLD-Konfiguration (VLD: Variation of Lateral Doping - Variation lateraler Dotierung) auf.
  • 9 veranschaulicht einen Abschnitt einer horizontalen Projektion einer Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1 schematisch und beispielhaft und 10-11 veranschaulichen jeweils einen Abschnitt eines vertikalen Querschnitts eines Überspannungsschutzleistungshalbleiterchips gemäß manchen Ausführungsformen schematisch und beispielhaft.
  • Zum Beispiel kann der Chip 1 nicht nur die Durchbruchszellen 15, sondern auch eine oder mehrere Hilfszellen 191 eines ersten Typs und/oder eine oder mehrere Hilfszellen 192 eines zweiten Typs beinhalten. Ein Beispiel für die Hilfszelle 191 des ersten Typs ist in 10 schematisch veranschaulicht und ein Beispiel für eine Hilfszelle 192 eines zweiten Typs ist in 11 schematisch veranschaulicht.
  • Zum Beispiel kann der Chip 1 mehrere Hilfszellen 192 des zweiten Typs beinhalten. Die Hilfszellen 192 des zweiten Typs können in einem Übergangsgebiet zwischen dem aktiven Gebiet 1-1 und dem inaktiven Randgebiet 1-2 angeordnet sein, wie in 9 schematisch veranschaulicht ist, sodass sie z. B. das aktive Gebiet 1-1 umgeben. Ferner können die Hilfszellen 192 des zweiten Typs auch in dem aktiven Gebiet 1-1 enthalten sein. Zum Beispiel kann die Anzahl an Hilfszellen 192 des zweiten Typs, die in dem aktiven Gebiet 1-1 enthalten sind, in dem Bereich von null bis zu der Anzahl an Durchbruchszellen 15 liegen. Zum Beispiel ist in dem aktiven Gebiet 1-1 die Anzahl an Durchbruchszellen 15 größer als die Anzahl an Hilfszellen 192 des zweiten Typs.
  • Außerdem können gemäß einer Ausführungsform eine oder mehrere Hilfszellen 191 des ersten Typs in dem aktiven Gebiet 1-1 enthalten sein.
  • Die Hilfszelle 191 des ersten Typs kann eine ähnliche Konfiguration wie die Durchbruchszellen 15 aufweisen, wobei der Unterschied eine optionale größere Ausdehnung des dotierten Kontaktgebiets (Bezugsziffer 109' in 10) beinhaltet. Gemäß der in 10 veranschaulichten Ausführungsform kann die Hilfszelle 191 des ersten Typs Folgendes beinhalten: eine Isolationsstruktur 16', die an der Vorderseite angeordnet ist und eine Vertiefung 161' aufweist, in die sich der erste Lastanschluss 11 erstreckt, und der an den Halbleiterkörper 10 angrenzt; ein Driftgebiet 100' mit Dotierungsstoffen des ersten Leitfähigkeitstyps; ein Anodengebiet 151', das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss 11 verbunden ist; ein erstes Barrieregebiet 152', das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet 151' aufweist und in Kontakt mit sowohl dem Anodengebiet 151' als auch der Isolationsstruktur 16 angeordnet ist; und ein zweites Barrieregebiet 153', das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet 100' aufweist und sowohl das Anodengebiet 151' als auch wenigstens einen Teil des ersten Barrieregebiets 152' von dem Driftgebiet 100' separiert; und ein dotiertes Kontaktgebiet 109', das in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist, wobei das Driftgebiet 100' zwischen dem zweiten Barrieregebiet 153' und dem dotierten Kontaktgebiet 109' angeordnet ist, und wobei sich das dotierte Kontaktgebiet 109' in den Halbleiterkörper 10 für bis zu 50 % der Gesamtdicke des Halbleiterkörpers 10, z. B. für wenigstens 20 % der Gesamtdicke, erstreckt. Zum Beispiel kann eine solche große Ausdehnung des dotierten Kontaktgebiets 109' im Wesentlichen mittels eines erweiterten Feldstoppgebiets 1092' dargestellt werden, wie in 10 schematisch veranschaulicht ist.
  • Zum Beispiel kann die weitere Ausdehnung in der Ausdehnungsrichtung Z des Feldstoppgebiets 1092' der Hilfszelle 191 des ersten Typs im Vergleich zu der Ausdehnung des Feldstoppgebiets 1092 der Durchbruchszelle 15 einen niedrigeren Sperrstrom ermöglichen, der, wie oben erklärt wurde, entstehen kann, falls das Potential des ersten Lastanschlusses 11 größer als das Potentials zweiten Lastanschlusses 12 ist.
  • Nun unter Bezugnahme auf 11 ist ein Beispiel für die Konfiguration der Hilfszelle 192 des zweiten Typs erklärt. Jede der einen oder mehreren Hilfszellen 192 des zweiten Typs kann Folgendes umfassen: eine Isolationsstruktur 16", die an der Vorderseite angeordnet ist und eine Vertiefung 161" aufweist, in die sich der erste Lastanschluss 11 erstreckt, und der an den Halbleiterkörper 10 angrenzt; ein Driftgebiet 100" mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; ein erstes Barrieregebiet 152", das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss 11 verbunden ist; ein dotiertes Kontaktgebiet 109", das in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist, wobei das Driftgebiet 100 zwischen dem ersten Barrieregebiet 152" und dem dotierten Kontaktgebiet 109" positioniert ist.
  • Dementsprechend beinhaltet die Hilfszelle 192 des zweiten Typs im Vergleich zu der Durchbruchszelle 15 weder ein Anodengebiet noch ein zweites Barrieregebiet, die Anzahl an Hilfszellen 192 des zweiten Typs. Stattdessen grenzt das erste Barrieregebiet 152" der Hilfszelle 192 des zweiten Typs direkt an den ersten Lastanschluss 11 an, d. h. ohne ein Anodengebiet, das eine größere Dotierungsstoffkonzentration als das erste Barrieregebiet aufweist. Andererseits grenzt das erste Barrieregebiet 152" der Hilfszelle 192 des zweiten Typs direkt an das Driftgebiet 100" an, das heißt ohne ein zweites Barrieregebiet, wie es in der Durchbruchszelle 15 enthalten ist.
  • Gemäß einer Ausführungsform kann jede der einen oder mehreren Hilfszellen 192 des zweiten Typs dazu konfiguriert sein, als Ladungsträgerableitungszelle zu arbeiten. Dies kann gemäß einer Ausführungsform einen niedrigeren Sperrstrom bereitstellen, was einen Abfluss von Löchern bereitstellen kann.
  • Bei einer Ausführungsform kann ein solcher Sperrstrom auftreten, falls der Chip 1 mit einem Potential bei dem ersten Lastanschluss 11 betrieben wird, das höher als das Potential des zweiten Lastanschlusses 12 ist, das heißt während des rückwärts sperrenden Zustandes.
  • Hinsichtlich aller drei Zelltypen 15,191,192 sollte angemerkt werden, dass diese gemäß einer Ausführungsform ein gemeinsames Driftgebiet (100, 100', 100"), ein gemeinsames dotiertes Kontaktgebiet (109, 109', 109") und ein gemeinsames erstes Barrieregebiet (151, 151', 151") teilen können.
  • Wie bereits oben erklärt wurde, kann der Chip 1 mit einem Leistungshalbleitertransistor 2 gekoppelt sein, z. B. auf eine Weise, die mittels des äquivalenten Schaltkreises aus 6 schematisch und beispielhaft veranschaulicht ist, sodass der Leistungshalbleitertransistor 2 vor einer Überspannung, z. B. einer transienten Überspannung, die während des Schaltvorgangs des Transistors 2 auftreten kann, geschützt wird. Es ist einem Fachmann bekannt, dass ein Leistungshalbleitertransistor mehr Transistorzellen umfassen kann, die in einem gemeinsamen Die integriert sind. Nun unter Bezugnahme auf 12, die einen Abschnitt einer horizontalen Projektion einer Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1 schematisch und beispielhaft veranschaulicht, kann der Transistor zum Beispiel mehr Transistorzellen 14 umfassen, wobei jede der Transistorzellen 14 innerhalb des Chips 1 integriert sein kann.
  • Ein Abschnitt eines vertikalen Querschnitts einer Transistorzelle 14 einer Ausführungsform eines Leistungshalbleitertransistors 2 ist in 13 schematisch und beispielhaft veranschaulicht. Entsprechend kann jede der Transistorzellen 14 Folgendes umfassen: ein Source-Gebiet 101, das Dotierungsstoffe des ersten Leitfähigkeitstyps aufweist und elektrisch mit einem Emitteranschluss 21 verbunden ist; ein Driftgebiet 100'" mit Dotierungsstoffen des ersten Leitfähigkeitstyps; ein Kanalgebiet 102, das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem Emitteranschluss 21 verbunden ist und das Source-Gebiet 101 von dem Driftgebiet 100 isoliert; eine isolierte Gate-Elektrode 131, die zum Steuern der Transistorzelle 14 konfiguriert ist; und ein dotiertes Kontaktgebiet 109'", das elektrisch mit dem zweiten Lastanschluss 12 verbunden ist und Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist. Das dotierte Kontaktgebiet 109'" der Transistorzelle 14 kann einen (nicht veranschaulichten) Emitter, der elektrisch mit dem zweiten Lastanschluss 12 verbunden ist, und ein (nicht veranschaulichtes) Feldstoppgebiet umfassen, die z. B. auf eine Weise konfiguriert sind, wie beispielhaft mit Bezug auf den Emitter 1091 und das Feldstoppgebiet 1092 weiter oben erklärt wurde.
  • Jedoch versteht es sich, dass die vorliegende Beschreibung nicht auf irgendeine spezielle Art einer Konfiguration der Transistorzelle 14 beschränkt ist. Zum Beispiel zeigt die Transistorzelle 14 in 13 eine Graben-Gate-IGBT-Konfiguration auf, bei der die Gate-Elektrode 131 in einem Graben enthalten und mittels eines Grabenisolators 142 isoliert ist, aber bei anderen Ausführungsformen kann die Transistorzelle 14 zum Beispiel auch eine ebenflächige Gate-Elektrode aufzeigen.
  • 14 veranschaulicht einen Abschnitt eines vertikalen Querschnitts einer Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1, der eine oder mehrere Transistorzellen 14 beinhaltet, wie z. B. auch in 12 veranschaulicht ist, schematisch und beispielhaft. Dementsprechend wird bei dem Halbleiterkörper 10 z. B. ein monolithischer Halbleiterkörper 10 von jeder der Durchbruchszellen 15 und der Transistorzellen 14 geteilt. Jede der Durchbruchszellen 15 und der Transistorzellen 14 kann innerhalb des aktiven Gebiets 1-1 des Chips 1 angeordnet sein und ferner kann das inaktive Gebiet 1-2 im Vergleich zu der nominalen Chipsperrspannung eine höhere Durchbruchsspannung aufzeigen, was es ermöglicht, sicherzustellen, dass ein möglicher Durchbruch in dem aktiven Gebiet 1-1 und nicht in dem inaktiven Gebiet 1-2 stattfindet, wie bereits oben verdeutlicht wurde.
  • Bei einer Ausführungsform können der erste Lastanschluss 11 der Durchbruchszellen 15 und der Emitteranschluss 21 elektrisch z. B. mittels einer gemeinsamen Vorderseitenmetallisierung miteinander verbunden sein. Zum Beispiel kann dies ermöglichen, eine direkte Klemmungsfunktionalität zu realisieren, z. B. durch vorübergehendes Kurzschließen des Kollektoranschlusses 22 mit dem Emitteranschluss 21 mittels der Durchbruchszellen 15.
  • Außerdem kann eine Rückseitenmetallisierung des Chips 1 sowohl den zweiten Lastanschluss 12 für die Durchbruchszellen 15 als auch den Kollektoranschluss für die Transistorzellen 14 bilden. Das dotierte Kontaktgebiet 109, das den Emitter 1091 und das Feldstoppgebiet 1092 beinhalten kann, kann auch durch jede(s) der Durchbruchszellen 15 und des dotierten Kontaktgebiets 109 geteilt werden. Mit anderen Worten können die dotierten Kontaktgebiete 109 der Durchbruchszellen 15 und die dotierten Kontaktgebiete 109'" der Transistorzellen 14 eine zusammenhängende Kontaktschicht innerhalb des Halbleiterkörpers 10 bilden. Dementsprechend können die Durchbruchszellen 15 und die Transistorzellen 14 eine gleich konfigurierte Rückseitenstruktur aufzeigen. Ferner können die Driftgebiete 100 der Durchbruchszellen 15 und die Driftgebiete 100'" der Transistorzellen 14 bei einer Ausführungsform eine zusammenhängende Driftschicht innerhalb des Halbleiterkörpers 10 bilden. Auf der Vorderseite des Chips können die Anschlüsse miteinander gekoppelt sein, wie bereits schematisch in 6 veranschaulicht wurde. Entsprechend können der Emitteranschluss 21 und der erste Lastanschluss 11 elektrisch voneinander isoliert sein bzw. kann die Diodenstruktur 17 bei einer anderen Ausführungsform so bereitgestellt sein, wie mit Bezug auf 8 erklärt wurde. Jedoch kann der erste Lastanschluss 11 elektrisch mit einem Gate-Anschluss des Chips 1 verbunden sein und kann dementsprechend elektrisch mit der Gate-Elektrode 131 verbunden sein. Bei einer anderen Ausführungsform können der erste Lastanschluss 11 des Chips 1 und der Gate-Anschluss 23, der elektrisch mit der Gate-Elektrode 131 verbunden ist, getrennt und elektrisch voneinander isoliert sein, wie ebenfalls oben bereits erklärt wurde. Dementsprechend soll wieder betont werden, dass der erste Lastanschluss 11, der elektrisch mit den Anodengebieten 151 der Durchbruchszellen 15 verbunden ist, gemäß einer Ausführungsform nicht notwendigerweise mit dem Gate-Anschluss (vergleiche Bezugsziffer 23 in 6) elektrisch verbunden oder elektrisch gekoppelt sein muss, sondern stattdessen elektrisch mit einem anderen elektrischen Potential verbunden sein kann.
  • 15A-B veranschaulichen jeweils einen Abschnitt eines integrierten Leistungshalbleitermoduls 3, das eine Ausführungsform des Leistungshalbleitertransistors 2 und eine Ausführungsform des Überspannungsschutzleistungshalbleiterchips 1 umfasst, schematisch und beispielhaft. Hinsichtlich beispielhaften Konfigurationen des Chips 1 und des Transistors 2 wird auf das Obige verwiesen.
  • Im Gegensatz zu der schematisch in 12 und 14 veranschaulichten Ausführungsform sind gemäß den in 15A-B veranschaulichten Ausführungsformen der Transistor 2 und der Chip 1 nicht auf einem monolithischen Die, sondern auf wenigstens zwei separaten Dies integriert. Trotzdem können der Chip 1 und der Transistor 2 gemeinsam innerhalb eines geteilten Gehäuses 35 gekapselt sein. Dementsprechend kann das integrierte Leistungshalbleitermodul 3, das den Transistor 2 und den Chip 1 umfasst, gemäß einer Ausführungsform als eine einstückige Vorrichtung bereitgestellt sein.
  • Innerhalb des geteilten Gehäuses 35 kann ein (in 15A-B nicht sichtbarer) Rückseitenlastanschluss bereitgestellt sein, der sowohl einen zweiten Lastanschluss 12 des Chips 1 als auch den Kollektoranschluss 22 des Transistors 2 bilden kann. Dementsprechend können diese zwei Anschlüsse 12 und 22 das gleiche elektrische Potential aufzeigen. Ferner kann das Gehäuse 35 einen Vorderseitenlastanschluss 31 beinhalten, der elektrisch mit dem Emitteranschluss 21 des Transistors 2 verbunden sein kann. Außerdem kann es einen Gehäusesteueranschluss 33 geben, der elektrisch mit dem Gate-Anschluss 23 des Transistors 2 verbunden ist, z. B. zum Liefern eines Steuersignals an den Gate-Anschluss 23.
  • Gemäß einer in 15A veranschaulichten Ausführungsform kann der Gehäusesteueranschluss 33 gleichzeitig elektrisch mit dem ersten Lastanschluss 11 des Chips 1 verbunden sein; d. h. der Gate-Anschluss 23 und der erste Lastanschluss 11 können das gleiche elektrische Potential aufweisen. Dementsprechend wird der erste Lastanschluss 11 des Chips 1 auch das gleiche Gate-Signal wie der Gate-Anschluss 23 des Transistors 2 „sehen“.
  • Gemäß der schematisch in 15B veranschaulichten Ausführungsform sind diese zwei elektrischen Potentiale nicht kurzgeschlossen, sondern ist der Gehäusesteueranschluss 33 lediglich elektrisch mit dem Gate-Anschluss 23 des Transistors 2 verbunden, und ist ein getrennter Gehäuseanschluss 36 bereitgestellt, der elektrisch mit dem ersten Lastanschluss 11 verbunden ist, sodass z. B. ein Betrieb des Chips 1, d. h. der darin enthaltenen Durchbruchszellen 15, unabhängig von der Steuerung des Transistors 2 gesteuert wird.
  • Bei einer Ausführungsform des Moduls 3 kann jede Durchbruchszelle 15 des Chips 1 so konfiguriert sein, dass sie in einem nichtleitenden Zustand verbleibt, falls die Spannung zwischen den Lastanschlüssen 11, 12 unterhalb einer nominalen Chipsperrspannung liegt, und einen leitenden Durchbruchszustand annimmt, falls die Spannung zwischen den Lastanschlüssen 11, 12 oberhalb der nominalen Chipsperrspannung liegt, wobei die nominale Chipsperrspannung niedriger als die nominale Transistorsperrspannung sein kann. Zum Beispiel kann der Chip 1 während eines Schaltvorgangs des Transistors 2 dazu konfiguriert sein, eine aktive Klemmungs- und/oder eine konditionale aktive Klemmungsfunktionalität zu implementieren.
  • Unter Bezugnahme auf alle hier beschriebenen Ausführungsformen kann die nominale Chipsperrspannung gleich oder größer als 600 V, größer als 3000 V oder sogar größer als 8000 V sein.
  • 16 veranschaulicht Schritte eines Verfahrens 4 zum Verarbeiten eines Überspannungsschutzleistungshalbleiterchips 1 gemäß einer oder mehreren Ausführungsformen schematisch und beispielhaft.
  • Zum Beispiel umfasst das Verfahren 4 Folgendes: Bereitstellen eines Halbleiterkörpers 10 in Schritt 41, der mit einem ersten Lastanschluss 11 und einem zweiten Lastanschluss 12 des Chips 1 zu koppeln ist, wobei der erste Lastanschluss 11 an einer Vorderseite anzuordnen ist und der zweite Lastanschluss 12 an einer Rückseite des Chips 1 anzuordnen ist, und wobei der Halbleiterkörper 10 sowohl ein aktives Gebiet 1-1 als auch ein inaktives Randgebiet 1-2 umfasst, das das aktive Gebiet 1-1 umgibt.
  • Das Verfahren 4 kann ferner in Schritt 42 Folgendes umfassen: Bilden 42 mehrerer Durchbruchszellen 15 in dem aktiven Gebiet 1-1, wobei jede Durchbruchszelle 15 eine Isolationsstruktur 16 umfasst, die an der Vorderseite angeordnet ist und eine Vertiefung 161 aufweist, in die sich der erste Lastanschluss 11 erstrecken soll, und der an den Halbleiterkörper 10 angrenzen soll.
  • Das Verfahren 4 kann ferner in Schritt 43 Folgendes umfassen: Bilden von Folgendem: einem Driftgebiet 100 mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; einem Anodengebiet 151, das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss 11 verbunden ist; einem ersten Barrieregebiet 152, das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet 151 aufweist und in Kontakt mit sowohl dem Anodengebiet 151 als auch der Isolationsstruktur 16 angeordnet ist; und ein zweites Barrieregebiet 153, das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet 100 aufweist und sowohl das Anodengebiet 151 als auch wenigstens einen Teil des ersten Barrieregebiets 152 von dem Driftgebiet 100 separiert; und einem dotierten Kontaktgebiet 109, das in Kontakt mit dem zweiten Lastanschluss 12 angeordnet ist, wobei das Driftgebiet 100 zwischen dem zweiten Barrieregebiet 153 und dem dotierten Kontaktgebiet 109 positioniert ist.
  • Es versteht sich, dass Ausführungsbeispiele des Verfahrens 4 den Ausführungsbeispielen des Chips 1 entsprechen können, die oben beschrieben wurden.
  • Zum Beispiel beinhaltet Bilden des Anodengebiets 151 und/oder Bilden des ersten Barrieregebiets 152 und/oder Bilden des zweiten Barrieregebiets 153 Ausführen wenigstens eines Implantationsverarbeitungsschrittes. Bei einer Ausführungsform werden sowohl das Anodengebiet 151, das erste Barrieregebiet 152 als auch das zweite Barrieregebiet 153 durch einen jeweiligen Implantationsverarbeitungsschritt gebildet. Ferner kann wenigstens einer des einen oder der mehreren Implantationsverarbeitungsschritte mit einer lonenenergie von wenigstens 1,5 MeV ausgeführt werden.
  • Bei einer weiteren Ausführungsform kann das Verfahren 4 Bilden eines Rekombinationszentrums 159, das sich in wenigstens das Anodengebiet 151 erstreckt, durch Ausführen eines selbstjustierten Prozesses unter Verwendung der Isolationsstruktur 16 als eine Maske beinhalten. Hinsichtlich dieses Aspekts wird auf die Erklärungen verwiesen, die oben bereitgestellt sind, z. B. mit Bezug auf Figur 2B, wo das Rekombinationszentrum 159 und auch der Weg zum Produzieren eines solchen Rekombinationszentrums 159 beschrieben sind.
  • Bei dem Obigen wurden Ausführungsformen erklärt, die auf Halbleitervorrichtungen und Halbleitervorrichtungsverarbeitungsverfahren zutreffen. Diese Halbleitervorrichtungen basieren zum Beispiel auf Silicium (Si). Entsprechend kann ein monokristallines Halbleitergebiet oder eine monokristalline Halbleiterschicht, z. B. der Halbleiterkörper 10, ein monokristallines Si-Gebiet oder eine monokristalline Si-Schicht sein. Bei anderen Ausführungsformen kann polykristallines oder amorphes Silicium eingesetzt werden.
  • Es versteht sich jedoch, dass der Halbleiterkörper 10 und die darin enthaltenen dotierten Halbleitergebiete/-zonen aus beliebigem Halbleitermaterial gefertigt sein können, das zum Herstellen einer Halbleitervorrichtung geeignet ist. Beispiele für solche Materialien beinhalten unter anderem elementare Halbleitermaterialien, wie etwa Silicium (Si) oder Germanium (Ge), Gruppe-IV-Verbindungshalbleitermaterialien, wie etwa Siliciumcarbid (SiC) oder Silicium-Germanium (SiGe), binäre, ternäre oder quaternäre III-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumgalliumphosphid (InGaP), Aluminiumgalliumnitrid (AlGaN), Aluminiumindiumnitrid (AlInN), Indiumgalliumnitrid (InGaN), Aluminiumgalliumindiumnitrid (AlGaInN) oder Indiumgalliumarsenidphosphid (InGaAsP), und binäre oder ternäre II-VI-Halbleitermaterialien, wie etwa Kadmiumtellurid (CdTe) und Quecksilberkadmiumtellurid (HgCdTe), um nur einige zu nennen. Die zuvor erwähnten Halbleitermaterialien werden auch als „Homoüberganghalbleitermaterialien“ bezeichnet. Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroüberganghalbleitermaterial gebildet. Beispiele für Heteroüberganghalbleitermaterialien beinhalten unter anderem Aluminiumgalliumnitrid(AlGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumindiumnitrid(AlGaInN), Indiumgalliumnitrid(InGaN)-Galliumnitrid(GaN), Aluminiumgalliumnitrid(AlGaN)-Galliumnitrid(GaN), Indiumgalliumnitrid(InGaN)-Aluminiumgalliumnitrid(AlGaN), Silicium-Siliciumcarbid (SixC1-x) und Silicium-SiGe-Heteroüberganghalbleitermaterialien. Für Leistungshalbleitervorrichtungsanwendungen werden zurzeit hauptsächlich Si-, SiC-, GaAs- und GaN-Materialien verwendet.
  • Räumlich relative Begriffe, wie etwa „unter“, „unterhalb“, „niedriger“, „über“, „oberer“ und dergleichen werden der Einfachheit der Beschreibung halber verwendet, um die Positionierung eines Elements relativ zu einem zweiten Element zu beschreiben. Es wird beabsichtigt, dass diese Begriffe zusätzlich zu denjenigen, die in den Figuren dargestellt sind, verschiedene Orientierungen der entsprechenden Vorrichtung einschließen. Ferner werden auch Begriffe wie „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und es wird ebenfalls nicht beabsichtigt, dass diese beschränkend sind. Über die gesamte Beschreibung hinweg verweisen gleiche Begriffe auf gleiche Elemente.
  • Die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“, „aufzeigend“ und dergleichen sind offene Begriffe und geben das Vorhandensein der angegebenen Elemente oder Merkmale an, schließen aber keine zusätzlichen Elemente oder Merkmale aus. Es wird beabsichtigt, dass die Artikel „ein“, „eine“, „einer“ und „der/die/das“ sowohl den Plural als auch den Singular beinhalten, es sei denn, dass der Zusammenhang eindeutig etwas anderes angibt.
  • In Anbetracht der obigen Bandbreite an Variationen und Anwendungen versteht es sich, dass die vorliegende Erfindung weder durch die vorangehende Beschreibung beschränkt wird, noch durch die beigefügten Zeichnungen beschränkt wird. Stattdessen ist die vorliegende Erfindung lediglich durch die folgenden Ansprüche und deren rechtliche Äquivalente beschränkt.

Claims (21)

  1. Überspannungsschutzleistungshalbleiterchip (1), der einen Halbleiterkörper (10) umfasst, der mit einem ersten Lastanschluss (11) und einem zweiten Lastanschluss (12) des Chips (1) gekoppelt ist, wobei der erste Lastanschluss (11) an einer Vorderseite angeordnet ist und der zweite Lastanschluss (12) an einer Rückseite des Chips (1) angeordnet ist, und wobei der Halbleiterkörper (10) sowohl ein aktives Gebiet (1-1) als auch ein inaktives Randgebiet (1-2) umfasst, das das aktive Gebiet (1-1) umgibt, und wobei das aktive Gebiet (1-1) mehrere Durchbruchszellen (15) umfasst, wobei jede Durchbruchszelle (15) Folgendes umfasst: - eine Isolationsstruktur (16), die an der Vorderseite angeordnet ist und eine Vertiefung (161) aufweist, in die sich der erste Lastanschluss (11) erstreckt, und der an den Halbleiterkörper (10) angrenzt; und - ein Driftgebiet (100) mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; - ein Anodengebiet (151), das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss (11) verbunden ist; - ein erstes Barrieregebiet (152), das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet (151) aufweist und in Kontakt mit sowohl dem Anodengebiet (151) als auch der Isolationsstruktur (16) angeordnet ist; und - ein zweites Barrieregebiet (153), das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet (100) aufweist und sowohl das Anodengebiet (151) als auch wenigstens einen Teil des ersten Barrieregebiets (152) von dem Driftgebiet (100) separiert; und - ein dotiertes Kontaktgebiet (109), das in Kontakt mit dem zweiten Lastanschluss (12) angeordnet ist, wobei das Driftgebiet (100) zwischen dem zweiten Barrieregebiet (153) und dem dotierten Kontaktgebiet (109) positioniert ist.
  2. Chip (1) nach Anspruch 1, wobei jede Durchbruchszelle (15) zu Folgendem konfiguriert ist: - Verbleiben in einem nichtleitenden Zustand, falls die Spannung zwischen den Lastanschlüssen (11, 12) unterhalb einer nominalen Chipsperrspannung liegt; und - Annehmen eines leitenden Durchbruchszustands, falls die Spannung zwischen den Lastanschlüssen (11, 12) oberhalb der nominalen Chipsperrspannung liegt.
  3. Chip (1) nach Anspruch 2, wobei der Chip (1) mit einem Leistungshalbleitertransistor (2) gekoppelt ist und wobei jede der Durchbruchszellen (15) für eine nominale Chipsperrspannung konfiguriert ist, die in Abhängigkeit von einer nominalen Sperrspannung des Transistors (2) bestimmt wurde.
  4. Chip (1) nach einem der vorhergehenden Ansprüche, wobei jede Durchbruchszelle (15) ein Rekombinationszentrum (159) aufweist, das sich in das wenigstens eine Anodengebiet (151) erstreckt.
  5. Chip (1) nach Anspruch 4, wobei das Rekombinationszentrum (159) eine lokal verringerte Ladungsträgerlebenszeit bereitstellt.
  6. Chip (1) nach einem der vorhergehenden Ansprüche, wobei sich das Anodengebiet (151) tiefer in den Halbleiterkörper (10) als das erste Barrieregebiet (152) erstreckt und wobei eine Stufe (154), die aufgrund des Unterschieds einer Tiefenebene gebildet ist, durch das zweite Halbleiterbarrieregebiet (153) bedeckt ist.
  7. Chip (1) nach einem der vorhergehenden Ansprüche, wobei das erste Barrieregebiet (152) der Durchbruchszellen (15) eine zusammenhängende Halbleiterschicht bildet.
  8. Chip (1) nach einem der vorhergehenden Ansprüche, wobei die Durchbruchszellen (15) innerhalb des aktiven Gebiets (1-1) gemäß einem hexagonalen Mosaikmuster angeordnet sind.
  9. Chip (1) nach einem der vorhergehenden Ansprüche, wobei das Anodengebiet (151), das erste Barrieregebiet (152) und das zweite Barrieregebiet (153) in jeder der Durchbruchszellen (15) mit Bezug auf eine fiktionale vertikale Achse, die die jeweilige Durchbruchszelle (15) durchläuft, symmetrisch angeordnet sind.
  10. Chip (1) nach einem der vorhergehenden Ansprüche, wobei die Dotierungsstoffe, die in sowohl dem Anodengebiet (151), dem ersten Barrieregebiet (152) als auch dem zweiten Barrieregebiet (153) vorliegen, implantierte Dotierungsstoffe sind.
  11. Chip (1) nach einem der vorhergehenden Ansprüche, wobei ein Übergang zwischen dem zweiten Lastanschluss (12) und dem dotierten Kontaktgebiet (109) einen Schottky-Kontakt bildet.
  12. Chip (1) nach einem der vorhergehenden Ansprüche, wobei das dotierte Kontaktgebiet (109) einen Emitter (1091) mit Dotierungsstoffen des zweiten Leitfähigkeitstyps und ein Feldstoppgebiet (1092) mit Dotierungsstoffen des ersten Leitfähigkeitstyps umfasst, wobei der Emitter (1091) elektrisch mit dem zweiten Lastanschluss (12) verbunden ist und das Feldstoppgebiet (1092) zwischen dem Driftgebiet (100) und dem Emitter (1091) angeordnet ist.
  13. Chip (1) nach einem der vorhergehenden Ansprüche, der ferner eine Diodenanordnung (17) umfasst, die an der Vorderseite und außerhalb des Halbleiterkörpers (10) angeordnet ist, wobei die Diodenanordnung (17) das inaktive Randgebiet (1-2) lateral überlappt und mit dem ersten Lastanschluss (11) und mit einem weiteren Anschluss (18) verbunden ist.
  14. Chip (1) nach Anspruch 13, wobei der weitere Anschluss (18) elektrisch mit dem Emitteranschluss (21) des Leistungshalbleitertransistors (2) verbunden ist.
  15. Chip (1) nach einem der vorhergehenden Ansprüche, wobei das inaktive Randgebiet (1-2) eine höhere Durchschlagsspannung als jede der Durchbruchszellen (15) aufzeigt.
  16. Chip (1) nach einem der vorhergehenden Ansprüche, der ferner eine oder mehrere Hilfszellen (191) eines ersten Typs aufweist, wobei jede der einen oder der mehreren Hilfszellen (191) des ersten Typs Folgendes beinhaltet: - eine Isolationsstruktur (16'), die an der Vorderseite angeordnet ist und eine Vertiefung (161') aufweist, in die sich der erste Lastanschluss (11) erstreckt, und der an den Halbleiterkörper (10) angrenzt; und - ein Driftgebiet (100') mit Dotierungsstoffen des ersten Leitfähigkeitstyps; - ein Anodengebiet (151'), das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss (11) verbunden ist; - ein erstes Barrieregebiet (152'), das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet (151') aufweist und in Kontakt mit sowohl dem Anodengebiet (151') als auch der Isolationsstruktur (16) angeordnet ist; und - ein zweites Barrieregebiet (153'), das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet (100') aufweist und sowohl das Anodengebiet (151') als auch wenigstens einen Teil des ersten Barrieregebiets (152') von dem Driftgebiet (100') separiert; und - ein dotiertes Kontaktgebiet (109'), das in Kontakt mit dem zweiten Lastanschluss (12) angeordnet ist, wobei das Driftgebiet (100') zwischen dem zweiten Barrieregebiet (153') und dem dotierten Kontaktgebiet (109') angeordnet ist, und wobei sich das dotierte Kontaktgebiet (109') in den Halbleiterkörper (10) für bis zu 50 % der Gesamtdicke des Halbleiterkörpers (10) erstreckt.
  17. Chip (1) nach einem der vorhergehenden Ansprüche, der ferner eine oder mehrere Hilfszellen eines zweiten Typs aufweist, wobei jede der einen oder der mehreren Hilfszellen (192) des zweiten Typs Folgendes umfasst: - eine Isolationsstruktur (16"), die an der Vorderseite angeordnet ist und eine Vertiefung (161") aufweist, in die sich der erste Lastanschluss (11) erstreckt, und der an den Halbleiterkörper (10) angrenzt; und - ein Driftgebiet (100") mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; - ein erstes Barrieregebiet (152"), das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss (11) verbunden ist; - ein dotiertes Kontaktgebiet (109"), das in Kontakt mit dem zweiten Lastanschluss (12) angeordnet ist, wobei das Driftgebiet (100) zwischen dem ersten Barrieregebiet (152") und dem dotierten Kontaktgebiet (109") positioniert ist.
  18. Chip (1) nach einem der vorhergehenden Ansprüche, wobei der Chip (1) mit einem Leistungshalbleitertransistor (2) gekoppelt ist, wobei der Transistor (2) mehrere Transistorzellen (14) umfasst und wobei jede der Transistorzellen (14) innerhalb des Chips (1) integriert ist.
  19. Chip (1) nach Anspruch 18, wobei jede der Transistorzellen (14) Folgendes umfasst: - ein Source-Gebiet (101), das Dotierungsstoffe des ersten Leitfähigkeitstyps aufweist und elektrisch mit einem Emitteranschluss (21) verbunden ist; - ein Driftgebiet (100"') mit Dotierungsstoffen des ersten Leitfähigkeitstyps; - ein Kanalgebiet (102), das Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem Emitteranschluss (21) verbunden ist und das Source-Gebiet (101) von dem Driftgebiet (100) isoliert; - eine isolierte Gate-Elektrode (131), die zum Steuern der Transistorzelle (14) konfiguriert ist; und - ein dotiertes Kontaktgebiet (109"'), das elektrisch mit dem zweiten Lastanschluss (12) verbunden ist und Dotierungsstoffe des zweiten Leitfähigkeitstyps aufweist.
  20. Chip (1) nach Anspruch 18 oder 19, wobei die dotierten Kontaktgebiete (109) der Durchbruchszellen (15) und die dotierten Kontaktgebiete (109'") der Transistorzellen (14) eine dotierte Kontaktschicht innerhalb des Halbleiterkörpers (10) bilden.
  21. Integriertes Leistungshalbleitermodul (3), das einen Leistungshalbleitertransistor (2) und einen Überspannungsschutzleistungshalbleiterchip (1) umfasst, wobei der Überspannungsschutzleistungshalbleiterchip (1) einen Halbleiterkörper (10) umfasst, der mit einem ersten Lastanschluss (11) und einem zweiten Lastanschluss (12) des Chips (1) gekoppelt ist, wobei der erste Lastanschluss (11) an einer Vorderseite angeordnet ist und der zweite Lastanschluss (12) an einer Rückseite des Chips (1) angeordnet ist, und wobei der Halbleiterkörper (10) sowohl ein aktives Gebiet (1-1) als auch ein inaktives Randgebiet (1-2) umfasst, das das aktive Gebiet (1-1) umgibt, und wobei das aktive Gebiet (1-1) mehrere Durchbruchszellen (15) umfasst; wobei jede Durchbruchszelle (15) Folgendes umfasst: - eine Isolationsstruktur (16), die an der Vorderseite angeordnet ist und eine Vertiefung (161) aufweist, in die sich der erste Lastanschluss (11) erstreckt, und der an den Halbleiterkörper (10) angrenzt; und - ein Driftgebiet (100) mit Dotierungsstoffen eines ersten Leitfähigkeitstyps; - ein Anodengebiet (151), das Dotierungsstoffe eines zweiten Leitfähigkeitstyps aufweist und elektrisch mit dem ersten Lastanschluss (11) verbunden ist; - ein erstes Barrieregebiet (152), das Dotierungsstoffe des zweiten Leitfähigkeitstyps mit einer niedrigeren Dotierungsstoffkonzentration als das Anodengebiet (151) aufweist und in Kontakt mit sowohl dem Anodengebiet (151) als auch der Isolationsstruktur (16) angeordnet ist; und - ein zweites Barrieregebiet (153), das Dotierungsstoffe des ersten Leitfähigkeitstyps mit einer höheren Dotierungsstoffkonzentration als das Driftgebiet (100) aufweist und sowohl das Anodengebiet (151) als auch wenigstens einen Teil des ersten Barrieregebiets (152) von dem Driftgebiet (100) separiert; und - ein dotiertes Kontaktgebiet (109), das in Kontakt mit dem zweiten Lastanschluss (12) angeordnet ist, wobei das Driftgebiet (100) zwischen dem zweiten Barrieregebiet (153) und dem dotierten Kontaktgebiet (109) positioniert ist; wobei der Transistor (2) einen Emitteranschluss (21), einen Kollektoranschluss (22) und einen Gate-Anschluss (23) umfasst, wobei der Kollektoranschluss (22) elektrisch mit dem zweiten Lastanschluss (12) des Chips (1) verbunden ist.
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* Cited by examiner, † Cited by third party
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JP2002208702A (ja) 2001-01-10 2002-07-26 Mitsubishi Electric Corp パワー半導体装置
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JP4840482B2 (ja) 2008-10-14 2011-12-21 株式会社デンソー 半導体装置
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