KR101384246B1 - 반도체장치 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

반도체장치는, 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는 반도체 기판(1)과, 다이오드 활성 영역에 있어서 제1도전형의 제1영역과, 제2도전형의 제2영역(4)과, 엣지 터미네이션 영역에 있어서 제1도전형의 제3영역과, 제2도전형의 제4영역(5)을 구비한다. 제1영역과 제3영역은 제1도전형의 드리프트 영역(10)을 공유하고 있고, 제1영역과 제3영역은 제1도전형의 제5영역(2)을 공유하고 있다. 제3영역에 있어서의 드리프트 영역(10)의 캐리어 라이프타임이, 제1영역에 있어서의 드리프트 영역(10)의 캐리어 라이프타임보다도 짧아지도록, 제3영역의 드리프트 영역(10) 중의 단위체적당의 결정 결함의 수가, 제1영역의 드리프트 영역(10) 중의 단위체적당의 결정 결함의 수보다 많다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 특히, 다이오드를 구비한 전력용의 고내압의 반도체장치에 관한 것이다.
전력용 반도체장치로서, 예를 들면 600V 이상의 전압에 견딜 수 있는 것 같은, 고내압 파워 모듈이 있다. 이와 같은 파워 모듈에는, IGBT와 다이오드가 탑재되어 있는 것이 있다.
예를 들면, 일본국 특개 2009-283781호 공보에 개시되는, 다이오드를 구비한 반도체장치는, n형의 반도체 기판의 한쪽의 주면 측에 애노드가, 다른 쪽의 주면 측에 캐소드가 형성되어 있다. 애노드는 p형 확산영역이며, 캐소드는 n형 초고농도 불순물층과 n형 고농도 불순물층으로 되어 있다. 이 애노드를 둘러싸도록 가드링이 형성되어 있다. 캐소드 중 가드링과 대향하는 영역에는 캐소드측 p형 확산영역이 형성되어 있다.
이와 같은 반도체장치의, 애노드 전극과 캐소드 전극 사이에 순방향의 전압이 인가되면 다이오드는 온 상태로 된다. 이때, 반도체 기판의 내부(드리프트층)에 다수의 캐리어가 축적된다. 즉 p형 확산영역으로부터 드리프트층을 향해 홀(정공)이 주입되고, n형 고농도 불순물층 등으로부터 드리프트층을 향해 전자가 주입된다. 한편, 애노드 전극과 캐소드 전극 사이에 역방향의 전압이 인가되면 다이오드는 오프 상태가 된다. 이때, 드리프트층에 축적된 캐리어 중에서, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다.
이 오프 상태에 있어서, 캐소드측에 p형 확산 영역이 형성되어 있기 때문에, 캐소드측의 n형 영역의 체적이 감소한다. 이 때문에, 오프 상태로 했을 때의 애노드의 외주 단부에 있어서의 전류 집중을 완화시킬 수 있다. 즉, 오프 상태로 했을 때의 가드링 근방의 영역에 있어서의 전류 집중이 완화되어, 해당 영역에 있어서의 파괴 내량이 향상된다.
그러나, 일본국 특개 2009-283781호 공보의 반도체장치에 있어서는, 온 상태로 했을 때 다이오드의 주요한 영역(애노드와 캐소드로 끼워진 드리프트층)에 흐르는 순방향 전류가 감소할 가능성이 있다. 이에 따라, 온 상태로 했을 때 드리프트층에 축적되는 캐리어 밀도가 감소함으로써, 다이오드에 원래 흘러야 할 전류량이 감소할 가능성이 있다.
특허문헌 1 : 일본국 특개 2009-283781호
본 발명은, 이상의 문제를 감안하여 이루어진 것이다. 그 목적은, 다이오드에 흐르는 순방향 전압 강하 상승을 초래하지 않고, 다이오드를 온 상태로부터 오프 상태로 전환하는 리커버리 동작시의, 가드링 등의 엣지 터미네이션의 근방에 있어서의 파괴 내량이 향상되는 반도체장치를 제공하는 것이다.
본 발명의 일 국면에 따른 반도체장치는, 반도체 기판과, 제1도전형의 제1영역과, 제2도전형의 제2영역과, 제1도전형의 제3영역과, 제2도전형의 제4영역을 구비한다. 반도체 기판은, 서로 대향하는 제1주면 및 제2주면을 갖고, 또한 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는다. 제1영역은, 다이오드 활성 영역에 있어서 반도체 기판 내에 형성된다. 제2영역은, 다이오드 활성 영역에 있어서 제1영역과 함께 다이오드를 구성하도록 반도체 기판의 제1주면에 형성된다. 제3영역은, 엣지 터미네이션 영역에 있어서 반도체 기판 내에 형성된다. 제4영역은, 엣지 터미네이션 영역에 있어서 반도체 기판의 제1주면에 형성된 엣지 터미네이션으로 되는 영역이다. 상기 제1영역과 제3영역은, 제4영역과 pn 접합을 구성하는 제1도전형의 드리프트 영역을 공유하고 있다. 상기 제1영역과 제3영역은, 제2주면에 위치하고, 또한 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제5영역을 공유하고 있다. 상기 제3영역에 있어서의 드리프트 영역의 캐리어 라이프타임이, 제1영역에 있어서의 드리프트 영역의 캐리어 라이프타임보다도 짧아지도록, 제3영역의 드리프트 영역중의 단위체적당의 결정 결함의 수가, 제1영역의 드리프트 영역중의 단위체적당의 결정 결함의 수보다 많다.
본 발명의 다른 국면에 따른 반도체장치는, 반도체 기판과, 제1도전형의 제1영역과, 제2도전형의 제2영역과, 제1도전형의 제3영역과, 제2도전형의 제4영역을 구비한다. 반도체 기판은, 서로 대향하는 제1주면 및 제2주면을 갖고, 또한 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는다. 제1영역은, 다이오드 활성 영역에 있어서 반도체 기판 내에 형성된다. 제2영역은, 다이오드 활성 영역에 있어서 제1영역과 함께 다이오드를 구성하도록 반도체 기판의 제1주면에 형성된다. 제3영역은, 엣지 터미네이션 영역에 있어서 반도체 기판 내에 형성된다. 제4영역은, 엣지 터미네이션 영역에 있어서 반도체 기판의 제1주면에 형성된 엣지 터미네이션으로 되는 영역이다. 상기 제1영역과 제3영역은, 제4영역과 pn 접합을 구성하는 제1도전형의 드리프트 영역을 공유하고 있다. 상기 제1영역은 드리프트 영역보다도 제1도전형 불순물의 농도가 높은 제1도전형의 제5영역을 갖고 있다. 상기 엣지 터미네이션 영역에서는 제2주면에 드리프트 영역이 형성되어 있다. 상기 다이오드 활성 영역에서는 제2주면에 제5영역이 형성되어 있다.
본 발명의 또 다른 국면에 따른 반도체장치는, 반도체 기판과, 제1도전형의 제1영역과, 제2도전형의 제2영역과, 제1도전형의 제3영역과, 제2도전형의 제4영역을 구비한다. 반도체 기판은, 서로 대향하는 제1주면 및 제2주면을 갖고, 또한 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는다. 제1영역은, 다이오드 활성 영역에 있어서 반도체 기판 내에 형성된다. 제2영역은, 다이오드 활성 영역에 있어서 제1영역과 함께 다이오드를 구성하도록 반도체 기판의 제1주면에 형성된다. 제3영역은, 엣지 터미네이션 영역에 있어서 반도체 기판 내에 형성된다. 제4영역은, 엣지 터미네이션 영역에 있어서 반도체 기판의 제1주면에 형성된 엣지 터미네이션으로 되는 영역이다. 상기 제1영역과 제3영역은, 제4영역과 pn 접합을 구성하는 제1도전형의 드리프트 영역을 공유하고 있다. 상기 제1영역은 드리프트 영역보다도 제1도전형 불순물의 농도가 높은 제1도전형의 제5영역을 갖고 있다. 상기 다이오드 활성 영역의 제2주면에 있어서 제5영역과 인접하도록 형성된 제2도전형의 제1역도전형 영역과, 엣지 터미네이션 영역의 제2주면에 형성된 제2도전형의 제2역도전형 영역을 구비한다. 상기 제1영역과 제3영역은, 제5영역보다 제1도전형 불순물의 농도가 낮고, 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제6영역을 공유하고 있다. 상기 제6영역은, 다이오드 활성 영역에 있어서는 제5영역 및 제1역도전형 영역과 드리프트 영역의 사이에 위치하고, 또한 엣지 터미네이션 영역에 있어서는 제2역도전형 영역과 드리프트 영역의 사이에 위치하고 있다. 상기 제5영역의 바로 위에 위치하는 제6영역의 영역과 제1역도전형 영역의 바로 위에 위치하는 제6영역의 영역은 다른 제1도전형 불순물의 농도를 갖고 있다.
본 발명의 일 국면에 따른 반도체장치에 따르면, 다이오드의 활성 영역에 흐르는 전류의 양을 확보하면서, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부에 있어서의 전류밀도의 증가를 억제하고, 해당 경계부에 있어서의 온도상승에 의한 열 파괴를 억제 할 수 있다. 즉 해당 경계부에 있어서의 파괴 내량이 향상된다.
본 발명의 다른 국면 및 또 다른 국면에 따른 반도체장치에 따르면, 상기한 효과 이외에, 순전압 강하(VF)가 저감되고, 또한 리커버리시의 발진이 억제된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
도 1은, 본 실시형태 1에 관련되는 반도체장치의 평면에서 볼 때에 있어서의 개략도다.
도 2는, 본 실시형태 1의, 제1실시예에 따른 반도체장치의 개략 단면도다.
도 3은, 도 2의 반도체장치에 순방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 4는, 도 2의 반도체장치에 역방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 5는, 도 2의 비교예로서의 반도체장치에 순방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 6은, 도 2의 비교예로서의 반도체장치에 역방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 7은, 본 실시형태 1의, 제2실시예에 따른 반도체장치의 개략 단면도다.
도 8은, 도 7의 반도체장치에 순방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 9는, 도 7의 반도체장치에 역방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 10은, 도 7의 반도체장치에 있어서의, 정격 전류밀도에서의 VF 및 서지 전압 Vsurge의 각각과, n+층과 p형 영역을 합친 폭 WC에서 차지하는 p형 영역의 폭 WP의 비율의 관계의 일례를 나타낸 그래프다.
도 11은, 도 7에 있어서, n+층과 p형 영역을 합친 폭 WC에 차지하는 p형 영역의 폭 WP의 비율이 0%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프다.
도 12는, 도 7에 있어서, n+층과 p형 영역을 합친 폭 WC에 차지하는 p형 영역의 폭 WP의 비율이 10%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프다.
도 13은, 도 7에 있어서, n+층과 p형 영역을 합친 폭 WC에 차지하는 p형 영역의 폭 Wp의 비율이 20%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프다.
도 14는, 도 7에 있어서, n+층과 p형 영역을 합친 폭 WC에 차지하는 p형 영역의 폭 WP의 비율이 50%인 경우의 다이오드의 리커버리 특성의 일례를 나타낸 그래프다.
도 15는, 본 실시형태 1의, 제3실시예에 따른 반도체장치의 개략 단면도다.
도 16은, 도 15의 반도체장치에 순방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 17은, 도 15의 반도체장치에 역방향의 전압을 가했을 때의 캐리어의 움직임을 나타낸 개략 단면도다.
도 18은, 리커버리 특성을 계측하기 위한 시뮬레이션에 사용된 회로를 도시한 도면이다.
도 19는, 도 18 중의 종래예의 다이오드에 있어서, 리커버리 특성의 파형의 시뮬레이션의 일례를 나타낸 그래프다.
도 20은, 비교예의 반도체장치의 모델 내부에 있어서, 리커버리시의 전류밀도 분포를 시뮬레이션한 결과를 나타낸 개략 단면도다.
도 21은, 본 실시형태 1의 반도체장치의 모델 내부에 있어서, 리커버리시의 온도 분포를 시뮬레이션한 결과를 나타낸 개략 단면도다.
도 22는, 비교예의 반도체장치의 모델 내부에 있어서, 리커버리시의 전류밀도 분포를 시뮬레이션한 결과를 나타낸 개략 단면도다.
도 23은, 본 실시형태 1의 반도체장치의 모델 내부에 있어서, 리커버리시의 온도 분포를 시뮬레이션한 결과를 나타낸 개략 단면도다.
도 24는, 온 상태시에 있어서, 도 20의 점 C로부터 깊이 방향으로 뻗는 영역에 있어서의 전자의 농도를 나타낸 그래프다.
도 25는, 온 상태시에 있어서, 도 20의 점 C로부터 깊이 방향으로 뻗는 영역에 있어서의 홀의 농도를 나타낸 그래프다.
도 26은, 온 상태시에 있어서의, 도 20의 점 B로부터 깊이 방향으로 뻗는 영역에 있어서의 전자의 농도를 나타낸 그래프다.
도 27은, 온 상태시에 있어서, 도 20의 점 B로부터 깊이 방향으로 뻗는 영역에 있어서의 홀의 농도를 나타낸 그래프다.
도 28은, 리커버리시에 있어서의, 도 20의 점 B로부터 깊이 방향으로 뻗는 영역에 있어서의 전자의 농도를 나타낸 그래프다.
도 29는, 리커버리시에 있어서, 도 20의 점 B로부터 깊이 방향으로 뻗는 영역에 있어서의 홀의 농도를 나타낸 그래프다.
도 30은, 엣지 터미네이션 영역의 캐리어 라이프타임과, 반도체장치의 최고 온도의 관계를 나타낸 그래프다.
도 31은, 종래예 및 실시예의 다이오드에 있어서, 리커버리시의 발진 특성의 파형의 시뮬레이션의 일례를 나타낸 그래프다.
도 32는, 종래예 및 실시예의 다이오드의, VF-EREC 트레이드오프 특성을 비교한 그래프다.
도 33은, 본 실시형태 2의, 제1실시예에 따른 반도체장치의 개략 단면도다.
도 34는, 본 실시형태 2의, 제2실시예에 따른 반도체장치의 개략 단면도다.
도 35는, 본 실시형태 2의, 제3실시예에 따른 반도체장치의 개략 단면도다.
도 36은, 본 실시형태 3의, 제1실시예에 따른 반도체장치의 개략 단면도다.
도 37은, 본 실시형태 3의, 제2실시예에 따른 반도체장치의 개략 단면도다.
도 38은, 본 실시형태 3의, 제3실시예에 따른 반도체장치의 개략 단면도다.
도 39는, 본 실시형태 3의, 제4실시예에 따른 반도체장치의 개략 단면도다.
도 40은, 본 실시형태 3의, 제5실시예에 따른 반도체장치의 개략 단면도다.
도 41은, 본 실시형태 3의, 제6실시예에 따른 반도체장치의 개략 단면도다.
도 42는, 본 실시형태 4의, 제1실시예에 따른 반도체장치의 개략 단면도다.
도 43은, 본 실시형태 4의, 제2실시예에 따른 반도체장치의 개략 단면도다.
도 44는, 본 실시형태 4의, 제3실시예에 따른 반도체장치의 개략 단면도다.
도 45는, 본 실시형태 4의, 제4실시예에 따른 반도체장치의 개략 단면도다.
도 46은, 본 실시형태 4의, 제5실시예에 따른 반도체장치의 개략 단면도다.
도 47은, 본 실시형태 4의, 제6실시예에 따른 반도체장치의 개략 단면도다.
이하, 본 발명의 실시형태에 대해 도면에 근거하여 설명한다.
(실시형태 1)
도 1을 참조하여, 본 실시형태의 반도체장치(다이오드)는, 다이오드 활성 영역과, 엣지 터미네이션 영역을 구비하고 있다. 엣지 터미네이션 영역은, 평면에서 볼 때 다이오드 활성 영역을 둘러싸고 있다.
도 2는, 도 1의 II-II선에 따른 단면도다. 도 2를 참조하여, 본 실시형태의 제1실시예에 따른 반도체장치는, 반도체 기판(1)을 갖고 있다. 반도체 기판(1)은, 예를 들면 실리콘의 단결정으로 이루어지고, 서로 대향하는 제1주면과 제2주면을 갖고, 또한 상기 다이오드 활성 영역과 엣지 터미네이션 영역을 갖고 있다.
다이오드 활성 영역은, n형(제1도전형)의 영역(제1영역)과, p형(제2도전형)의 영역(제2영역)이 접합됨으로써, pn 접합 다이오드를 구성하고 있다. 구체적으로는, n형의 영역으로서, n- 드리프트층(10)(드리프트 영역)과, n+ 층(2)(제5영역)과, n형 층(3)(제6영역)을 갖고 있다. n- 드리프트층(10)은, 반도체 기판(1) 내부에 형성되어 있고, 또한 반도체 기판(1)의 주요 부분을 이루는 영역이다. n+ 층(2)은 반도체 기판(1)의 제2주면(하측의 주면)으로부터 소정의 깊이에 걸쳐 형성되어 있다. n형 층(3)은 n+ 층(2) 위, 더욱 구체적으로는 n- 드리프트층(10)과 n+ 층(2) 사이에 위치하도록 형성되어 있다.
n+ 층(2)이 형성됨으로써, 캐소드 전극(29)과의 콘택 저항의 값이 저감된다. 또한, n- 드리프트층(10)과 n+ 층(2) 사이에 n형 층(3)이 형성됨으로써, n형 층(3)을 n- 드리프트층(10)과 n+ 층(2)의 버퍼층으로서 기능시킬 수 있다.
또한 반도체 기판(1)은, p형의 영역(제2영역)으로서, p형 영역(4)을 갖고 있다. p형 영역(4)은, 반도체 기판(1)의 제1주면(상측의 주면)으로부터 예를 들면 1.0∼10.0μm의 깊이에 걸쳐 형성되어 있다.
n형 층(3)의 불순물 농도의 피크값은, n- 드리프트층(10)의 불순물 농도의 피크값에 비해 높다. 또한, n+ 층(2)의 불순물 농도의 피크값은, n형 층(3)의 불순물 농도의 피크값에 비해 높다.
예를 들면 n- 드리프트층(10)의 농도는 1×1012∼1×1015cm-3이며, n형 층(3)의 피크 농도는 1×1016∼1×1017cm-3이다. 또한 피크 농도란, 해당 영역에 있어서의 최대 농도이다. 또한, n+ 층(2)의 표면 농도(n+ 층(2)과 캐소드 전극(29)의 계면에 있어서의 불순물 농도)는 1×1018∼1×1020cm-3이며, p형 영역(4)에 있어서의 p형 불순물의 표면 농도는 1×1016∼1×1018cm-3이다. n형 층(3)의 깊이는 20.0∼30.0μm이며, n+ 층(2)의 깊이는 0.5∼5.0μm이다.
반도체 기판(1)을 구성하는 각 영역이, 상기한 불순물 농도를 가짐으로써, 다이오드 활성 영역을 pn 접합 다이오드로서 기능시킬 수 있다.
엣지 터미네이션 영역은, n형의 영역(제3영역)과 p형의 영역(제4영역)이 형성되어 있다. 구체적으로는, n형의 영역으로서 n- 드리프트층(10)과, n+ 층(2), n형 층(3)과, n+ 영역(11)을 갖고 있다. 이들의 배치는, 다이오드 활성 영역에 있어서의 배치와 같다. 또한 p형의 영역(제4영역)으로서, p형 영역(5)을 갖고 있다. p형 영역(5)은 엣지 터미네이션으로서의 가드링이 되는 영역이다.
엣지 터미네이션 영역은, 반도체장치의 내압의 저하를 억제하기 위해 배치된 영역이다. 구체적으로는, 다이오드 활성 영역을 오프 상태로 했을 때에, 엣지 터미네이션 영역에 있어서 n- 드리프트층(10)의 내부에, 도 1의 좌우측 방향으로 뻗는 공핍층이 형성됨으로써, 해당 반도체장치의 내압이 향상된다.
상기한 것과 같은 엣지 터미네이션 영역의 기능을 달성하기 위해서는, 엣지 터미네이션 영역의 p형 영역(5)에 있어서, p형의 불순물 농도는 예를 들면 1×1016∼1×1018cm-3인 것이 바람직하다. 단 엣지 터미네이션 영역의 n- 드리프트층(10), n+ 층(2), n형 층(3)에 대해서는, 각각 다이오드 활성 영역의 n- 드리프트층(10), n+ 층(2), n형 층(3)과 같은 불순물 농도 분포인 것이 바람직하다. 즉, 예를 들면 n- 드리프트층(10)은, 다이오드 활성 영역과 엣지 터미네이션 영역의 n형 영역이 공유하고 있다. n+ 층(2), n형 층(3)에 대해서도 마찬가지로, 다이오드 활성 영역과 엣지 터미네이션 영역의 n형 영역이 공유하고 있다.
도 2의 반도체장치는, 엣지 터미네이션 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τGR이, 다이오드 활성 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τcell보다도 짧다. 여기에서 n- 드리프트층(10)의 캐리어 라이프타임이란, 캐리어(전자나 홀)가, n- 드리프트층의 내부에 진입하고나서 소멸할 때까지의 시간이다.
구체적으로는, 엣지 터미네이션 영역의 n- 드리프트층(10)을 구성하는 결정의, 단위체적당의 결정 결함의 수가, 다이오드 활성 영역의 n- 드리프트층(10)을 구성하는 결정의, 단위체적당의 결정 결함의 수보다도 많다. 이와 같은 구성으로 하기 위해, 엣지 터미네이션 영역의 n- 드리프트층(10)에만, 입자선이 조사된다.
이 입자선으로서는, 예를 들면 전자선, 양성자 및 헬륨 등이 사용된다. 이 때 예를 들면 스테인레스 등으로 가공된 마스크를 사용하여, 입자선이 엣지 터미네이션 영역에만 조사되고, 다이오드 활성 영역에 조사되지 않도록 한다.
이것에 의해, 엣지 터미네이션 영역의 n- 드리프트층(10)에만 결정 결함이 발생한다. 이 결정 결함이, 엣지 터미네이션 영역의 n- 드리프트층(10)에 침입한 전자와 홀의 재결합 중심으로 된다. 따라서 엣지 터미네이션 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τGR가, 다이오드 활성 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τcell보다도 짧아진다.
여기에서 엣지 터미네이션 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τGR의 평균값은 1.0μsec 이하인 것이 바람직하다. 이때, 다이오드 활성 영역의 n- 드리프트층(10)에 있어서의 캐리어 라이프타임 τcell의 평균값은 1.0μsec을 초과하는 것이 바람직하다.
반도체 기판(1)의 제1주면 위에는, 애노드 전극(20)이 형성되어 있다. 애노드 전극(20)은 예를 들면 알루미늄계의 금속재료로 이루어지고, 애노드로서의 p형 영역 4, 5 위에 형성된다. 인접하는 애노드 전극(20)에 끼워진 영역에는, 산화막 24, 25, 26이 형성된다. 산화막 24는 예를 들면 실리콘의 산화막이고, 산화막 25는 예를 들면 실리케이트 글래스에 불순물이 도핑된 산화막인 것이 바람직하다. 산화막 26은 산화막 24와 같은 재질로 이루어지지만, 산화막 24보다 얇게 형성되는 것이 바람직하다. 또한 애노드 전극(20)과 산화막 25를 덮도록, 패시베이션 막 27, 28이 형성된다. 패시베이션 막 27은 실리콘 산화막 또는 실리콘 질화막으로 이루어지고, 패시베이션 막 28은 예를 들면 폴리이미드의 수지계의 막인 것이 바람직하다.
반도체 기판(1)의 제2주면 위(캐소드로서의 n+ 층(2) 위)에는, 캐소드 전극(29)이 형성되어 있다. 캐소드 전극(29)은 예를 들면 알루미늄계의 금속재료로 이루어지지만, 예를 들면 금의 박막과 알루미늄의 박막의 다층 구조이어도 된다.
다음에 본 반도체장치의 작용 효과에 대해 설명한다.
도 3을 참조하여, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 순방향으로 고전압이 인가된 온 상태에서는, 다이오드 활성 영역의 n- 드리프트층(10)에, 다수의 캐리어가 축적된다. 즉, p형 영역(4)으로부터 n- 드리프트층(10)을 향해 홀이 주입되는 동시에, n형 층(3)으로부터 n- 드리프트층(10)을 향해 전자가 주입된다. p형 영역(4)으로부터 n- 드리프트층(10)에 주입되는 홀의 일부는, 엣지 터미네이션 영역의 n- 드리프트층(10)을 향한다. 엣지 터미네이션 영역의 n형 층(3)으로부터 n- 드리프트층(10)에 주입되는 전자의 일부는, 다이오드 활성 영역의 n- 드리프트층(10)을 향한다. 이 때문에, 순방향으로 인가된 상태에서는, 다이오드 활성 영역에 전류가 흐른다.
여기에서 엣지 터미네이션 영역은, 다이오드 활성 영역보다도 n- 드리프트층(10)의 결정 결함이 많고 캐리어 라이프타임이 짧다. 이 때문에, 엣지 터미네이션 영역의 n- 드리프트층(10)에 진입한 전자와 홀은, 다이오드 활성 영역의 n- 드리프트층(10)에 진입한 전자나 홀보다도 신속하게 재결합해서 소멸한다.
도 4를 참조하여, 상기한 온 상태로부터, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 역방향으로 고전압이 인가되면, 다이오드는 오프 상태로 변한다. 그러면 n- 드리프트층(10)에 축적된 캐리어 중에서, 전자는 캐소드 전극(29)으로부터 배출되고, 홀은 애노드 전극(20)으로부터 배출된다.
그러나, 온 상태에 있어서 엣지 터미네이션 영역의 n- 드리프트층(10)에 진입한 캐리어의 대부분이 소멸되고 있다. 이 때문에, 오프 상태로 전환했을 때 엣지 터미네이션 영역의 n- 드리프트층(10)으로부터, 다이오드 활성 영역의 캐소드 전극(29)나 애노드 전극(20)에 흐르는 캐리어의 양이 감소한다. 이것에 대해, 엣지 터미네이션 영역의 n- 드리프트층(10)의 캐리어 라이프타임이 짧아지고 있지 않은 통상의 반도체장치를 비교예로서 들어 설명한다.
도 5 및 도 6의 반도체장치는, 도 2∼도 4의 반도체장치와 비교하여, 엣지 터미네이션 영역의 n- 드리프트층(10)의 캐리어 라이프타임이 짧아져 있지 않은 점에 있어서만 다르다. 그 밖의 구성은 모두 도 2∼도 4의 반도체장치와 같다.
도 5를 참조하여, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 순방향으로 고전압이 인가된 온 상태에서는, 다이오드 활성 영역의 n- 드리프트층(10)에, 다수의 캐리어가 축적된다. 도 5의 반도체장치의, 엣지 터미네이션 영역의 n- 드리프트층(10)에 진입한 캐리어는, 도 2∼도 4의 반도체장치의, 엣지 터미네이션 영역의 n- 드리프트층(10)에 진입한 전자나 홀보다도 축적되기 쉽다.
도 6을 참조하여, 상기한 온 상태로부터 오프 상태로 전환하면, 엣지 터미네이션 영역의 n- 드리프트층(10)에 축적된 다수의 캐리어가, 다이오드 활성 영역을 향해 흐른다. 이 다수의 캐리어의 흐름에 의해, 다이오드 활성 영역과 엣지 터미네이션 영역의 경계부에 있어서 전류밀도가 증가한다. 그러면 특히 도 6 중의 원 점선으로 둘러싸인 영역(애노드의 외주 단부)에 있어서 전류가 집중한다. 그 결과, 해당 영역에 있어서 온도상승에 의한 열 파괴가 발생할 가능성이 있다.
그러나, 본 실시예의 반도체장치는, 도 4에 나타낸 것과 같이, 온 상태로부터 오프 상태로 전환하는 리커버리 동작을 행했을 때에 엣지 터미네이션 영역의 n- 드리프트층(10)에 축적되는 캐리어의 양이 적다. 이 때문에 엣지 터미네이션 영역으로부터 다이오드 활성 영역을 향해 흐르는 캐리어의 양이 적다. 이 때문에, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부에 있어서의 전류밀도의 증가나, 온도상승에 의한 열 파괴를 억제할 수 있다. 그 결과, 다이오드 활성 영역의 리커버리시에, 해당 다이오드가 안전하게 동작하는 안전 동작 영역(SOA: Safety Operating Area)을 확대 할 수 있다.
한편, 다이오드 활성 영역에 있어서는, 전류밀도의 증가가 억제되지 않고, 통상의 양의 전류를 흘릴 수 있다. 이것은 다이오드 활성 영역의 n- 드리프트층(10)에 있어서는 캐리어 라이프타임을 단축시키는 처리가 행해지고 있지 않기 때문이다. 즉, 온 상태에 있어서 n형 층(3)이나 p형 영역(4)으로부터 n- 드리프트층(10)에 진입한 캐리어는, 다이오드 활성 영역에 인가된 전압에 의해, 통상의 정류작용을 나타내도록 동작한다.
이상에서, 반도체장치에 따르면, 다이오드의 활성 영역에 흐르는 전류의 양을 확보하면서, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부에 있어서의 전류밀도 증가를 억제하고, 해당 경계부에 있어서 온도상승에 의한 열 파괴를 억제할 수 있다. 즉 다이오드의 리커버리 동작시의 파괴 내량이 향상된다.
다음에, 본 실시형태와 관련되는, 도 2∼도 4의 반도체장치와는 다른 제2실시예에 따른 반도체장치에 대해 설명한다.
도 7을 참조하여, 본 실시형태의 제2실시형태에 따른 반도체장치는, 제1실시예의 반도체장치에 대하여, 캐소드의 구성에 있어서 다르다. 구체적으로는, n+ 층(2)(제5영역) 및 n형 층(3)(제6영역)이, 다이오드 활성 영역에만 형성되어 있다. 또한, n+ 층(2)은 p형의 영역인 p형 영역(14)(제2도전형의 역도전형 영역)과, 평면에서 볼 때 인접하도록 교대로 배치되어 있다. 또한 엣지 터미네이션 영역의 제2주면은 n- 드리프트층(10)에 의해 형성되어 있다.
n형 층(3)의 표면 농도는 1×1016∼1×1017cm-3이다. 또한, n+ 층(2)의 표면 농도는 1×1019∼1×1020cm-3이며, p형 영역(14)에 있어서의, p형의 불순물 농도는 1×1017∼1×1019cm-3이다. n형 층(3)의 깊이는 1.5∼3.0μm이고, n+ 층(2) 및 p형 영역(14)의 깊이는 0.2∼1.0μm이다. 그 밖의 각 영역에 있어서의 불순물 농도는, 도 2의 반도체장치와 동일하다.
이때, 도 7의 반도체장치에 있어서는, 도 2∼도 4의 반도체장치와 같은, 엣지 터미네이션 영역의 n- 드리프트층(10)의 캐리어 라이프타임을 짧게 하는 조치는 행해지고 있지 않다. 그러나 도 7의 반도체장치에 있어서도 상기 조치를 실시해도 된다.
제2실시예의 구성은, 상기 이외는 제1실시예와 거의 동일하다. 이 때문에, 도 7에 있어서 제1실시예와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 본 반도체장치의 작용 효과에 대해, 상기한 도 5 및 도 6과 비교하면서 설명한다.
도 8을 참조하여, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 순방향으로 고전압이 인가된 온 상태에서는, 다이오드 활성 영역의 n- 드리프트층(10)에, 다수의 캐리어가 축적된다. 즉, p형 영역(4)으로부터 n- 드리프트층(10)을 향해 홀이 주입되는 동시에, n형 층(3)으로부터 n- 드리프트층(10)을 향해 전자가 주입된다. p형 영역(4)으로부터 n- 드리프트층(10)에 주입되는 홀의 일부는, 엣지 터미네이션 영역의 n- 드리프트층(10)을 향한다. 엣지 터미네이션 영역의 n형 층(3)으로부터 n- 드리프트층(10)에 주입되는 전자의 일부는, 다이오드 활성 영역의 n- 드리프트층(10)을 향한다. 이 때문에, 순방향으로 인가된 상태에서는, 다이오드 활성 영역에 전류가 흐른다.
여기에서 엣지 터미네이션 영역의 제2주면측에는, 예를 들면 n형 층(3)이나 n+ 층(2)에 비해 불순물 농도가 낮은 n- 드리프트층(10)이, 캐소드 전극(29)과 접속되어 있다. 이 때문에, 예를 들면 엣지 터미네이션 영역의 제2주면측에 n형 층(3) 등이 배치되어 있는 도 5에 비해, n- 드리프트층(10)의 캐소드 전극(29)측으로부터 애노드 전극(20)측으로 향해 이동하는 전자의 양이 적어진다. 이 때문에, 엣지 터미네이션 영역의 캐소드 전극(29)측으로부터 다이오드 활성 영역의 애노드 전극(20)측으로 흐르는 전자의 양이 적어진다.
도 9를 참조하여, 상기한 온 상태로부터, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 역방향으로 전압이 인가되면, 다이오드는 오프 상태로 변한다. 이때, n- 드리프트층(10)에 축적된 캐리어 중에서, 전자는 캐소드 전극(29)으로부터 배출되고, 홀은 애노드 전극(20)으로부터 배출된다.
그러나 도 6에 비해, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부를 오고 가는 캐리어의 양이 감소한다. 이것은 온 상태에 있어서 엣지 터미네이션 영역의 캐소드 전극(29)측으로부터 다이오드 활성 영역의 애노드 전극(20)측으로 흐르는 전자의 양이 적기 때문이다.
이 때문에, 도 5와 도 6의 반도체장치에 비해, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부에 있어서의 전류밀도의 증가와, 온도상승에 의한 열 파괴를 억제할 수 있다. 즉 다이오드의 리커버리 동작시의 파괴 내량이 향상된다. 또한, 다이오드 활성 영역을 온 상태로부터 오프 상태로 전환하는 리커버리시에, 해당 다이오드가 안전하게 동작하는 안전 동작 영역(SOA: Safety Operating Area)을 확대할 수 있다.
한편, 다이오드 활성 영역의 캐소드에는, 전자를 거의 주입하지 않는 p형 영역(14)이 형성되어 있다. 그러나 p층과 함께, 다수의 전자를 주입하는 것이 가능한 n+ 층(2)이 형성되어 있다. 이 때문에, 온 상태 및 오프 상태에 있어서 다이오드 활성 영역의 n- 드리프트층(10)에 흐르는 전류의 양에는 거의 영향을 미치지 않는다. 이 때문에 다이오드 활성 영역에 있어서는, 통상의 다이오드의 기능을 확보할 수 있다.
또한, 본 실시형태의 다이오드 활성 영역의 캐소드로서, n+ 층(2)과, p형 영역(14)을 구비한다. 이 때문에, 순전압 강하(VF)가 저감되고, 리커버리시의 발진이 억제된다. 이 점에 대해, 이하에서 보다 상세히 설명한다.
도 7을 다시 참조하여, 본 실시형태의 다이오드 구조에서는, 리커버리 현상시에 p형 영역(14)으로부터 홀이 주입됨으로써, 캐소드측의 홀 농도가, 예를 들면 도 5의 비교예의 다이오드 구조의 경우의 캐소드측의 홀 농도에 비해 높아진다.
그 결과, 비교예에 비해 본 실시형태에서는 캐소드측의 전계가 완화되므로, 주인접합인 p형 영역(4)과 n- 드리프트층(10)의 접합부로부터 캐소드측으로의 공핍층의 신장이 억제된다. 이에 따라, 리커버리시의 발진현상이 억제되므로, 다이오드의 SOA 내량이 향상된다.
이와 같이 도 7의 다이오드는 리커버리 현상시에 p형 영역(4)으로부터의 홀 주입에 의해 전계완화(공핍층 신장을 억제한다)를 일으킴으로써 발진을 억제할 수 있기 때문에, n- 드리프트층(10)의 두께 t3을 작게 할 수 있어, 리커버리 손실 EREC과, VF의 트레이드오프 특성이 개선된다. 이것을 이하의 수식을 사용하여 설명한다.
온 상태에서의 n- 드리프트층(10)의 전기 저항 R은 일반적으로,
R∝ t2/(2√D·τ2)) …(1)
으로 표시된다. 여기에서 t는 드리프트층의 두께(=t3), D는 확산계수, τ은 드리프트층 중의 캐리어 라이프타임이다. 즉 t가 커지면, R이 커지고, 그 결과 다이오드의 VF가 증가한다. 그 결과, VF와 EREC의 트레이드오프 특성이 열화하는 방향으로 시프트한다. 즉 t를 작게 함으로써, VF-EREC 트레이드오프 특성을 개선할 수 있다.
다이오드의 리커버리시의 전압 VAK의 피크값인 서지 전압 Vsurge와, VF를 저감하기 위해서는, 다이오드 활성 영역의 면적에 차지하는 p형 영역(14)의 면적의 비율(p형 영역(14)의 면적 WP의, n+ 층(2)과 p형 영역(14)을 합친 영역의 면적 WC에서 차지하는 비율)이 중요한 파라미터가 된다.
주로 도 10∼도 14를 참조하여, VF 및 서지 전압 Vsurge의 각각과, 도 7∼도 9에 있어서의 폭의 비 Wp/WC의 상관(도 10)을 검토하기 위해, 다양한 비 Wp/WC 하에서의 리커버리 특성 파형(전류 IA 및 전압 VAK의 각각의 리커버리시의 시간 변화)과의 시뮬레이션(예를 들면 도 11∼도 14)을 행하였다.
이 결과, 폭 Wp가 폭 WC의 20% 이상인 경우, 즉 n+ 층(2) 및 p형 영역(14)(도 7∼도 9)의 총면적에 대해 p형 영역(14)의 면적이 차지하는 비율이 20% 이상인 경우, 리커버리시의 발진이 억제됨으로써, 정격전압인 3300V 이하까지 서지 전압 Vsurge가 현저하게 억제된다.
또한 폭 Wp이 폭 WC의 95%을 초과하면, VF가 급증함으로써 다이오드의 동작에 지장이 생길 수 있다. 역으로 말하면, 폭 Wp가 폭 WC의 95% 이하, 즉 n+ 층(2) 및 p형 영역(14)의 총면적에 대해 p형 영역(14)의 면적이 차지하는 비율이 95% 이하로 됨으로써, VF가 현저하게 억제된다.
이상에서, 이하의 식 (2)이 충족됨으로써, 리커버리시의 발진을 억제하면서 다이오드의 양호한 동작이 보장된다.
20%≤Wp/WC≤95% …(2)
이와 같이 식 (2)을 만족하고, 또한 두께 t3을 얇게 함으로써, VF가 저감하고, 또한 리커버리시의 발진이 억제된다.
이상에서, 제2실시예의 반도체장치는, 제1실시예의 반도체장치의 효과 이외에, VF의 저감을 할 수 있고, 또한, 리커버리시의 발진을 억제할 수 있다고 하는 효과를 나타낸다.
다음에, 본 실시형태에 관한, 도 7∼도 9의 반도체장치와는 다른 제3실시예에 관한 반도체장치에 대해 설명한다.
도 15를 참조하여, 본 실시형태의 제3실시형태에 따른 반도체장치는, 제2실시예의 반도체장치에 대하여, 캐소드의 구성에 있어서 다르다. 구체적으로는, 엣지 터미네이션 영역에 있어서, p형의 영역인 p형 층(14)(제2도전형의 제2역도전형 영역)과, n형의 영역인 n형 층(3)을 갖고 있다. 즉, 다이오드 활성 영역의 p형 영역(14)(제2도전형의 제1역도전형 영역) 및 n형 층(3)의 각각이, 엣지 터미네이션 영역까지 연장되는 구성으로 되어 있다.
엣지 터미네이션 영역의 p형 층(14) 및 n형 층(3)에 있어서의 불순물 농도와 깊이는, 각각 도 7의 반도체장치의 p형 영역(14)과 n형 층(3)에 있어서의 불순물 농도와 깊이와 같다.
제3실시예의 구성은, 상기 이외는 제2실시예와 거의 동일하다. 이 때문에, 도 15에 있어서 제2실시예와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 본 반도체장치의 작용 효과에 대해서, 상기한 도 5 및 도 6과 비교하면서 설명한다.
도 16을 참조하여, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 순방향으로 고전압이 인가된 온 상태에서는, 상기한 제1 및 제2실시예의 반도체장치와 마찬가지로, 다이오드 활성 영역에 전류가 흐른다.
여기에서 엣지 터미네이션 영역의 제2주면측에는, 예를 들면 n형 층(3)과 n+ 층(2)에 비해 전자의 농도가 낮은 p형 층(14)이, 캐소드 전극(29)과 접속되어 있다. 엣지 터미네이션 영역의 p형 층(14)은, 본 반도체장치의 온 상태에 있어서, 캐소드 전극(29)으로부터 n- 드리프트층(10)에의 전자의 유입을 억제할 목적으로 형성되어 있다. 이 때문에, 엣지 터미네이션 영역의 캐소드 전극(29)측으로부터 다이오드 활성 영역의 애노드 전극(20)측으로 흐르는 전자의 양이 적어진다.
도 17을 참조하여, 상기한 온 상태로부터, 본 반도체장치의 애노드 전극(20)과 캐소드 전극(29) 사이에 역방향으로 고전압이 인가되면, 다이오드는 오프 상태로 변한다. 이때, n- 드리프트층(10)에 축적된 캐리어 중에서, 전자는 캐소드 전극(29)으로부터 배출되고, 홀은 애노드 전극(20)으로부터 배출된다. 그러나 도 9와 마찬가지로, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부를 오고 가는 캐리어의 양이 감소한다.
이 때문에, 본 실시예의 반도체장치에 대해서도, 제2실시예의 반도체장치와 마찬가지로, 엣지 터미네이션 영역과 다이오드 활성 영역의 경계부에 있어서의 전류밀도의 증가와, 온도상승에 의한 열 파괴를 억제할 수 있다. 또한, 다이오드 활성 영역을 온 상태로부터 오프 상태로 전환하는 리커버리시에, 해당 다이오드가 안전하게 동작하는 안전 동작 영역(SOA: Safety Operating Area)을 확대할 수 있다.
또한 본 실시예의 반도체장치의, 다이오드 활성 영역의 캐소드의 구성은, 제2실시예의 반도체장치와 같다. 이 때문에, 다이오드 활성 영역에 있어서는 통상의 다이오드의 기능을 확보할 수 있다.
또한, 본 실시형태의 다이오드 활성 영역의 캐소드로서, n+ 층(2)과, p형 영역(14)을 구비한다. 이 때문에, 제2실시예의 반도체장치와 마찬가지로, 순전압 강하(VF)가 저감되고, 또한, 리커버리시의 발진이 억제된다.
이상에서, 제3실시예의 반도체장치는, 제2실시예의 반도체장치와 동일한 효과를 나타낸다.
더구나 본 실시예에 있어서는, 엣지 터미네이션 영역에 n형 층(3)이 형성되어 있다. 이 때문에 도 17의 리커버리시에, 애노드측으로부터 캐소드측을 향해 공핍층이 넓어져, p형 층(14)에 도달하는 것이 억제된다. 따라서, 공핍층이 p형 층(14)에 도달함으로써, 반도체장치의 내압이 저하하는 것을 억제할 수 있다.
다음에 이상에서 서술한 각 실시예의 반도체장치의 동작을 실증하는 시뮬레이션의 결과에 대해 설명한다.
도 18을 참조하여, 예를 들면, 도 5와 도 6에 나타낸, 종래부터 사용되는 정격 3300V 클래스의 다이오드를 포함하는 회로에 대해 시뮬레이션을 행하였다. 이 회로는, 다이오드 DD와, IGBT(Insulated Gate Bipolar Transistor)인 트랜지스터 TR과, 코일 LM, LAK, LCE와, 저항 RL, RAK, RCE, RG와, 전원 Vcc, VG과, 전류원 ION을 갖는다. 코일 LM은 기생 인덕턴스에 대응하고, 저항 RG는 IGBT의 게이트 저항에 대응하고, 전원 VG은 IGBT의 게이트 전압에 대응한다. 또한 코일 LAK, LCE는, 실측 결과와 시뮬레이션 결과를 맞추기 위한 배선 임피던스에 대응한다. 또한 저항 RL, RAK, RCE는, 실측 결과와 시뮬레이션 결과를 맞추기 위한 배선 관련 저항에 대응한다. 이하에서, 이 시뮬레이션의 결과에 대해 설명한다.
도 19를 참조하여, 종래부터 사용되는 다이오드를 포함하는 회로에 있어서의 리커버리 특성 파형, 즉 리커버리시의 전압 VAK 및 전류밀도 JA의 시간 변화의 시뮬레이션을 행하였다. 도면 중에서, 전압 VAK1 및 전류밀도 JA1은 다이오드 DD(도 18 참조)에 대응하는 것이다.
이때, 해당 시뮬레이션에 있어서는, 다이오드 활성 영역의 폭(예를 들면, 도 2에 있어서의 좌우측 방향의 폭) 및 엣지 터미네이션 영역의 폭의 각각을 2800μm으로 하였다. 또한 리커버리 특성의 평가에 있어서 시뮬레이션 조건은, VCC을 1000V, JA를 96.0A/cm2, 리커버리 발생전의 반도체장치의 내부의 온도를 398K로 하였다.
도 19 중에 점 A로 표시한, 약 5.6×10-6초의 시점에서, 반도체장치의 내부가 770∼800K 정도로 온도 상승함으로써 열 파괴가 발생하는 것을 알 수 있다.
도 20에는, 예를 들면, 도 2, 도 7, 도 15 등의 본 실시형태의 반도체장치 중에서, 다이오드 활성 영역과 엣지 터미네이션 영역의 경계부의 근방에 있어서 p형 영역 4, 5 및 산화막 24만 도시된다. 비교예 및 각 실시예의 반도체장치의, 리커버리시에 있어서의 내부의 전류의 분포를 시뮬레이션하였다. 그 결과, 특히 비교예의 반도체장치의 내부 중에서 도 20의 점 B의 근방(다이오드 활성 영역과 엣지 터미네이션 영역의 경계부의 근방)에 있어서, 전류값과 온도가 최대로 되는 것을 알 수 있었다. 구체적으로는, 도 20의 점 B의 근방에 있어서, 전류밀도가 1.0×105A/cm2 가까이 상승하고, 도 22에 나타낸 것과 같이 점 B에 있어서의 온도는 900K 가까이 상승한다. 이 때문에 점 B의 근방에 있어서 열 파괴가 발생할 가능성이 있다.
한편, 본 실시예의 반도체장치에 있어서는, 상기한 전류밀도와 온도의 상승은 거의 보여지지 않는다. 구체적으로는, 점 B에 있어서의 전류밀도가 1.0×101.575A/cm2∼1.0×102.515A/cm2 정도가 되고, 점 B에 있어서의 온도는 400K 정도가 된다. 또한 반도체 기판(1)의 내부에 있어서는 한층 더 전류밀도가 낮아져, 1.0×100.6288A/cm2∼1.0×10-0.3144A/cm2 정도가 된다. 이때 도 20 및 도 22에 있어서, 해칭이 농후한 영역일수록 전류밀도가 높고, 또한 도 21 및 도 23에 있어서, 해칭이 농후한 영역일수록 온도가 높다.
이하의 도 24∼도 25는, 온 상태시(도 19의 5.0×10-6초의 시점)에 있어서, 도 20의 점 C로부터 깊이 방향(도면의 아래 방향)으로 뻗는 영역에 있어서의 캐리어 농도를 나타낸다. 즉 도 24∼도 25의 횡축의 깊이가 0μm란 점 C를 나타내고, 깊이가 100μm이란 점 C로부터 도 20의 아래 방향으로 100μm 떨어진 개소를 나타낸다.
한편, 도 26∼도 27은, 온 상태시(도 19의 5.0×10-6초의 시점)에 있어서, 도 20의 점 B로부터 깊이 방향(도면의 아래 방향)으로 뻗는 영역에 있어서의 캐리어 농도를 나타낸다. 또한 도 28∼도 29는, 리커버리시(도 19의 점 A의 시점)에 있어서의, 도 20의 점 B로부터 깊이 방향(도면의 아래 방향)으로 뻗는 영역에 있어서의 캐리어 농도를 나타낸다.
도 24∼도 25를 참조하여, 종래 구조(도 5), 제1실시예(도 2), 제2실시예(도 7), 제3실시예(도 15)의 어느쪽의 반도체장치에 있어서도, 다이오드 활성 영역에 있어서의 캐리어 농도의 변화는 거의 없다.
이것으로부터 점 C 및 그것의 바로 아래, 즉 엣지 터미네이션 영역으로부터 떨어진 다이오드 활성 영역에 있어서는, 종래예와 본 실시예의 어느쪽의 반도체장치에 있어서도, 온 상태시에 있어서 캐리어 농도의 변화는 없다. 즉 본 실시예의 반도체장치의 다이오드의 VF는, 종래예의 반도체장치의 다이오드의 VF와 거의 차이가 없다.
도 26∼도 27을 참조하여, 점 B 및 그것의 바로 아래의 어느쪽의 영역에 있어서도, 종래 구조에 비해, 각 실시예의 캐리어 농도가 감소하고 있다. 도 28∼도 29에 대해서도 같은 결과로 되어 있다.
이것으로부터, 온 상태시에 있어서도 리커버리시에 있어서도, 다이오드 활성 영역과 엣지 터미네이션 영역의 경계부의 근방에 있어서는, 본 실시예의 각 구성으로 함으로써, 전류의 집중을 억제할 수 있다는 것을 알 수 있다. 즉, 다이오드 활성 영역과 엣지 터미네이션 영역을 오고 가는 캐리어의 수를 감소함으로써, 전류값을 억제할 수 있다. 그 결과, 해당 경계부의 근방에 있어서의 온도상승에 의한 열 파괴를 억제할 수 있다.
도 30의 횡축은, 예를 들면 도 2의 반도체장치의 엣지 터미네이션 영역의 캐리어 라이프타임 τGR를 나타내고, 도 30의 종축은 해당 반도체장치의 리커버리시의 최고 온도를 나타낸다. 도 30에서, τGR를 짧게 함으로써, 반도체장치의 열 파괴를 억제할 수 있다는 것을 알 수 있다.
도 31을 참조하여, 본 실시예 및 비교예에 관해, 도 19와 같은 리커버리시의 전압 VAK 및 전류밀도 JA의 시간 변화, 및 발진 특성의 시뮬레이션을 행하였다. 이 때의 시뮬레이션 조건은, VCC을 1600V, JA를 9.6A/cm2, 리커버리 발생전의 반도체장치의 내부의 온도를 298K로 하였다. 또한 코일 LM은 2.0μH로 하였다. 본 실시형태의 제2실시예 및 제3실시예에 따르면, JA가 반전하는 리커버리시에 있어서의 VAK 및 JA의 발진이 억제되는 것을 알 수 있다. 종래부터 사용되는 다이오드의 구조에서 발진을 억제하기 위해서는, 두께 t3를 크게 할 필요가 있다. 이 때문에 해당 다이오드의 VF와 EREC의 트레이드오프 특성을 악화시킨다.
도 32를 참조하여, 본 실시형태의 제3실시예의 반도체장치는, 종래 구조의 반도체장치에 비해 전체적으로 VF와 EREC의 값이 감소하고 있다. 이것으로부터, 본 실시형태의 반도체장치는, 종래 구조의 반도체장치에 비해 VF와 EREC의 트레이드오프 특성이 개선되는 것을 알 수 있다.
이상의 도 24∼도 32에서, 본 실시형태에 의한, 반도체장치의 특성의 향상이 실증된다.
(실시형태 2)
본 실시형태의 반도체장치는, 실시형태 1의 반도체장치와 비교하여, 애노드의 구성에 있어서 다르다. 이하, 본 실시형태에 대해 설명한다.
도 33을 참조하여, 본 실시형태의 제1실시예에 따른 반도체장치에 있어서의 다이오드 활성 영역의 애노드측에는, p형 확산층(8)과, n형 확산층(17)과, 트렌치 구조(22)와, p+ 확산층(9)이 형성되어 있다.
n형 확산층(17)은 p형 영역 4, 5와 마찬가지로, n- 드리프트층(10)의 제1주면측에 형성되는 n형의 영역이다. p형 확산층(8)은 n형 확산층(17)의 제1주면측에 형성되는 p형의 영역이다. p형 확산층(8) 및 n형 확산층(17)은, 엣지 터미네이션 영역의 n+ 영역(11)의 하측에도 형성되어 있다. 트렌치 구조(22)는, 반도체 기판(1)의 제1주면으로부터 p형 확산층(8) 및 n형 확산층(17)을 관통하는 트렌치를 갖고 있다. 트렌치 구조(22)는, 그 트렌치의 내벽을 따라 형성된 재료 절연막(22b)과, 그 트렌치 내부를 매립하는 재료 전극(22a)을 갖고 있다.
p형 확산층(8)은, 예를 들면, 표면 농도가 1×1016∼1×1018cm-3이며, 깊이가 1∼4μm이다. n형 확산층(17)에 있어서의 불순물의 피크 농도는, n- 드리프트층(10)의 불순물의 농도 이상이고, 또한 p형 확산층(8)의 불순물 농도의 피크값 이하이다.
여기에서 재료 전극(22a)의 전위는, 트렌치 구조(22)의 바로 위의 애노드 전극(20)의 전위와 같아지도록 하는 것이 바람직하다. 이와 같이 하면, 반도체 기판(1)의 내부에 매립된 재료 전극(22a)을 사용하여, 애노드 전극(20)에 원하는 전압을 인가할 수 있다.
도 33의 반도체장치의 구성은, 상기 이외에는 도 15(실시형태 1의 제3실시예)의 반도체장치와 거의 동일하다. 이 때문에, 도 33에 있어서 도 15와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 본 반도체장치의 작용 효과에 대해 설명한다.
본 실시형태의 반도체장치에 대해서도, 실시형태 1의 각 실시예에 있어서의 반도체장치와 같은 효과를 나타낸다. 그 이외에, 본 실시형태에 있어서는, 의사적인 필드 플레이트 구조로서 기능하는 트렌치 구조(22)가 배치된다. 이 때문에, 다이오드 활성 영역에 역방향의 전압이 인가될 때에, 1대의 트렌치 구조(22)의 사이의 p형 확산층(8)과 n형 확산층(17)의 접합부로부터의 공핍층의 퍼짐이 촉진된다. 이 때문에, 최대 차단 전압 VRRM을 유지할 수 있다.
또한, 예를 들면 종래의 다이오드 및, 실시형태 1의 다이오드는, 캐리어 라이프타임을 파라미터로 함으로써, 리커버리 손실 EREC과 VF의 트레이드오프 특성이 제어된다. 이에 대해 본 실시형태에 따르면, p형 확산층(8)의 농도를 조정함으로써 이 트레이드오프 특성을 제어하여, 이 트레이드오프 특성의 제어가능한 범위를 확대하고, 또한, 캐리어 라이프타임 조정 공정을 폐지함으로써 웨이퍼 프로세스를 간단화할 수 있다.
더구나 n형 확산층(17)에 의해, 온 상태시에 p형 확산층(8)으로부터 주입되는 홀의 양을 제어할 수 있다.
이때, 도 33과 마찬가지로 트렌치 구조(22) 등을 갖는 구성을, 실시형태 1의 제1 및 제2실시예에 조합해도, 같은 효과를 나타낸다.
다음에, 본 실시형태에 관한, 도 33의 반도체장치와는 다른 제2실시예에 따른 반도체장치에 대해 설명한다.
도 34를 참조하여, 본 실시형태의 제2실시예에 따른 반도체장치는, 도 33의 제1실시예의 반도체장치에 대하여, 다이오드 활성 영역의 캐소드의 구성에 있어서 다르다. 구체적으로는, n+ 층(2) 및 p형 층(14) 위의 n층이, n+ 층(2)(제5영역)의 바로 위에 위치하는 n형의 영역인 n'층(15)과, p형 층(14)(제1역도전형 영역)의 바로 위에 위치하는 n형의 영역인 n형 층(3)을 갖는다. n'층(15)은 도 34 중에서 n'으로 표시된다.
n'층(15)과 n형 층(3)은, n형 불순물의 농도가 다르다. 구체적으로는, n형 층(3)에 있어서의 불순물의 피크 농도는, 도 33의 n형 층(3)에 있어서의 불순물의 피크 농도와 같다. 이에 대하여 n'층(15)에 있어서의 불순물의 피크 농도는, n형 층(3)에 있어서의 불순물의 피크 농도보다도 높다. 구체적으로는, n'층(15)의 피크 농도는 1×1017∼1×1018cm-3이다.
도 34의 반도체장치의 구성은, 상기 이외에는 도 33의 반도체장치와 거의 동일하다. 이 때문에, 도 33에 있어서 도 15와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
다음에 본 반도체장치의 작용 효과에 대해 설명한다.
본 실시형태의 반도체장치에 대해서도, 실시형태 1의 각 실시예와, 실시형태 2의 제1실시예에 있어서의 반도체장치와 같은 효과를 나타낸다. 그 이외에, 본 실시형태에 있어서는, n+ 층(2) 상의 n'층(15)의 불순물 농도가, p형 층 14 상의 n형 층(3)의 불순물 농도보다도 높아져 있다. 이와 같이 하면, 다이오드가 온 상태일 때에, n'층(15)과 n형 층(3) 사이에서 역전압이 인가된 것과 동일한 상태로 된다. 이 때문에, 다이오드의 VF를 저감할 수 있다.
이때, 도 34에 나타낸 n'층(15)을 갖는 구성을, 실시형태 1의, 도 7에 나타낸 제2실시예에 조합해도, 실시형태 1의 제3실시예와는 캐소드 구조가 다르기는 하지만, 같은 효과를 나타낸다. 실시형태 1의 제2실시예에 도 34의 구성을 조합한 반도체장치의 예를, 본 실시형태의 제3실시예로서 도 35에 나타낸다.
본 발명의 실시형태 2는, 이상에서 서술한 각 점에 대해서만, 본 발명의 실시형태 1과 다르다. 즉, 본 발명의 실시형태 2에 대해서, 상기하지 않은 구성과 조건, 절차와 효과 등은, 모두 본 발명의 실시형태 1에 따른다.
(실시형태 3)
본 실시형태의 반도체장치는, 실시형태 1 및 2의 반도체장치와 비교하여, 엣지 터미네이션의 구성에 있어서 다르다. 이하, 본 실시형태에 대해 설명한다.
도 36∼도 41을 참조하여, 본 실시형태의 제1∼ 제6실시예에 따른 반도체장치는, 각각 도 15, 도 2, 도 7, 도 33, 도 34 및 도 35의 본 실시형태의 1 및 2의 각 실시예에 따른 반도체장치와, 기본적으로 같은 태양을 구비하고 있다. 단 본 실시형태의 제1∼ 제6실시예에 따른 반도체장치에 있어서 엣지 터미네이션 영역의 애노드측에는, 엣지 터미네이션으로서의 p형 영역(5)이, 반도체 기판(1)의 제1주면에 관해 복수, 서로 간격을 두어 형성되어 있다. 이와 같이 서로 간격을 두어 복수 배치된 엣지 터미네이션(가드링)이 형성된 영역을, multiple floating limiting ring region으로 부른다.
도 36∼도 41에 있어서는, p형 영역(5)은 3개씩 형성되어 있다. 그러나 p형 영역(5)이 형성되는 수는, 해당 반도체장치가 유지하는 내압에 따라 변화하는 임의의 수로 할 수 있다. 또한 각 p형 영역(5)에 있어서 p형 불순물의 표면 농도와, 각 p형 영역(5)의 반도체 기판(1)의 제1주면으로부터의 깊이에 대해서도, 해당 반도체장치의 내압에 따라 변화한다. 즉 p형 영역(5)에 있어서의 p형 불순물의 표면 농도와 깊이는, p형 영역(4)에 있어서의 그것들과 같아도 되고 달라도 된다. 단 p형 영역(5)에 있어서 p형의 불순물 농도(표면 농도)는 1×1016∼1×1019cm-3의 범위 내로 하고, p형 영역(5)의 깊이는 2.0∼9.0nm의 범위 내의 깊이로 하는 것이 바람직하다.
도 36∼도 41에 있어서 각 p형 영역(5)의, 제1주면을 따른 방향에 관한 폭과, 인접하는 p형 영역(5)의, 제1주면을 따른 방향에 관한 간격에 대해서도, 각 반도체장치가 유지하는 내압이나 각 p형 영역(5)의 수, 각 p형 영역(5)의 불순물 농도나 깊이에 따라 개별적으로 최적의 값을 갖는다. 따라서 해당 반도체장치의 내압 등의 조건대로, 본 실시형태에 있어서 p형 영역(5)의 폭을, 예를 들면, 실시형태 1의 p형 영역(5)과 거의 동일한 폭으로 해도 된다.
도 36∼도 41의 반도체장치의 구성은, 상기 이외는 각각 도 15, 도 2, 도 7, 도 33, 도 34 및 도 35(각각 실시형태 1의 제3, 제1, 제2실시예, 실시형태 2의 제1, 제2, 제3실시예)의 반도체장치와 거의 동일하다. 이 때문에, 도 36∼도 41에 있어서 도 15, 도 2, 도 7, 도 33, 도 34 및 도 35와 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
가드링으로서의 p형 영역(5)은, 본 실시형태에 나타낸 것과 같이 multiple floating limiting ring region으로서 복수(예를 들면, 3개) 배치되는 구성을 갖고 있어도 된다. 이 경우에 있어서도, 실시형태 1 및 2에 나타낸 각 반도체장치와 마찬가지로, 다이오드 활성 영역에 있어서 순방향 전류를 저하하지 않고, 리커버리시에 있어서의 파괴 내압 향상 및 리커버리시의 발진을 억제하는 효과를 얻을 수 있다. 또한 본 실시형태에 있어서도, 실시형태 1 및 2에 나타낸 각 반도체장치와 마찬가지로, 리커버리시의 SOA를 확대하는 효과를 얻을 수도 있다.
본 발명의 실시형태 3은, 이상에서 서술한 각 점에 대해서만, 본 발명의 실시형태 1 및 2와 다르다. 즉, 본 발명의 실시형태 3에 대해서, 상기하지 않은 구성과 조건, 절차와 효과 등은, 모두 본 발명의 실시형태 1 및 2에 따른다.
(실시형태 4)
본 실시형태의 반도체장치는, 실시형태 3의 반도체장치와 비교하여, 엣지 터미네이션의 구성에 있어서 다르다. 이하, 본 실시형태에 대해 설명한다.
도 42∼도 47을 참조하여, 본 실시형태의 제1∼ 제6실시예에 따른 반도체장치는, 각각 도 36∼도 41의 본 실시형태 3의 각 실시예에 따른 반도체장치와, 기본적으로 같은 태양을 구비하고 있다. 단 본 실시형태의 제1∼제6실시예에 따른 반도체장치에 있어서 엣지 터미네이션 영역의 애노드측에는, 가드링으로서의 p형 영역 30이, 반도체 기판(1)의 제1주면 상의 넓은 범위에 걸쳐 형성되어 있다. p형 영역 30은 그것의 일부가 다이오드 활성 영역에 들어가고, p형 영역 4와 서로 접촉하도록 형성되어 있다. 더욱 구체적으로는, p형 영역 30은 p형 영역 4보다도 제1주면에 대해 보다 깊은 영역에 돌아들어가, p형 영역 4의 밑면과 서로 접촉하도록 형성되어 있다. 따라서 p형 영역 30은 p형 영역 4보다 깊게 형성되는 것이 바람직하다.
p형 영역 30에 있어서 p형 불순물 농도(표면 농도)는, 1×10155cm-3 이상 1×1017cm-3 이하이며 또한, p형 영역 4에 있어서의 p형 불순물의 농도(표면 농도)보다도 낮은 것이 바람직하다. 본 실시형태에 있어서의 엣지 터미네이션으로서의 p형 영역 30은 소위 리서프 영역(resurf region)으로서 형성된다.
도 42∼도 47에 있어서의 p형 영역 30의, 제1주면을 따른 방향에 관한 폭(제1주면의 면적에 대해 p형 영역 30이 형성되는 영역의 비율)은, 각 반도체장치가 유지하는 내압에 따라 개별적으로 최적의 값을 갖는다. 따라서 해당 반도체장치의 내압 등의 조건대로, 본 실시형태에 있어서의 p형 영역(5)의 폭을, 예를 들면, 도 42∼도 47에 있어서의 산화막 24의 평면에서 볼 때의 폭과 거의 동일하게 해도 된다.
도 42∼도 47의 반도체장치의 구성은, 상기 이외는 도 36∼도 41에 나타낸 실시형태 3의 반도체장치와 거의 동일하다. 이 때문에, 본 실시형태에 있어서 실시형태 1∼3과 동일한 요소에 대해서는 동일한 부호를 붙이고, 그 설명을 반복하지 않는다.
본 실시형태에 있어서도, 실시형태 3과 마찬가지로, 다이오드 활성 영역에 있어서 순방향 전류를 저하하지 않고, 리커버리시에 있어서의 파괴 내압 향상 및 리커버리시의 발진을 억제하는 효과를 얻을 수 있다. 또한 본 실시형태에 있어서는, 소위 리서프 영역으로서의 p형 영역 30과 n- 드리프트층(10)의 접합 부분부터, p형 영역 30과 n- 드리프트층(10)의 내부를 향해 공핍층이 연장된다. 이 공핍층이 도면의 종방향으로 연장되어, p형 영역 30이 거의 완전하게 공핍화되면, p형 영역 30의 표면에 있어서 전계(표면 전계)가 완화된다. 이 표면 전계의 완화에 의해, 본 실시형태에 있어서는, 리커버리시의 p형 영역 30의 근방에 있어서의 발진을 한층 더 확실하게 억제 할 수 있다. 또한 본 실시형태에 있어서도, 실시형태 1 및 2에 나타낸 각 반도체장치와 마찬가지로, 리커버리시의 SOA를 확대하는 효과를 얻을 수도 있다.
본 발명의 실시형태 4는, 이상에서 서술한 각 점에 대해서만, 본 발명의 실시형태 3과 다르다. 즉, 본 발명의 실시형태 4에 대해, 상기하지 않은 구성과 조건, 순서와 효과 등은, 모두 본 발명의 실시형태 1∼3에 따른다.
본 실시형태가 있어서, 반도체 기판(1)은 실리콘의 단결정으로 이루어진 것으로 하고 있다. 그러나 반도체 기판(1)으로서, 예를 들면 SiC, GaN, GaAs, 사파이어 등의 다른 반도체 재료를 사용한 경우에 있어서도, 상기 본 실시형태와 동일한 효과를 나타낸다.
본 발명을 상세하게 설명하고 나타내 왔지만, 이것은 단지 예시를 위한 것으로서, 본 발명을 한정하는 것으로 해석되어서는 안되고, 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 명확하게 이해될 것이다.
1: 반도체 기판
2: n+ 층
3: n형 층
4: p형 영역
5: p형 영역
8: p형 확산층
9: p+ 확산층
10: n- 드리프트층
11: n+ 영역
14: 역도전형 영역
22: 트렌치 구조

Claims (11)

  1. 서로 대향하는 제1주면 및 제2주면을 갖고, 또한 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는 반도체 기판과,
    상기 다이오드 활성 영역에 있어서 상기 반도체 기판 내부에 형성된 제1도전형의 제1영역과,
    상기 다이오드 활성 영역에 있어서 상기 제1영역과 함께 다이오드를 구성하도록 상기 반도체 기판의 상기 제1주면에 형성된 제2도전형의 제2영역과,
    상기 엣지 터미네이션 영역에 있어서 상기 반도체 기판 내부에 형성된 제1도전형의 제3영역과,
    상기 엣지 터미네이션 영역에 있어서 상기 반도체 기판의 상기 제1주면에 형성된 엣지 터미네이션으로 되는 제2도전형의 제4영역을 구비하고,
    상기 제1영역과 상기 제3영역은, 상기 제4영역과 pn 접합을 구성하는 제1도전형의 드리프트 영역을 공유하고 있고,
    상기 제1영역은 상기 드리프트 영역보다도 제1도전형 불순물의 농도가 높은 제1도전형의 제5영역을 갖고 있고,
    상기 엣지 터미네이션 영역에서는 상기 제2주면에 상기 드리프트 영역이 형성되어 있고, 상기 다이오드 활성 영역에서는 상기 제2주면에 상기 제5영역이 형성되어 있으며,
    상기 다이오드 활성 영역의 상기 제2주면에 있어서 상기 제5영역과 인접하도록 형성된 제2도전형의 역도전형 영역을 더 구비하고,
    상기 제1영역은, 상기 제5영역 및 상기 역도전형 영역과 상기 드리프트 영역 사이에 위치하고, 또한 상기 제5영역보다 제1도전형 불순물의 농도가 낮고, 상기 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제6영역을 갖고 있으며,
    상기 제5영역과 상기 역도전형 영역은 평면에서 볼 때 인접하도록 교대로 배치되어 있고,
    상기 제5영역은 다이오드 활성 영역에만 형성되어 있는 반도체장치.
  2. 제 1항에 있어서,
    상기 제5영역의 바로 위에 위치하는 상기 제6영역의 영역과 상기 역도전형 영역의 바로 위에 위치하는 상기 제6영역의 영역은 다른 제1도전형 불순물의 농도를 갖고 있는 반도체장치.
  3. 제 1항에 있어서,
    상기 제2주면에 있어서 상기 다이오드 활성 영역의 총면적에 대해 상기 역도전형 영역의 면적이 차지하는 비율은 20% 이상 95% 이하인 반도체장치.
  4. 제 1항에 있어서,
    상기 제1영역과 상기 제3영역은, 상기 제2주면에 위치하고,
    상기 제3영역은 상기 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제5영역을 공유하고 있으며,
    상기 제3영역에 있어서 상기 드리프트 영역의 캐리어 라이프타임이, 상기 제1영역에 있어서 상기 드리프트 영역의 캐리어 라이프타임보다도 짧아지도록, 상기 제3영역의 상기 드리프트 영역 중의 단위체적당의 결정 결함의 수가, 상기 제1영역의 상기 드리프트 영역 중의 단위체적당의 결정 결함의 수보다 많은 반도체장치.
  5. 제 4항에 있어서,
    상기 엣지 터미네이션 영역에 있어서 상기 캐리어 라이프타임의 평균값은 1.0μsec 이하인 반도체장치.
  6. 제 4항에 있어서,
    상기 제1영역과 상기 제3영역은, 상기 드리프트 영역과 상기 제5영역 사이에 위치하고, 또한 상기 제5영역보다 제1도전형 불순물의 농도가 낮고, 상기 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제6영역을 공유하고 있는 반도체장치.
  7. 제 4항에 있어서,
    상기 제4영역은, 상기 제1주면에 있어서 서로 간격을 두어 형성된 복수의 제2도전형 영역을 갖고 있는 반도체장치.
  8. 제 4항에 있어서,
    상기 제4영역은, 상기 제2영역과 접촉하도록 형성되어 있는 반도체장치.
  9. 제 8항에 있어서,
    상기 제4영역에 있어서 제2도전형 불순물의 농도는, 상기 제2영역에 있어서 제2도전형 불순물의 농도보다도 낮은 반도체장치.
  10. 서로 대향하는 제1주면 및 제2주면을 갖고, 또한 서로 인접하는 다이오드 활성 영역과 엣지 터미네이션 영역을 갖는 반도체 기판과,
    상기 다이오드 활성 영역에 있어서 상기 반도체 기판 내부에 형성된 제1도전형의 제1영역과,
    상기 다이오드 활성 영역에 있어서 상기 제1영역과 함께 다이오드를 구성 하도록 상기 반도체 기판의 상기 제1주면에 형성된 제2도전형의 제2영역과,
    상기 엣지 터미네이션 영역에 있어서 상기 반도체 기판 내부에 형성된 제1도전형의 제3영역과,
    상기 엣지 터미네이션 영역에 있어서 상기 반도체 기판의 상기 제1주면에 형성된 엣지 터미네이션으로 되는 제2도전형의 제4영역을 구비하고,
    상기 제1영역과 상기 제3영역은, 상기 제4영역과 pn 접합을 구성하는 제1도전형의 드리프트 영역을 공유하고 있으며,
    상기 제1영역은 상기 드리프트 영역보다도 제1도전형 불순물의 농도가 높은 제5영역을 갖고 있고,
    또한 상기 다이오드 활성 영역의 상기 제2주면에 있어서 상기 제5영역과 인접하도록 형성된 제2도전형의 제1역도전형 영역과,
    상기 엣지 터미네이션 영역의 상기 제2주면에 형성된 제2도전형의 제2역도전형 영역을 구비하고,
    상기 제1영역과 상기 제3영역은, 상기 제5영역보다 제1도전형 불순물의 농도가 낮고, 또한 상기 드리프트 영역보다 제1도전형 불순물의 농도가 높은 제1도전형의 제6영역을 공유하고 있으며,
    상기 제6영역은, 상기 다이오드 활성 영역에 있어서는 상기 제5영역 및 상기 제1역도전형 영역과 상기 드리프트 영역의 사이에 위치하고, 또한 상기 엣지 터미네이션 영역에 있어서는 상기 제2역도전형 영역과 상기 드리프트 영역의 사이에 위치하고 있는, 반도체 장치.
  11. 제 10항에 있어서,
    상기 제2주면에 있어서의 상기 다이오드 활성 영역의 총면적에 대해서 상기 제1역도전형 영역의 면적이 차지하는 비율은 20%이상 95% 이하인 반도체장치.
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
CN104205334B (zh) 2012-03-05 2017-09-01 三菱电机株式会社 半导体装置
CN104221156B (zh) 2012-04-13 2017-03-01 三菱电机株式会社 二极管
CN104685613B (zh) 2012-10-02 2017-08-04 三菱电机株式会社 半导体装置、半导体装置的制造方法
WO2014156849A1 (ja) * 2013-03-25 2014-10-02 富士電機株式会社 半導体装置
US9257511B2 (en) * 2013-03-26 2016-02-09 Infineon Technologies Ag Silicon carbide device and a method for forming a silicon carbide device
JP6108451B2 (ja) * 2013-04-05 2017-04-05 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
CN103208531B (zh) * 2013-04-07 2015-07-15 株洲南车时代电气股份有限公司 一种快恢复二极管frd芯片及其制作方法
US9455355B2 (en) * 2013-07-08 2016-09-27 Mitsubishi Electric Corporation Semiconductor device
TWI614898B (zh) * 2013-12-06 2018-02-11 達爾國際股份有限公司 終止區結構及其製造方法
DE112014006289B4 (de) 2014-01-29 2020-12-24 Mitsubishi Electric Corporation Leistungshalbleitervorrichtung
US9941269B2 (en) * 2014-01-29 2018-04-10 Mitsubishi Electric Corporation Power semiconductor device including well extension region and field-limiting rings
JP6190740B2 (ja) * 2014-03-11 2017-08-30 新電元工業株式会社 半導体装置及び半導体装置の製造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
DE102014212455A1 (de) * 2014-06-27 2015-12-31 Robert Bosch Gmbh Diode mit einem plattenförmigen Halbleiterelement
JP2016029685A (ja) * 2014-07-25 2016-03-03 株式会社東芝 半導体装置
JP2016100455A (ja) * 2014-11-21 2016-05-30 三菱電機株式会社 半導体装置及びその製造方法
KR101970087B1 (ko) 2015-01-27 2019-04-17 미쓰비시덴키 가부시키가이샤 반도체 장치
CN107251234B (zh) * 2015-02-09 2020-10-09 三菱电机株式会社 半导体装置
US9576791B2 (en) * 2015-06-01 2017-02-21 GM Global Technology Operations LLC Semiconductor devices including semiconductor structures and methods of fabricating the same
JP6611532B2 (ja) * 2015-09-17 2019-11-27 ローム株式会社 半導体装置および半導体装置の製造方法
CN108431962B (zh) 2015-12-28 2021-05-18 三菱电机株式会社 半导体装置、半导体装置的制造方法
JP6846119B2 (ja) * 2016-05-02 2021-03-24 株式会社 日立パワーデバイス ダイオード、およびそれを用いた電力変換装置
JP6820738B2 (ja) 2016-12-27 2021-01-27 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP6854654B2 (ja) 2017-01-26 2021-04-07 ローム株式会社 半導体装置
JP6815285B2 (ja) 2017-06-26 2021-01-20 株式会社東芝 半導体装置
US10361276B1 (en) * 2018-03-17 2019-07-23 Littelfuse, Inc. Embedded field plate field effect transistor
JP6558462B2 (ja) * 2018-03-22 2019-08-14 三菱電機株式会社 半導体装置
JP7052476B2 (ja) * 2018-03-27 2022-04-12 三菱電機株式会社 半導体装置
JP7030637B2 (ja) * 2018-07-23 2022-03-07 三菱電機株式会社 半導体装置の製造方法
JP6964566B2 (ja) 2018-08-17 2021-11-10 三菱電機株式会社 半導体装置およびその製造方法
JP7233256B2 (ja) * 2019-03-12 2023-03-06 三菱電機株式会社 半導体装置及び半導体装置の製造方法
JP2022073497A (ja) 2020-11-02 2022-05-17 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE102021000610A1 (de) * 2021-02-08 2022-08-11 3-5 Power Electronics GmbH Stapelförmige III-V-Halbleiterdiode
CN113451137A (zh) * 2021-06-29 2021-09-28 深圳铨力半导体有限公司 晶体管制造方法、设备、计算机可读存储介质与程序产品
DE102022124385A1 (de) 2022-09-22 2024-03-28 Infineon Technologies Ag Feldeffekttransistor mit randabschlussbereich

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060087413A (ko) * 2005-01-28 2006-08-02 미쓰비시덴키 가부시키가이샤 반도체 장치
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
US20090289276A1 (en) * 2008-05-23 2009-11-26 Mitsubishi Electric Corporation Semiconductor device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3321185B2 (ja) * 1990-09-28 2002-09-03 株式会社東芝 高耐圧半導体装置
JPH05152574A (ja) * 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JPH0936388A (ja) * 1995-07-20 1997-02-07 Mitsubishi Electric Corp 半導体装置
JP3444081B2 (ja) * 1996-02-28 2003-09-08 株式会社日立製作所 ダイオード及び電力変換装置
JP2005057235A (ja) 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
US7259440B2 (en) * 2004-03-30 2007-08-21 Ixys Corporation Fast switching diode with low leakage current
DE102005053487B4 (de) 2005-11-09 2011-06-09 Infineon Technologies Ag Leistungs-IGBT mit erhöhter Robustheit
DE102006025958B3 (de) 2006-06-02 2007-10-11 Infineon Technologies Ag Sanft schaltendes Halbleiterbauelement mit hoher Robustheit und geringen Schaltverlusten
JP4857948B2 (ja) * 2006-06-26 2012-01-18 株式会社デンソー 半導体装置の製造方法
JP2008091705A (ja) * 2006-10-03 2008-04-17 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5003598B2 (ja) * 2008-06-05 2012-08-15 富士電機株式会社 半導体装置
JP5381420B2 (ja) * 2008-07-22 2014-01-08 富士電機株式会社 半導体装置
JP2010283132A (ja) 2009-06-04 2010-12-16 Mitsubishi Electric Corp 半導体装置
CN102422416B (zh) 2009-09-07 2014-05-14 丰田自动车株式会社 具备具有二极管区和igbt区的半导体基板的半导体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060087413A (ko) * 2005-01-28 2006-08-02 미쓰비시덴키 가부시키가이샤 반도체 장치
JP2009267394A (ja) * 2008-04-01 2009-11-12 Denso Corp 半導体装置
US20090289276A1 (en) * 2008-05-23 2009-11-26 Mitsubishi Electric Corporation Semiconductor device

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