DE102011089452A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält: eine N-Driftschicht (1); eine P-Anodenschicht (2) auf der N-Driftschicht (1); einen Graben (3), der die P-Anodenschicht (2) durchdringt; eine leitende Substanz (5), die über eine Isolierlage (4) in den Graben (3) eingebettet ist; und eine N-Pufferschicht (6) zwischen der N-Driftschicht (1) und der P-Anodenschicht (2), die eine höhere Störstellenkonzentration als die N-Driftschicht (1) aufweist.

Description

  • Die Erfindung betrifft das Gebiet der Dioden, d. h. Halbleitervorrichtungen, aus denen ein Leistungsmodul mit hoher Spannungsfestigkeit von 600 V oder höher aufgebaut ist, und insbesondere eine Halbleitervorrichtung, mit der die Oszillationsfestigkeit oder der Erholungswiderstand verbessert werden kann und eine Snap-Off-Erscheinung unterdrückt werden kann, und ein Verfahren zu ihrer Herstellung.
  • 30 ist ein Diagramm einer Beziehung zwischen einer Durchlassspannung VF und einem Erholungsverlust Erec einer Diode. Zwischen beiden besteht eine Abwägungsbeziehung. Je nach angewendetem Produkt werden beliebige Punkte auf der Abwägungskurve verwendet. Um eine Diode mit Eigenschaften bei beliebigen Punkten auf der Abwägungskurve zu erhalten, wird die Ladungsträgerlebensdauer durch Steuern der Störstellenkonzentration einer P-Anodenschicht oder durch Elektronenstrahlbestrahlung gesteuert.
  • Wenn an eine Diode eine Sperrspannung angelegt wird, verläuft eine Sperrschicht in Richtung beider Seiten der Anode und der Katode. Wenn die Störstellenkonzentration der P-Anodenschicht verringert wird, verbreitert sich die Sperrschicht wahrscheinlich in Richtung der Anodenseite, wenn eine hohe Spannung daran angelegt wird, was einen Durchgriff des elektrischen Felds auf der Anodenseite veranlasst, der zu einem Problem führt, dass die Spannungsfestigkeit abfällt. Allerdings ermöglicht das Verringern der Störstellenkonzentration der P-Anodenschicht, einen Sperrverzögerungsstrom Irr während der Erholungsoperation zu verringern und dadurch den Erholungsverlust zu verringern. Somit wird die Störstellenkonzentration der P-Anodenschicht herkömmlich innerhalb eines Bereichs verringert, in dem die Spannungsfestigkeit aufrechterhalten und die Ladungsträgerlebensdauer gesteuert werden kann, um beliebige Eigenschaften der Abwägungskurve zu erhalten. Darüber hinaus ist zur Verwirklichung eines niedrigen Leckstroms und niedrigen Irr bisher eine Diode mit einem auf der Anodenseite ausgebildeten Graben vorgeschlagen worden (siehe z. B. JP11-977715 ).
  • Da die VF-Erec-Abwägungskennlinie im Stand der Technik über die Ladungsträgerlebensdauer-Steuertechnik gesteuert wird, ändert sich ein Koppelpunkt drastisch, was zu einem Problem führt, dass es schwierig ist, eine Steuerung während des Parallelbetriebs auszuführen. Obwohl es erwünscht ist, die Störstellenkonzentration der P-Anodenschicht zu senken, um Irr zu verringern, besteht darüber hinaus ein Problem, dass die Konzentration unter dem Gesichtspunkt der Aufrechterhaltung der Spannungsfestigkeit nicht verringert werden kann.
  • Wenn die Erholungsoperation unter schwierigen Bedingungen (hohe Versorgungsspannung Vcc, niedrige Stromdichte Jc und hoher erdfreie Induktivität Ls) ausgeführt wird, ändert sich die Ladungsträgerdichte in der Nähe der Katode drastisch, wenn der Sperrverzögerungsstrom bei Abschluss des Betriebs auf 0 fällt. Wenn eine Änderungsrate der Stromdichte djr/dt dadurch zunimmt, tritt eine Snap-Off-Erscheinung auf, bei der die Anoden-Katoden-Spannung über eine Versorgungsspannung springt. Wenn eine Snap-Off-Spannung Vsnap-off zu dieser Zeit eine Spannungsfestigkeit der Diode übersteigt, besteht ein Problem, dass dies zur Zerstörung der Vorrichtung führt. Somit muss die Snap-Off-Erscheinung gesteuert werden.
  • Darüber hinaus enthalten Beispiele für die Zerstörung wegen der Erholungsoperation die Spannungszerstörung und die thermische Zerstörung. In einem Modell für die thermische Zerstörung konzentrieren sich Restladungsträger in dem Abschlussgebiet während der Erholungsoperation auf den Anodenabschlussabschnitt, was veranlasst, dass die Temperatur am Ort der Konzentration steigt und zur thermischen Zerstörung führt. Somit besitzt die Struktur, in der sich Ladungsträger in dem Anodenabschlussabschnitt konzentrieren, ein Problem, dass der Erholungswiderstand klein ist.
  • Angesichts der oben beschriebenen Probleme besteht eine erste Aufgabe der Erfindung in der Schaffung einer Halbleitervorrichtung, die die Durchlassspannung durch die Störstellenkonzentration der P-Anodenschicht steuern kann und die die Durchlassspannungs-Erholungsverlust-Abwägungskennlinie steuern kann, während die Spannungsfestigkeit unabhängig von der Störstellenkonzentration der P-Anodenschicht aufrechterhalten werden kann, ohne die Ladungsträgerlebensdauer zu steuern, die die Snap-Off-Erscheinung unterdrücken kann und die den Erholungswiderstand verbessern kann, und eines Verfahrens zu deren Herstellung.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 5 bzw. durch ein Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 4. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
  • In Übereinstimmung mit einem ersten Aspekt der Erfindung enthält eine Halbleitervorrichtung: eine N-Driftschicht; eine P-Anodenschicht auf der N-Driftschicht; einen Graben, der die P-Anodenschicht durchdringt; eine leitende Substanz, die über eine Isolierlage in den Graben eingebettet ist; und eine N-Pufferschicht zwischen der N-Driftschicht und der P-Anodenschicht, die eine höhere Störstellenkonzentration als die N-Driftschicht aufweist.
  • In Übereinstimmung mit einem zweiten Aspekt der Erfindung enthält eine Halbleitervorrichtung: eine N-Driftschicht; eine P-Anodenschicht auf einem Teil der N-Driftschicht; eine Anodenelektrode, die mit der P-Anodenschicht verbunden ist; und eine Isolierlage zwischen einem äußeren Ende der P-Anodenschicht und der Anodenelektrode, wobei eine Länge zwischen dem äußeren Ende der P-Anodenschicht und einem inneren Ende der Isolierlage wenigstens 100 μm beträgt.
  • Der erste Aspekt der Erfindung ermöglicht es, eine Durchlassspannung durch die Störstellenkonzentration der P-Anodenschicht zu steuern und die Durchlassspannungs-Erholungsverlust-Abwägungskennlinie zu steuern, während die Spannungsfestigkeit unabhängig von der Störstellenkonzentration der P-Anodenschicht aufrechterhalten wird, ohne die Ladungsträgerlebensdauer zu steuern, und die Snap-Off-Erscheinung zu unterdrücken.
  • Der zweite Aspekt der Erfindung ermöglicht es, den Erholungswiderstand zu verbessern.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;
  • 2, 3 Querschnittsansichten des Verfahrens zur Herstellung der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung;
  • 4 ein Diagramm der Verteilung der elektrischen Feldstärke in dem Anodenabschnitt, wenn ein Graben vorhanden ist oder nicht vorhanden ist;
  • 5 ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der P-Anodenschicht, der Durchlassspannung VF und der Spannungsfestigkeit BVrrm;
  • 6 eine Querschnittsansicht einer herkömmlichen Halbleitervorrichtung;
  • 7 ein Diagramm von Differenzen der VF-Erec-Abwägungskennlinie unter Verwendung der jeweiligen Abwägungssteuerverfahren des Standes der Technik und der Erfindung;
  • 8 ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht und der Spannungsfestigkeit BVrrm, wenn ein Graben vorhanden ist oder nicht vorhanden ist;
  • 9 ein Diagramm einer Beziehung zwischen einer Durchlassspannung VF und Koppelpunkten;
  • 10 ein Diagramm einer Beziehung zwischen der Tiefe des Grabens und der Spannungsfestigkeit BVrrm;
  • 11 ein Diagramm einer Beziehung zwischen der Anodenbreite, der Grabenbreite und der Snap-Off-Spannung Vsnap-off;
  • 12 ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht 6 und der Durchlassspannung VF;
  • 13 ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht 6 und der Snap-Off-Spannung Vsnap-off;
  • 14 ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der P-Anodenschicht und der Durchlassspannung, wenn die P+-Kontaktschicht 8 vorhanden ist oder nicht vorhanden ist;
  • 15 ein Diagramm der Schaltung, die für die Simulationen in 11 und 13 verwendet wird, und der Parameter der Schaltung;
  • 16 eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung;
  • 17 eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit einem Vergleichsbeispiel 1;
  • 18, 19 Querschnittsansichten des Verfahrens zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 2;
  • 20 ein Diagramm einer Leckstromdichte Jrrm der unter Verwendung der Herstellungsverfahren in Übereinstimmung mit der ersten Ausführungsform der Erfindung und mit dem Vergleichsbeispiel 2 hergestellten Diode;
  • 21 ein Diagramm einer Beziehung zwischen der Implantationsdosis der P-Katodenschicht und der Snap-Off-Spannung Vsnap-off;
  • 22 ein Diagramm einer Beziehung zwischen der Implantationsdosis der P-Katodenschicht und der Sperrzeit trr während der Erholungsoperation;
  • 23 eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung;
  • 24 eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung;
  • 25 eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung;
  • 26 ein Diagramm von Ergebnissen der Simulation einer Beziehung zwischen einer Länge Labr und einer maximalen Temperatur im Chip;
  • 27 ein Diagramm der für die Simulation in 26 verwendeten Schaltung und der Parameter der Schaltung;
  • 28 ein Diagramm eines Erholungs-SOA (eines Erholungs-Sicherheitsbetriebsbereichs) der Diode;
  • 29 eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der zweiten Ausführungsform der Erfindung;
  • 30 das bereits erwähnte Diagramm einer Beziehung zwischen einer Durchlassspannung VF und einem Erholungsverlust Erec einer Diode.
  • Eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung in Übereinstimmung mit den Ausführungsformen der Erfindung werden anhand der Zeichnung beschrieben. Dieselben Komponenten sind mit denselben Symbolen bezeichnet und ihre wiederholte Beschreibung kann weggelassen sein.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung. Auf einer N–-Driftschicht 1 ist eine P-Anodenschicht 2 vorgesehen. Ein Graben 3 ist in der Weise vorgesehen, dass er die P-Anodenschicht durchdringt. In den Graben 3 ist über eine Isolierlage 4 eine leitende Substanz 5 eingebettet.
  • Darüber hinaus ist zwischen der N–-Driftschicht 1 und der P-Anodenschicht 2 eine N-Pufferschicht 6 vorgesehen, um einen Sperrverzögerungsstrom Irr während der Erholungsoperation durch Unterdrücken der Lochinjektion in einem Durchlasszustand zu verringern. Die N-Pufferschicht 6 weist eine Störstellenkonzentration auf, die niedriger als die der P-Anodenschicht 2 und höher als die der N Driftschicht 1 ist.
  • Die leitende Substanz 5 in dem Graben 3 ist mit einer Anodenelektrode 7 verbunden und weist dasselbe Potential wie diese Anodenelektrode 7 auf. Wenn eine Sperrspannung angelegt wird, veranlasst dies, dass der Graben 3 das GND-Potential annimmt, so dass eine Zunahme des elektrischen Felds in dem PN-Übergang zwischen der P-Anodenschicht 2 und der N-Pufferschicht 6 über einen Feldplatteneffekt unterdrückt werden kann.
  • Darüber hinaus ist zwischen der P-Anodenschicht 2 und der Anodenelektrode 7 eine P+-Kontaktschicht 8 mit einer höheren Konzentration (≥ 1·1019 cm–3) als der der P-Anodenschicht 2 vorgesehen, um den ohmschen Kontakt mit der Anodenelektrode 7 zu sichern.
  • Auf der Unterseite der N–-Driftschicht 1 sind eine N+-Katodenschicht 9 und eine P-Katodenschicht 10 vorgesehen. Die P-Katodenschicht 10 ist so ausgelegt, dass sie näherungsweise eine Konzentration aufweist, die die gewünschten elektrischen Eigenschaften aufweist. Darüber hinaus sind die N-Schichten 11 und 12 direkt über der N+-Katodenschicht 9 bzw. über der P-Katodenschicht 10 ausgebildet. Die N-Schichten 11 und 12 können die Ladungsträgerinjektion erleichtern, wenn eine Durchlassspannung angelegt wird, können einen Durchgriff verhindern, wenn eine Sperrspannung angelegt wird, und können die Lochinjektion während der Erholungsoperation steuern. Die Störstellenkonzentrationen der jeweiligen Schichten sind eingestellt auf: N-Schicht 12 ≤ N-Schicht 11 < P-Katodenschicht 10 < N+-Katodenschicht 9.
  • Nachfolgend wird ein Verfahren zur Herstellung der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung beschrieben. 2 und 3 sind Querschnittansichten des Verfahrens zur Herstellung der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung. Zunächst wird auf der oberen Oberfläche der N–-Driftschicht 1 die P-Anodenschicht 2 oder dergleichen ausgebildet. Nachfolgend wird in einem ersten Gebiet der Unterseite der N–-Driftschicht 1 unter Verwendung einer Maske 13 wie in 2 gezeigt selektiv die N+-Katodenschicht 9 ausgebildet. Nachfolgend wird wie in 3 gezeigt in einem zweiten Gebiet der Unterseite der N–-Driftschicht 1, das von dem ersten Gebiet verschieden ist, unter Verwendung einer Maske 14 selektiv die P-Katodenschicht 10 ausgebildet.
  • 4 ist ein Diagramm einer Verteilung der elektrischen Feldstärke in dem Anodenabschnitt, wenn ein Graben vorhanden ist oder nicht vorhanden ist. Wenn der Graben 3 vorhanden ist, wird das elektrische Feld des PN-Übergangs durch die Feldplattenwirkung des Grabens 3 in Richtung der Seite der N–-Driftschicht 1 erweitert. Dies ermöglicht es, Zunahmen der elektrischen Feldstärke des PN-Übergangs zu unterdrücken.
  • Die Verringerung der Störstellenkonzentration der P-Anodenschicht veranlasst, dass die Sperrschicht wahrscheinlicher in Richtung der Seite der P-Anodenschicht 2 verläuft, wenn eine Sperrspannung angelegt wird, und veranlasst, dass die elektrische Feldstärke des PN-Übergangs wahrscheinlicher zunimmt. Somit findet in dem PN-Übergang bei einer niedrigen Spannung ein Lawinendurchbruch statt, so dass die Spannungsfestigkeit verringert ist, wenn der Graben 3 nicht vorhanden ist. Dagegen ermöglicht die Bereitstellung des Grabens 3, das elektrische Feld des PN-Übergangs zu verringern, so dass sogar eine Verringerung der Störstellenkonzentration der P-Anodenschicht 2 ebenfalls verhindern kann, dass sich die Spannungsfestigkeit verringert.
  • 5 ist ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der P-Anodenschicht, der Durchlassspannung VF und der Spannungsfestigkeit BVrrm. Da die Menge der Lochinjektion, wenn eine Durchlassspannung angelegt wird, in Abhängigkeit von der Störstellenkonzentration der P-Anodenschicht variiert, ändert sich die Durchlassspannung. In der wie in 6 gezeigten herkömmlichen Struktur nimmt die Spannungsfestigkeit wie oben beschrieben ab, wenn die Störstellenkonzentration der P-Anodenschicht abnimmt, während die Spannungsfestigkeit in der Struktur der ersten Ausführungsform aufrechterhalten werden kann.
  • 7 ist ein Diagramm von Differenzen der VF-Erec-Abwägungskennlinie unter Verwendung der jeweiligen Abwägungssteuerverfahren des Standes der Technik und der Erfindung. Das herkömmliche Steuerverfahren unter Verwendung der Steuerung der Ladungsträgerlebensdauer kann die Abwägungskennlinie nur in einem durch die Störstellenkonzentration der P-Anodenschicht bestimmten Bereich hoher VF steuern. Im Gegensatz dazu kann das Steuerverfahren der Erfindung unter Verwendung der Störstellenkonzentration der P-Anodenschicht unter Verwendung der Grabenstruktur die Spannungsfestigkeit selbst dann aufrechterhalten, wenn die P-Störstellenkonzentration verringert wird. Aus diesem Grund ist es möglich, die VF über die Störstellenkonzentration der P-Anodenschicht zu steuern und die Abwägungskennlinie zu steuern, während die Spannungsfestigkeit unabhängig von der Störstellenkonzentration der P-Anodenschicht aufrechterhalten wird.
  • 8 ist ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht und der Spannungsfestigkeit BVrrm, wenn ein Graben vorhanden ist oder nicht. Wenn der Graben 3 nicht vorhanden ist, nimmt wahrscheinlich das elektrische Feld des PN-Übergangs zu und die Spannungsfestigkeit ab, wenn die Störstellenkonzentration der N-Pufferschicht 6 zunimmt. Wenn dagegen der Graben 3 vorhanden ist, lässt die Zunahme des elektrischen Felds des PN-Übergangs nach, so dass die Spannungsfestigkeit selbst dann aufrechterhalten wird, wenn die N-Pufferschicht 6 bereitgestellt ist. Darüber hinaus nimmt die Störstellenkonzentration der P-Anodenschicht 2 verhältnismäßig ab, wenn die Störstellenkonzentration der N-Pufferschicht 6 zunimmt.
  • 9 ist ein Diagramm einer Beziehung zwischen einer Durchlassspannung VF und Koppelpunkten. Im Vergleich zu einem Fall, in dem die Durchlassspannung VF durch Steuerung der Ladungsträgerlebensdauer geändert wird, kann Ändern der Durchlassspannung VF durch die Steuerung der Störstellenkonzentration der P-Anodenschicht 2 Zunahmen von Koppelpunkten unterdrücken. Hier wird der Chip eines mit einer Diode eingebauten Leistungsmodus parallel betrieben, so dass dann, wenn ein Chip mit Koppelpunkten mit einer höheren Stromdichte als der Nennstromdichte eingebaut ist, Ströme in dem Chip konzentriert werden, so dass es schwieriger ist, den Parallelbetrieb zu steuern. Somit können bei der Diode der vorliegenden Ausführungsform Zunahmen der Koppelpunkte wirksam unterdrückt werden.
  • Wie oben beschrieben wurde, kann durch Bereitstellung des Grabens 3 verhindert werden, dass die Spannungsfestigkeit abnimmt, selbst wenn die Störstellenkonzentration der P-Anodenschicht verringert ist. Dies ermöglicht die VF-Erec-Abwägungssteuerung über die Störstellenkonzentration der P-Anodenschicht. Somit braucht keine Steuerung der Ladungsträgerlebensdauer ausgeführt zu werden und können außerdem Zunahmen der Koppelpunkte durch Steuerung der Ladungsträgerlebensdauer verhindert werden.
  • Die 10 bis 14 zeigen Ergebnisse der Simulation der Einflüsse jeweiliger Entwurfsparameter der Anodenseite auf die elektrischen Eigenschaften. 15 ist ein Diagramm der für die Simulationen in 11 und 13 verwendeten Schaltung und der Parameter der Schaltung.
  • 10 ist ein Diagramm einer Beziehung zwischen der Tiefe des Grabens und der Spannungsfestigkeit BVrrm. Wenn die Tiefe des Grabens 3 kleiner als die Tiefe (1,66 μm) des PN-Übergangs ist, verschwindet der Feldplatteneffekt des Grabens 3 und nimmt die Spannungsfestigkeit ab. Somit braucht die Tiefe des Grabens 3 nicht größer als die des PN-Übergangs zu sein.
  • 11 ist ein Diagramm einer Beziehung zwischen der Anodenbreite, der Grabenbreite und der Snap-Off-Spannung Vsnap-off. Die Anodenbreite ist (Abstand des Grabens 3) – (Breite des Grabens 3·2). Wenn die Breite des Grabens 3 erhöht wird, während die Anodenbreite konstant gehalten wird, nimmt die Kontaktfläche der Anodenelektrode 7 ab. Somit wird der Ladungsträgerweg eingeengt und gibt es in dem Graben 3 selbst bei Abschluss der Erholungsoperation (unmittelbar, bevor der Strom 0 wird) viele Ladungsträger, wobei die Stromänderung im Vergleich zu einem Fall, in dem die Breite des Grabens 3 klein ist, zunimmt. Die Snap-Off-Spannung Vsnap-off nimmt in Abhängigkeit von der Änderungsrate des Stroms zu, so dass sich die Schwingungseigenschaften verschlechtern. Somit darf die Breite des Grabens 3 höchstens 1,2 μm betragen. Die Anodenbreite hat keine Wirkung auf die Schwingungseigenschaften, so dass die Anodenbreite mit einem beliebigen Wert ausgelegt sein kann.
  • 12 ist ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht 6 und der Durchlassspannung VF. 13 ist ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der N-Pufferschicht 6 und der Snap-Off-Spannung Vsnap-off. Wenn die Störstellenkonzentration der N-Pufferschicht 6 erhöht wird, nimmt die Durchlassspannung VF zu und nimmt die Snap-Off-Spannung Vsnap-off zu. Somit darf die Störstellenkonzentration der N-Pufferschicht 6 höchstens 1·1017 cm–3 sein. Darüber hinaus bewirkt die N-Pufferschicht 6 das Steuern der Wiedereinkopplung von Ladungsträgern in der N-Pufferschicht 6 und verringert sie den Sperrverzögerungsstrom irr während der Erholungsoperation. Je höher die Störstellenkonzentration der N-Pufferschicht 6 ist, desto höher ist ihre Wirkung.
  • 14 ist ein Diagramm einer Beziehung zwischen der Störstellenkonzentration der P-Anodenschicht und der Durchlassspannung, wenn die P+-Kontaktschicht 8 vorhanden ist oder nicht. Da die Diode der vorliegenden Ausführungsform mit dem Graben 3 versehen ist, ist die Kontaktfläche mit der Anodenelektrode 7 klein. Somit nimmt die Durchlassspannung VF zu, so dass die P+-Kontaktschicht 8 bereitgestellt sein muss, wenn die P+-Kontaktschicht 8 nicht vorhanden ist.
  • 16 ist eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung. 17 ist eine Draufsicht einer Halbleitervorrichtung in Übereinstimmung mit einem Vergleichsbeispiel 1. Wie in dem Vergleichsbeispiel 1 gezeigt ist, ist die Lochkonzentration von der Anodenelektrode 7 durch die Störstellenkonzentration der P+-Kontaktschicht 8 bestimmt und ist es nicht möglich, die VF-Erec-Abwägungskennlinie über die Störstellenkonzentration der P-Anodenschicht 2 zu steuern, wenn die P+-Kontaktschicht 8 über dem gesamten Gebiet des Kontaktabschnitts ausgebildet ist. Somit muss die Breite der P+-Kontaktschicht 8 wie im Fall der vorliegenden Ausführungsform geeignet ausgelegt sein.
  • Darüber hinaus stellt die vorliegende Ausführungsform die P-Katodenschicht 10 auf der Katodenseite der Diode bereit. Während der Erholungsoperation veranlasst dies, dass Löcher von der P-Katodenschicht 10 injiziert werden, unterdrückt es einen drastischen Abfall der Ladungsträgerdichte der Katode und kann es die Snap-Off-Spannung Vsnap-off verringern. Somit kann die Schwingungsfestigkeit verbessert werden.
  • Nachfolgend werden im Vergleich zu einem Vergleichsbeispiel 2 Wirkungen des Verfahrens zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung beschrieben. Die 18 und 19 sind Querschnittsansichten des Verfahrens zur Herstellung einer Halbleitervorrichtung in Übereinstimmung mit dem Vergleichsbeispiel 2. Wie in 18 gezeigt ist, wird in dem Vergleichsbeispiel 2 die P-Katodenschicht 10 auf der gesamten Unterseite der N–-Driftschicht 1 ausgebildet. Wie in 19 gezeigt ist, wird nachfolgend in einem Teilgebiet der Unterseite der N–-Driftschicht 1 unter Verwendung der Maske 3 selektiv die N+-Katodenschicht 9 ausgebildet.
  • Die 20–22 zeigen Ergebnisse der Messung einer Beziehung zwischen dem Ausbildungsprozess der P-Katodenschicht 10, der Störstellenkonzentration und den elektrischen Eigenschaften. Die Messbedingungen sind hier in 21 und 22 wie folgt: Die Versorgungsspannung Vcc sind 2500 V, die Stromdichte Jc ist 0,7·mal Nennstromdichte, die erdfreie Induktivität Ls sind 4,6 μH und die Änderungsrate der Stromdichte dj/dt zur Zeit des Beginns der Erholungsoperation sind 1350 A/μs·cm–2.
  • 20 ist ein Diagramm einer Leckstromdichte Jrrm der unter Verwendung der Herstellungsverfahren in Übereinstimmung mit der ersten Ausführungsform der Erfindung und mit dem Vergleichsbeispiel 2 hergestellten Diode. In dem Vergleichsbeispiel 2 nimmt der Leckstrom zu und nimmt die Spannungsfestigkeit ab. Somit müssen selektiv die P-Katodenschicht 10 und die N+-Katodenschicht 9 ausgebildet werden, um Einflüsse voneinander wie im Fall der ersten Ausführungsform zu verhindern.
  • 21 ist ein Diagramm einer Beziehung zwischen der Implantationsdosis der P-Katodenschicht und der Snap-Off-Spannung Vsnap-off. 22 ist ein Diagramm einer Beziehung zwischen der Implantationsdosis der P-Katodenschicht und der Sperrzeit trr während der Erholungsoperation. Je höher die Implantationsdosis der P-Katodenschicht 10 ist, desto höher ist die Snap-Off-Unterdrückungswirkung der Snap-Off-Spannung V. Wenn die Implantationsdosis allerdings zu hoch ist, wird die Sperrzeit trr während der Erholungsoperation länger, was zur Verschlechterung des Erholungswiderstands führt. Somit muss die Implantationsdosis der P-Katodenschicht 10 innerhalb eines Bereichs von 1·1013 bis 1·1014 cm–3 liegen.
  • 23 ist eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung. Selbst wenn die P-Katodenschicht 10 nicht vorgesehen ist, können auf diese Weise Wirkungen der oben beschriebenen Grabenstruktur erhalten werden.
  • 24 ist eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung. Auf diese Weise kann eine Wirkung der Unterdrückung der Snap-Off-Spannung Vsnap-off durch die oben erwähnte P-Katodenschicht erhalten werden, selbst wenn die N-Pufferschicht auf der Katodenseite eine gleichförmige Konzentration aufweist.
  • Obwohl in der vorliegenden Ausführungsform als ein Beispiel eine Vorrichtung der Klasse mit einer Spannungsfestigkeit von 3300 V oder höher beschrieben worden ist, können bei einer Klasse mit einer Spannungsfestigkeit kleiner als 3300 V ähnliche Wirkungen erhalten werden.
  • Zweite Ausführungsform
  • 25 ist eine Querschnittsansicht einer Halbleitervorrichtung in Übereinstimmung mit einer zweiten Ausführungsform der Erfindung. Es ist ein Abschlussgebiet außerhalb eines wirksamen Gebiets einer Diode bereitgestellt. Die P-Anodenschichten 2 und 15 sind auf einem Teil einer N–-Driftschicht 1 in dem wirksamen Gebiet bereitgestellt. Mit der P-Anodenschicht 2 ist eine Anodenelektrode 7 verbunden. Zwischen dem äußeren Ende der P-Anodenschichten 2 und 15 und der Anodenelektrode 7 ist eine Isolierlage 16 vorgesehen. In dem Abschlussgebiet ist bei einem äußeren Ende der N–-Driftschicht 1 eine Kanalsperre 17 bereitgestellt. In einem Abschlussgebiet ist eine Isolierlage 18 bereitgestellt.
  • 26 ist ein Diagramm von Ergebnissen einer Simulation einer Beziehung zwischen einer Länge Labr und einer maximalen Temperatur im Chip. 27 ist ein Diagramm der für die Simulation in 26 verwendeten Schaltung und von Parametern der Schaltung. Die Länge Labr ist eine Länge zwischen dem äußeren Ende der P-Anodenschicht 2 und einem inneren Ende der Isolierlage 16. Durch Verlängern der Isolierlage 16 in Richtung der Seite des wirksamen Gebiets wird an einem Ende des wirksamen Anodengebiets eine Widerstandskomponente ausgebildet.
  • Während der Erholungsoperation konzentrieren sich restliche Ladungsträger in dem Abschlussgebiet am Ende des wirksamen Anodengebiets und treten durch den Kontakt zu der Schaltung außerhalb aus. In diesem Fall fließt ein hoher Strom, der einen Temperaturanstieg bewirkt. Somit steigt die Temperatur innerhalb eines schmalen Bereichs drastisch an und wird durch Wärme eine Erholungszerstörung verursacht, wenn die Länge Labr klein ist. Somit stellt die vorliegende Ausführungsform die Länge Labr zwischen dem äußeren Ende der P-Anodenschicht 2 und dem inneren Ende der Isolierlage 16 auf mindestens 100 μm ein. Dies verhindert, dass Wärme über die Widerstandskomponente verteilt wird, was einen Temperaturanstieg erzeugt.
  • 28 ist ein Diagramm eines Erholungs-SOA (Erholungs-Sicherheitsbetriebsbereichs) der Diode. Der Erholungs-SOA zeigt eine Beziehung zwischen einer Versorgungsspannung Vcc, die den Betrieb der Diode sicherstellt, und einer Stromdichte Jc. Durch Bereitstellung einer Widerstandskomponente an einem Ende des wirksamen Anodengebiets wie im Fall der vorliegenden Ausführungsform kann der Erholungswiderstand wie durch eine Strichlinie in der Figur gezeigt verbessert werden.
  • 29 ist eine Querschnittsansicht eines Änderungsbeispiels der Halbleitervorrichtung in Übereinstimmung mit der zweiten Ausführungsform der Erfindung. In dem Abschlussgebiet ist eine P-Katodenschicht 10 bereitgestellt. In diesem Fall können die Wirkungen der Erfindung ebenfalls erhalten werden. Ohne Beschränkung darauf können Wirkungen der Erfindung unabhängig von der Struktur des wirksamen Anodengebiets, des wirksamen Katodengebiets oder des Katodenabschlussgebiets erhalten werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 11-977715 [0003]

Claims (5)

  1. Halbleitervorrichtung, die umfasst: eine N-Driftschicht (1); eine P-Anodenschicht (2) auf der N-Driftschicht (1); einen Graben (3), der die P-Anodenschicht (2) durchdringt; eine leitende Substanz (5), die über eine Isolierlage (4) in den Graben (3) eingebettet ist; und eine N-Pufferschicht (6) zwischen der N-Driftschicht (1) und der P-Anodenschicht (2), die eine höhere Störstellenkonzentration als die N-Driftschicht (1) aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Graben (3) eine Breite von höchstens 1,2 μm aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die N-Pufferschicht (6) eine Störstellenkonzentration von höchstens 1·1017 cm–3 aufweist.
  4. Verfahren zur Herstellung einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden einer P-Anodenschicht (2) auf einer oberen Oberfläche der N-Driftschicht (1); selektives Ausbilden einer N-Katodenschicht (9) in einem ersten Gebiet der Unterseite der N-Driftschicht (1); und selektives Ausbilden einer P-Katodenschicht (10) in einem zweiten Gebiet der Unterseite der N-Driftschicht (1), das von dem ersten Gebiet verschieden ist.
  5. Halbleitervorrichtung, die umfasst: eine N-Driftschicht (1); eine P-Anodenschicht (2, 15) auf einem Teil der N-Driftschicht (1); eine Anodenelektrode (7), die mit der P-Anodenschicht (2, 15) verbunden ist; und eine Isolierlage (16) zwischen einem äußeren Ende der P-Anodenschicht (2, 15) und der Anodenelektrode (7), wobei eine Länge zwischen dem äußeren Ende der P-Anodenschicht (2, 15) und einem inneren Ende der Isolierlage (16) wenigstens 100 μm beträgt.
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