CN117832272A - JFET区具有导流层的SiC MOSFET结构及制备方法 - Google Patents
JFET区具有导流层的SiC MOSFET结构及制备方法 Download PDFInfo
- Publication number
- CN117832272A CN117832272A CN202311737713.1A CN202311737713A CN117832272A CN 117832272 A CN117832272 A CN 117832272A CN 202311737713 A CN202311737713 A CN 202311737713A CN 117832272 A CN117832272 A CN 117832272A
- Authority
- CN
- China
- Prior art keywords
- region
- layer
- jfet region
- jfet
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 230000000903 blocking effect Effects 0.000 claims abstract description 44
- 210000000746 body region Anatomy 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005468 ion implantation Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000003892 spreading Methods 0.000 claims 1
- 230000008569 process Effects 0.000 description 11
- 238000013461 design Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 238000005566 electron beam evaporation Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000002035 prolonged effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
本发明公开了一种JFET区具有导流层的SiC MOSFET结构及制备方法，结构包括：N‑漂移区层位于N+衬底层的上表面；两个P型基区位于器件两端的N‑漂移区层内；两个P型基区之间形成有JFET区；两个P+体区位于器件两端的P型基区内；两个N+源区位于P型基区内且邻接P+体区；两个沟道区位于P型基区内且邻接N+源区；两个导流层位于JFET区内且邻接沟道区；阻流层位于两个导流层之间的JFET区内；两个源电极位于器件两端的P+体区和N+源区上；栅氧层位于两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上；栅电极位于栅氧层上；漏电极位于N+衬底层的下表面。本发明提升了器件的短路耐受时间。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种JFET(Field Effect Transistor，场效应晶体管)区具有导流层的SiC MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，简称金属-氧化-半导体场效应晶体管)结构及制备方法。
背景技术
在电力电子领域，SiC MOSFET功率器件发展迅速，被广泛应用于新能源汽车，电动汽车充电桩，风力发电，高铁等领域。此类应用场景下SiC MOSFET面临的可靠性考验也更加凸显，尤其在短路可靠性方面，因为此类故障发生的时间极短但是极具破坏性。一是SiC具有更宽的禁带宽度，在相同的耐压下器件的漂移区浓度可以比硅基器件掺杂更高，二是SiC芯片面积更小，电流能力更强。经实验测试，Si MOSFET的短路耐量可以达到10微秒以上，而SiC MOSFET由于栅氧可靠性以及电流密度过大，其短路耐量远低于Si MOSFET。
目前短路测试是表征SiC MOSFET器件可靠性的重要实验。功率器件有时会工作在短路的故障下，通常情况下，一旦检测到器件短路，外部电路就会触发保护机制，及时关断电路，但是在触发保护电路反应时间内，要求器件能够承受一定时间的短路能力。因此，从器件结构方面提高SiC MOSFET的短路耐受能力也成为了一个焦点问题。
现有的平面型SiC MOSFET结构，其JFET区是一个一致的N型掺杂，在发生短路故障时，短路电流集中于JFET区，结温也会集中于JFET区，由此造成短路电流和温度升高的正反馈使得器件发生故障，如金属电极融化和器件热失效发生损坏等。
可见，JFET区作为SiC MOSFET工作时的电流通道，是解决器件短路时短路饱和密度过大、结温集中问题的关键因素。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种JFET区具有导流层的SiC MOSFET结构及制备方法。本发明要解决的技术问题通过以下技术方案实现：
第一方面，本发明实施例提供了一种JFET区具有导流层的SiC MOSFET结构，所述SiC MOSFET结构包括：
N+衬底层；
N-漂移区层，位于所述N+衬底层的上表面；
两个P型基区，位于器件两端的N-漂移区层上；其中，两个P型基区之间形成有JFET区；
两个P+体区，分别位于器件两端的所述P型基区上；
两个N+源区，位于所述P型基区上且分别邻接一所述P+体区；
两个沟道区，位于所述P型基区上且分别邻接一所述N+源区；
两个导流层，位于所述JFET区内且分别邻接一所述沟道区；每个导流层的掺杂浓度大于所述JFET区的掺杂浓度；
阻流层，位于两个导流层之间的所述JFET区内，且不邻接两个导流层；所述阻流层的掺杂浓度小于所述JFET区的掺杂浓度；
两个源电极，位于器件两端的所述P+体区和部分所述N+源区上；
栅氧层，位于两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上，且所述栅氧层两端邻接两个源电极；
栅电极，位于所述栅氧层上；
漏电极，位于所述N+衬底层的下表面。
在本发明的一个实施例中，每个导流层的厚度与所述沟道区厚度之比为1/2～2，且每个导流层的厚度小于所述JFET区的深度；每个导流层的长度与所述JFET区宽度之比为1/12～1/3。
在本发明的一个实施例中，每个导流层的厚度与所述沟道区厚度之比为1/2；每个导流层的长度与所述JFET区宽度之比为1/12。
在本发明的一个实施例中，所述阻流层的厚度与所述沟道区的厚度之比为1/2～4，且所述阻流层的厚度小于所述JFET区的深度；所述阻流层的长度与所述JFET区的宽度之比为1/4～1/2。
在本发明的一个实施例中，所述阻流层的厚度与所述沟道区的厚度之比为1；所述阻流层的长度与所述JFET区的宽度之比为1/4。
第二方面，本发明实施例提供了一种JFET区具有导流层的SiC MOSFET结构的制备方法，其特征在于，所述制备方法包括：
在N+衬底层的上表面外延生长N-漂移区层；
在器件两端的N-漂移区层进行离子注入形成两个P型基区；两个P型基区之间构成JFET区；
在器件两端的P型基区进行离子注入形成两个P+体区；
在与所述P+体区邻接的P型基区进行离子注入形成两个N+源区；所述P型基区和所述N+源区之间的横向扩散结深之差形成沟道区；
在与所述沟道区邻接的JFET区进行离子注入形成两个导流层；每个导流层的掺杂浓度大于所述JFET区的掺杂浓度；
在两个导流层之间的JFET区进行离子注入形成阻流层；所述阻流层的掺杂浓度小于所述JFET区的掺杂浓度；
在器件两端的所述P+体区和部分所述N+源区上沉积源金属形成两个源电极；
在两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上沉积栅氧金属形成栅氧层；
在所述栅氧层的中间区域沉积栅金属形成栅电极；
在所述N+衬底层的下表面沉积漏金属形成漏电极。
在本发明的一个实施例中，每个导流层的厚度与所述沟道区的厚度之比为1/2～2，且每个导流层的厚度小于所述JFET区的深度；每个导流层的长度与所述JFET区的宽度之比为1/12～1/3。
在本发明的一个实施例中，所述阻流层的厚度与所述沟道区的厚度之比为1/2～4，且所述阻流层的厚度小于所述JFET区的深度；所述阻流层的长度与所述JFET区的宽度之比为1/4～1/2。
本发明的有益效果：
本发明提出的JFET区具有导流层的SiC MOSFET结构，在常规SiC MOSFET结构的基础上，改进了SiC MOSFET的JFET区结构，从器件设计层面入手提高SiC MOSFET的短路耐受能力，具体对JFET区进行细分：在JFET区加入了高掺杂的两个导流层(导流层的掺杂浓度大于JFET区的掺杂浓度)，在两个导流层之间的JFET区加入了低掺杂的阻流层(阻流层的掺杂浓度小于JFET区的掺杂浓度)，当器件进入短路状态时，器件工作在饱和区，JFET区和P型基区构成的PN结产生很大的耗尽层，耗尽层主要向掺杂浓度较低的JFET区扩展，短路电流在更靠近JFET区中心的位置流过，而此时JFET区的高掺杂导流层对短路电流进行分流，同时阻流层区域又可以减小JFET区的饱和电流密度，从而有效降低JFET区中心区域的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种JFET区具有导流层的SiC MOSFET结构的示意图；
图2是常规SiC MOSFET结构与本发明所提结构在短路情况下的JFET区的电流密度对比示意图；
图3是常规SiC MOSFET结构与本发明所提结构在短路情况下的短路耐受时间对比示意图；
图4是本发明实施例提供的一种JFET区具有导流层的SiC MOSFET结构的制备流程示意图；
图5(a)～图5(i)是本发明实施例提供的JFET区具有导流层的SiC MOSFET结构的制备过程对应结构示意图。
附图标记说明：
1-N+衬底层；2-N-漂移区层；3-P型基区；4-JFET区；5-P+体区；6-N+源区；7-沟道区；8-导流层；9-阻流层；10-源电极；11-栅氧层；12-栅电极；13-漏电极。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
现有SiC MOSFET器件中，JFET区与漂移区浓度保持一致，一致的掺杂浓度使得工艺步骤简单，然而，为了保持器件的阻断特性，对于1200V的SiC MOSFET器件，其漂移区掺杂浓度典型值为5×1015cm-3～1×1017cm-3。JFET区作为器件工作时的电流通道，同样的掺杂浓度在短路状态下容易引发短路电流集中以及热集中，以致于器件退化或者热失控而烧毁，因此对JFET区进行合理的改造是增加器件短路耐受能力的关键。
目前关于SiC MOSFET器件的设计大多是注重于导通特性的研究，尤其是导通电阻方面，对于短路耐受能力的考虑少之又少。对于器件出现短路的情况，最直接的方法是在外部电路加入保护开关，但是器件自身考虑短路耐受时，需要从器件设计层面入手，目前尚未有该方面的技术处理方案。简单的降低JFET区的掺杂浓度是可以降低器件的短路饱和电流，但是这也会严重影响器件的导通特性，因此，既要提高SiC MOSFET器件的短路耐受时间，又要较小影响器件的导通电阻，就需要综合考虑JFET区的特性。针对SiC MOSFET在短路时JFET区饱和电流密度大、短路电流集中的问题，本发明实施例提出了一种JFET区合理的设计方案，并提供了可行的制备方案，以降低SiC MOSFET的短路饱和电流集中，减缓器件升温过快，从而提高SiC MOSFET的短路耐受能力。具体地：
第一方面，请参见图1，本发明实施例提供了一种JFET区具有导流层的SiC MOSFET结构，该SiC MOSFET结构包括：
N+衬底层1；
N-漂移区层2，位于N+衬底层1的上表面；
两个P型基区3，位于器件两端的N-漂移区层2上；其中，两个P型基区3之间形成有JFET区4；
两个P+体区5，分别位于器件两端的P型基区3上；
两个N+源区6，位于P型基区3上且分别邻接一P+体区5；
两个沟道区7，位于P型基区3上且分别邻接一N+源区6；
两个导流层8，位于JFET区4内且分别邻接一沟道区7；每个导流层8的掺杂浓度大于JFET区4的掺杂浓度；每个导流层8的上表面与JFET区4的上表面重合；
阻流层9，位于两个导流层8之间的JFET区4内，且不邻接两个导流层8；阻流层9的掺杂浓度小于JFET区4的掺杂浓度；阻流层9的上表面与JFET区4的上表面重合；
两个源电极10，位于器件两端的P+体区5和部分N+源区6上；
栅氧层11，位于两个N+源区6、两个沟道区7、两个导流层8、阻流层9和JFET区4上，且栅氧层11两端邻接两个源电极10；
栅电极12，位于栅氧层11上；
漏电极13，位于N+衬底层1的下表面。
本发明实施例中，比如1200V的SiC MOSFET器件JFET区4的掺杂浓度为5×1015cm-3～1×1017cm-3；导流层8、阻流层9根据JFET区4的掺杂情况而定，若JFET区4的掺杂浓度为5×1015cm-3，则导流层8的掺杂浓度可以取值为7×1015cm-3，其掺杂浓度大于JFET区4的掺杂浓度，而阻流层9的掺杂浓度可以取值为1×1015cm-3，其掺杂浓度小于JFET区4的掺杂浓度。
本发明实施例中，如图1所示，每个导流层8的厚度D1与沟道区7的厚度D之比为1/2～2，且每个导流层的厚度D1小于JFET区4的深度；每个导流层8的长度L1与JFET区4的宽度L之比为1/12～1/3。对于导流层8：器件的短路耐受时间随着导流层8厚度D1的增加而减小；器件的短路饱和电流随着导流层8长度L1的增加而增大。本发明实施例中，如图1所示，阻流层9的厚度D2与沟道区7的厚度D之比为1/2～4，且阻流层9的厚度D2小于JFET区4的深度；阻流层9的长度L2与JFET区4的宽度L之比为1/4～1/2。对于阻流层9：器件的短路耐受时间随着阻流层9长度L2的增加而增加；器件的短路饱和电流随着阻流层9厚度D2的增加而减小。因此，本发明实施例在考虑短路耐受时间和导通特性时，需要综合选择合适的器件结构参数。
本发明的一个具体实施例为：JFET区4掺杂浓度为5×1015cm-3；每个导流层8的掺杂浓度为7×1015cm-3，每个导流层8的厚度D1与沟道区7的厚度D之比为1/2，每个导流层8的长度L1与JFET区4的宽度L之比为1/12；阻流层9的掺杂浓度为1×1015cm-3，阻流层9的厚度D2与沟道区7的厚度D之比为1，阻流层9的长度L2与JFET区4的宽度L之比为1/4。
为了验证本发明所提结果的优势，本发明实施例在相同结构参数、相同电压的条件下实验发现：相比常规SiC MOSFET结构，本发明所提结构具有如下优点：JFET区4域中心的短路时饱和电流密度有效降低了一半，如图2所示，图2中横坐标表示JFET中心距离，单位为微米(μm)，纵坐标表示器件漏极处电流，单位安培(A)，常规结构即常规SiC MOSFET结构，专利结构即本发明所提结构；短路耐受时间提高了约10％，如图3所示，图3中横坐标表示短路耐压时间，单位微秒(μs)，纵坐标表示器件漏极处电流，单位安培(A)，传统结构即常规SiC MOSFET结构，专利结构即本发明所提结构。
可见，本发明实施例提出的JFET区具有导流层的SiC MOSFET结构，在常规SiCMOSFET结构的基础上，改进了SiC MOSFET的JFET区结构，从器件设计层面入手提高SiCMOSFET的短路耐受能力，具体对JFET区4进行细分：在JFET区4加入了高掺杂的两个导流层8(导流层8的掺杂浓度大于JFET区4的掺杂浓度)，在两个导流层8之间的JFET区4加入了低掺杂的阻流层9(阻流层9的掺杂浓度小于JFET区4的掺杂浓度)，当器件进入短路状态时，器件工作在饱和区，JFET区4和P型基区3构成的PN结产生很大的耗尽层，耗尽层主要向掺杂浓度较低的JFET区4扩展，短路电流在更靠近JFET区4中心的位置流过，而此时JFET区4的高掺杂导流层8对短路电流进行分流，同时阻流层9又可以减小JFET区4的饱和电流密度，从而有效降低JFET区4中心区域的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间。
第二方面，请参见图4，本发明实施例提供了一种JFET区具有导流层的SiC MOSFET结构的制备方法，其特征在于，制备方法包括：
S401、在N+衬底层1的上表面外延生长N-漂移区层2。
利用MOCVD(Metal-Organic Chemical Vapor Deposition，金属有机物化学气相淀积)工艺在N+衬底层1上生长N-漂移区层2，如图5(a)所示。
S402、在器件两端的N-漂移区层2进行离子注入形成两个P型基区3；两个P型基区3之间构成JFET区4。
利用离子注入工艺，在器件两端的N-漂移区层2进行P型离子注入，比如多次硼离子注入，形成两个P型基区3，同时在两个P型基区3之间构成JFET区4，此时JFET区4的掺杂浓度与N-漂移区层2一致，如图5(b)所示。
S403、在器件两端的P型基区3进行离子注入形成两个P+体区5。
利用离子注入工艺，在器件两端的P型基区3进行P型离子注入，比如多次的硼离子注入，形成两个P+体区5，如图5(c)所示。本发明实施例P+体区5为高掺杂，其为了消除寄生BJT(Bipolar Junction Transistor，双极型晶体管)效应。
S404、在与P+体区5邻接的P型基区3进行离子注入形成两个N+源区6；P型基区4和N+源区6之间的横向扩散结深之差形成沟道区7。
利用离子注入工艺，在与P+体区5邻接的P型基区3进行N型离子注入，比如多次的磷离子注入，形成两个N+源区6；同时两个P型基区4分别与一N+源区6之间的横向扩散结深之差形成沟道区7，如图5(c)所示。
S405、在与沟道区7邻接的JFET区4进行离子注入形成两个导流层8；每个导流层8的掺杂浓度大于JFET区4的掺杂浓度。
利用离子注入工艺，在与沟道区7邻接的JFET区4进行N型离子注入，比如多次磷离子注入，形成两个导流层8，如图5(d)所示。可见，本发明实施例要求每个导流层8的掺杂浓度大于JFET区4的掺杂浓度。
在本发明实施例中每个导流层8的厚度D1与沟道区7的厚度D之比为1/2～2，且每个导流层的厚度D1小于JFET区4的深度；每个导流层8的长度L1与JFET区4的宽度L之比为1/12～1/3。
S406、在两个导流层8之间的JFET区4进行离子注入形成阻流层9；阻流层9的掺杂浓度小于JFET区4的掺杂浓度。
利用离子注入工艺，在两个导流层8之间的JFET区4进行N型离子注入，比如多次磷离子注入，形成阻流层9，如图5(e)所示，可见，本发明实施例要求阻流层9的掺杂浓度小于JFET区4的掺杂浓度。
本发明实施例中，阻流层9的厚度D2与沟道区7的厚度D之比为1/2～4，且阻流层9的厚度D2小于JFET区4的深度；阻流层9的长度L2与JFET区4的宽度L之比为1/4～1/2。
S407、在器件两端的P+体区5和部分N+源区6上沉积源金属形成两个源电极10。
利用电子束蒸发工艺，在器件两端的P+体区5和部分N+源区6上沉积源金属，比如Al金属，使P型基区3和N+源区6短接形成器件结构的源电极10，如图5(f)所示。
S408、在两个N+源区6、两个沟道区7、两个导流层8、阻流层9和JFET区4上沉积栅氧金属形成栅氧层11。
利用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积)工艺在两个N+源区6、两个沟道区7、两个导流层8、阻流层9和JFET区4上沉积栅氧金属，比如Al2O3，以形成栅氧层11，如图5(g)所示。
S409、在栅氧层11的中间区域沉积栅金属形成栅电极12。
利用电子束蒸发工艺，在栅氧层11的中间区域沉积栅金属，比如Al金属，以形成栅电极12，如图5(h)所示。
S410、在N+衬底层1的下表面沉积漏金属形成漏电极13。
利用电子束蒸发工艺，在N+衬底层1的下表面沉积漏金属，比如Al金属，以形成漏电极13，如图5(i)所示。
本发明实施例提出的JFET区具有导流层的SiC MOSFET结构的制备方法，JFET区4不再是一致型掺杂方式，也并没有直接降低或增加器件JFET区的掺杂浓度，而是针对导通特性增加了导流层8，通过导流层8可以使器件在正常的开关特性下能够保持较低的导通电阻，从而降低开关损耗，针对短路耐受能力增加了阻流层9，通过阻流层9可以使器件发生短路故障时可以有效降低JFET区域的短路饱和电流，减小热集中，从而增加器件的短路耐受时间，实际生产中只需要对JFET区4多进行几次离子注入，虽然增加了额外的工艺步骤，但是相对并没有增加新的工艺程序，工艺实现简单，最为重要的是制备得到的SiC MOSFET结构，在JFET区4加入了高掺杂的两个导流层8(导流层8的掺杂浓度大于JFET区4的掺杂浓度)，在两个导流层8之间的JFET区4加入了低掺杂的阻流层9(阻流层9的掺杂浓度小于JFET区4的掺杂浓度)，当器件进入短路状态时，器件工作在饱和区，JFET区4和P型基区3构成的PN结产生很大的耗尽层，耗尽层主要向掺杂浓度较低的JFET区4扩展，短路电流在更靠近JFET区4中心的位置流过，而此时JFET区4的高掺杂导流层8对短路电流进行分流，同时阻流层9又可以减小JFET区4的饱和电流密度，从而有效降低JFET区4中心区域的短路电流密度，减缓器件的温度积累，从而提升器件的短路耐受时间。
对于第二方面的方法实施例而言，由于其基本相近于第一方面的结构实施例，所以描述的比较简单，相关之处参见第一方面的结构实施例的部分说明即可。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种JFET区具有导流层的SiC MOSFET结构，其特征在于，所述SiC MOSFET结构包括：
N+衬底层；
N-漂移区层，位于所述N+衬底层的上表面；
两个P型基区，位于器件两端的N-漂移区层上；其中，两个P型基区之间形成有JFET区；
两个P+体区，分别位于器件两端的所述P型基区上；
两个N+源区，位于所述P型基区上且分别邻接一所述P+体区；
两个沟道区，位于所述P型基区上且分别邻接一所述N+源区；
两个导流层，位于所述JFET区内且分别邻接一所述沟道区；每个导流层的掺杂浓度大于所述JFET区的掺杂浓度；
阻流层，位于两个导流层之间的所述JFET区内，且不邻接两个导流层；所述阻流层的掺杂浓度小于所述JFET区的掺杂浓度；
两个源电极，位于器件两端的所述P+体区和部分所述N+源区上；
栅氧层，位于两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上，且所述栅氧层两端邻接两个源电极；
栅电极，位于所述栅氧层上；
漏电极，位于所述N+衬底层的下表面。
2.根据权利要求1所述的JFET区具有导流层的SiC MOSFET结构，其特征在于，每个导流层的厚度与所述沟道区厚度之比为1/2～2，且每个导流层的厚度小于所述JFET区的深度；每个导流层的长度与所述JFET区宽度之比为1/12～1/3。
3.根据权利要求1所述的JFET区具有导流层的SiC MOSFET结构，其特征在于，每个导流层的厚度与所述沟道区厚度之比为1/2；每个导流层的长度与所述JFET区宽度之比为1/12。
4.根据权利要求1所述的JFET区具有导流层的SiC MOSFET结构，其特征在于，所述阻流层的厚度与所述沟道区的厚度之比为1/2～4，且所述阻流层的厚度小于所述JFET区的深度；所述阻流层的长度与所述JFET区的宽度之比为1/4～1/2。
5.根据权利要求1所述的JFET区具有导流层的SiC MOSFET结构，其特征在于，所述阻流层的厚度与所述沟道区的厚度之比为1；所述阻流层的长度与所述JFET区的宽度之比为1/4。
6.一种JFET区具有导流层的SiC MOSFET结构的制备方法，其特征在于，所述制备方法包括：
在N+衬底层的上表面外延生长N-漂移区层；
在器件两端的N-漂移区层进行离子注入形成两个P型基区；两个P型基区之间构成JFET区；
在器件两端的P型基区进行离子注入形成两个P+体区；
在与所述P+体区邻接的P型基区进行离子注入形成两个N+源区；所述P型基区和所述N+源区之间的横向扩散结深之差形成沟道区；
在与所述沟道区邻接的JFET区进行离子注入形成两个导流层；每个导流层的掺杂浓度大于所述JFET区的掺杂浓度；
在两个导流层之间的JFET区进行离子注入形成阻流层；所述阻流层的掺杂浓度小于所述JFET区的掺杂浓度；
在器件两端的所述P+体区和部分所述N+源区上沉积源金属形成两个源电极；
在两个N+源区、两个沟道区、两个导流层、阻流层和JFET区上沉积栅氧金属形成栅氧层；
在所述栅氧层的中间区域沉积栅金属形成栅电极；
在所述N+衬底层的下表面沉积漏金属形成漏电极。
7.根据权利要求6所述的JFET区具有导流层的SiC MOSFET结构的制备方法，其特征在于，每个导流层的厚度与所述沟道区的厚度之比为1/2～2，且每个导流层的厚度小于所述JFET区的深度；每个导流层的长度与所述JFET区的宽度之比为1/12～1/3。
8.根据权利要求6所述的JFET区具有导流层的SiC MOSFET结构的制备方法，其特征在于，所述阻流层的厚度与所述沟道区的厚度之比为1/2～4，且所述阻流层的厚度小于所述JFET区的深度；所述阻流层的长度与所述JFET区的宽度之比为1/4～1/2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311737713.1A CN117832272A (zh) | 2023-12-14 | 2023-12-14 | JFET区具有导流层的SiC MOSFET结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311737713.1A CN117832272A (zh) | 2023-12-14 | 2023-12-14 | JFET区具有导流层的SiC MOSFET结构及制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117832272A true CN117832272A (zh) | 2024-04-05 |
Family
ID=90507001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311737713.1A Pending CN117832272A (zh) | 2023-12-14 | 2023-12-14 | JFET区具有导流层的SiC MOSFET结构及制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117832272A (zh) |
-
2023
- 2023-12-14 CN CN202311737713.1A patent/CN117832272A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10497801B2 (en) | Method of manufacturing a semiconductor device having an undulated profile of net doping in a drift zone | |
| JP4250144B2 (ja) | 高ドープのチャネル伝導領域を持つ半導体装置とその製造方法 | |
| KR101095524B1 (ko) | 반도체장치 | |
| US11735654B2 (en) | Silicon carbide semiconductor device and manufacturing method of silicon carbide semiconductor device | |
| CN109841616B (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
| JP2020004956A (ja) | シリコンカーバイド半導体素子 | |
| US9349797B2 (en) | SiC devices with high blocking voltage terminated by a negative bevel | |
| US7994569B2 (en) | Semiconductor device and method for forming the same | |
| CN103986447A (zh) | 双极半导体开关及其制造方法 | |
| JP2006196775A (ja) | Ｊｂｓおよびその製造方法ならびにショットキーバリアダイオード | |
| JP2000323488A (ja) | ダイオードおよびその製造方法 | |
| US10559653B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
| US8994034B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN115799344A (zh) | 一种碳化硅jfet元胞结构及其制作方法 | |
| US8164100B2 (en) | Semiconductor device and method of manufacturing thereof | |
| CN116403910B (zh) | 碳化硅mosfet器件及其制造方法 | |
| US20200357918A1 (en) | Super-junction power mosfet device with improved ruggedness, and method of manufacturing | |
| CN113892189A (zh) | 碳化硅半导体装置及碳化硅半导体装置的制造方法 | |
| WO2023183215A1 (en) | Support shield structures for trenched semiconductor devices | |
| CN117832272A (zh) | JFET区具有导流层的SiC MOSFET结构及制备方法 | |
| CN111755511A (zh) | Vdmosfet及其制备方法和半导体器件 | |
| JP2020047683A (ja) | 半導体装置 | |
| WO2021145080A1 (ja) | 半導体装置 | |
| JP2022038594A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
| Wang et al. | Comprehensive design and numerical study of GaN vertical MPS diodes towards alleviated electric field crowding and efficient carrier injection |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |