WO2021044814A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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奈緒子 兒玉
源宜 窪内
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富士電機株式会社
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • an IGBT Insulated Gate Bipolar Transistor: Insulated Gate Bipolar Transistor
  • an FWD Free Wheeling Diode
  • the impurity defect 114 which is a carrier lifetime killer, is introduced into the n- type drift region 101 by helium (He) irradiation (FIG. 14). reference).
  • the active region 141 of the semiconductor substrate 110 includes an IGBT region 131 as an IGBT operating region and an FWD region 132 as an FWD operating region. Be prepared.
  • the IGBT region 131 and the FWD region 132 are alternately and repeatedly arranged in contact with each other in the first direction X parallel to the front surface (main surface on the n + type emitter region 103 side) of the semiconductor substrate 110.
  • the IGBT region 131 and the FWD region 132 are arranged in a stripe shape extending in the second direction Y parallel to the front surface of the semiconductor substrate 110 and orthogonal to the first direction X.
  • the edge termination region 142 surrounds the active region 141.
  • the front surface of the semiconductor substrate 110 is covered with a polyimide film (hereinafter referred to as a polyimide protective film) 121 which is a passivation protective film.
  • the polyimide protective film 121 is formed with an opening 121a that exposes the entire area of the active region 141, and the polyimide protective film 121 is left so as to cover the front surface of the semiconductor substrate 110 in the edge termination region 142 (FIG. FIG. 12). Passivation in the opening 121a of the polyimide protective film 121 so as to cover the p-type well region directly below the gate wiring layer (not shown) and directly below the cathode wiring layer (not shown) of the temperature sense diode arranged in the active region 141.
  • Polyimide protective films 122 and 123 serving as protective films may be left (FIG. 13). Immediately below the polyimide protective films 122 and 123 is an IGBT region 131.
  • an impurity defect 114 by helium irradiation has been introduced.
  • the impurity defect 114 inside the n - type drift region 101 in the FWD region 132 the carrier lifetime of the minority carriers in the FWD region 132 is shortened, and the reverse recovery time of the FWD is shortened.
  • the impurity defect 114 is introduced in the entire area of the semiconductor substrate 110, so that the impurity defect 114 is also introduced in the IGBT region 131 (FIG. 14).
  • the impurity defect 114 is introduced into the IGBT region 131, the leakage current and conduction loss of the IGBT increase. Therefore, a method has been proposed in which the irradiation of helium to the IGBT region 131 is shielded and the impurity defect 114 is introduced only in the FWD region 132 (FIG. 15). In this case, for example, the impurity defect 114 is introduced in the entire area of the FWD region 132 so as to extend to the portion (hereinafter referred to as the overlap region) 133 on the FWD region 132 side of the IGBT region 131.
  • the impurity defect 114 may be a hydrogen ion defect introduced by hydrogen ion (H +) irradiation.
  • a p + type well region 116 that surrounds the active region 141 and is provided on the surface region of the front surface of the semiconductor substrate 110 in the intermediate region between the active region 141 and the edge termination region 142.
  • the outline of is shown by a broken line.
  • the boundary between the low carrier lifetime region 134 in which the impurity defect 114 is introduced by helium irradiation and the carrier lifetime is shortened and the region in which the impurity defect 114 is not introduced is defined as the outline of the p + type well region 116. It is shown by a broken line that is coarser than the broken line shown.
  • the passivation protective films (polyimide protective films 121 to 123) are hatched with the outline as a thick line.
  • Reference numerals 102, 108, 109, 111, 113, 115 are the p-type base region, the interlayer insulating film, the emitter electrode, the p + type collector region, the n-type field stop region, and the collector electrode of the IGBT of the IGBT region 131, respectively. ..
  • Reference numeral 112 is an n + type cathode region of the FWD of the FWD region 132.
  • the p-type base region 102, the front surface electrode 109, and the collector electrode 115 are also arranged in the FWD region 132, and also serve as the p-type anode region, anode electrode, and cathode electrode of the FWD, respectively.
  • the trench gate structure including the trench 105, the gate insulating film 106, and the gate electrode 107 is also arranged in the FWD region 132.
  • 16 and 17 are cross-sectional views showing a state in the middle of manufacturing a conventional semiconductor device.
  • helium irradiation 152 is performed from the back surface of the semiconductor wafer 110'( the main surface on the p + type collector region 111 side)
  • the amount of impurity defects 114 is found deep from the back surface of the semiconductor wafer 110'.
  • a metal mask 151 having a high shielding ability is used as a shielding film.
  • a metal mask is formed on the semiconductor wafer 110' with a clip or a screw (not shown) so as to face the back surface of the semiconductor wafer 110'.
  • Fix 151 By irradiating helium 152 from the back surface of the semiconductor wafer 110'using the metal mask 151 as a mask, the back surface of the semiconductor wafer 110'is formed in the overlapping region 133 and the FWD region 132 of the IGBT region 131 from the opening 151a of the metal mask 151.
  • the impurity defect 114 is introduced at a position shallower than the bottom surface of the trench 105.
  • the position accuracy and processing accuracy of the opening 151a are inferior. Further, since the alignment accuracy of the metal mask 151 with the semiconductor wafer 110'is about several tens of ⁇ m, the resist film 161 formed by photolithography and capable of alignment at the submicron level (see FIG. 17). The alignment accuracy is inferior to that of. As shown in FIG. 17, when helium irradiation 162 is performed from the front surface of the semiconductor wafer 110', a resist film 161 which is more advantageous in processing accuracy and alignment accuracy than the metal mask 151 can be used as a shielding film.
  • a resist film 161 having 161a is formed.
  • the impurity defect 114 is introduced at a position deeper than the bottom surface of the.
  • Patent Document 1 As a method of selectively injecting impurities using a resist film as a shielding film, helium is controlled by controlling the rotation speed of the semiconductor wafer during resist coating using the spin coating method and when removing the edge of the resist film after drying.
  • a method of forming a resist film having a thickness of 220 ⁇ m or more that can be used as a shielding film during irradiation has been proposed (see, for example, Patent Document 1 below).
  • Patent Document 1 below a predetermined thickness of the resist film is secured by using a high-viscosity resist or by applying the resist twice or more. Further, Patent Document 1 below discloses that it can be applied to both positive resists and negative resists.
  • Patent Document 2 discloses that a negative type photosensitive dry film is used as a thick resist film that can be used as a shielding film. Further, Patent Document 2 below discloses that a resist film having a predetermined thickness is formed at a predetermined position by ejecting a resist by an inkjet method.
  • the resist film 161 can be used as a shielding film (see FIG. 17).
  • the step hereinafter referred to as the semiconductor wafer 110'
  • the semiconductor wafer 110' the step generated on the front surface of the semiconductor wafer 110'due to the already formed front surface element structure.
  • the resist will be applied on the front surface).
  • the thickness of the resist film 161 may not be uniform due to the step on the front surface of the semiconductor wafer 110'.
  • the step on the front surface of the semiconductor wafer 110' is a step caused by the height difference between the surface of the polyimide protective film 121 and the surface of the front surface electrode 109 exposed to the opening 121a of the polyimide protective film 121. is there.
  • FIG. 11 shows a state in which the thickness of the resist film 161 formed on the front surface of the semiconductor wafer 110'is not uniform.
  • FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device.
  • a trench gate structure having a front surface element structure formed on the front surface side of the semiconductor wafer 110'and an element structure on the back surface side of the semiconductor wafer 110' are not shown.
  • the resist film 161 has a thickness t101 on the front surface of the semiconductor wafer 110'in the vicinity of a portion higher than other portions such as the polyimide protective film 121. , T103 becomes thicker, and the thickness t102 tends to become thinner at a portion away from the high portion.
  • helium or hydrogen ions due to hydrogen ion irradiation
  • the resist film 161 has a thin portion having a thickness of t102
  • helium or hydrogen ions due to hydrogen ion irradiation
  • the thickness of the resist film 161 is adjusted as a whole so that the thin portion of the resist film 161 thickness t102 is thick enough to be used as a shielding film at the time of helium irradiation 162. It should be thickened.
  • Increasing the amount of resist used also includes applying the resist so that two layers of the resist film to be the resist film 161 are laminated. Measures for increasing the thickness of the resist film 161 generally have a problem of increasing the cost.
  • a semiconductor device capable of introducing a predetermined impurity into a predetermined region with high positional accuracy by using a resist film as a shielding film and preventing an increase in cost can be prevented. And to provide a method of manufacturing a semiconductor device.
  • the method for manufacturing a semiconductor device has the following features.
  • the first step of forming a predetermined element structure on the front surface of the semiconductor substrate is performed.
  • a second step of forming a protective film that protects the element structure is performed on the front surface of the semiconductor substrate.
  • a third step is performed in which a predetermined pattern of the material film is formed at the opening of the protective film on the front surface of the semiconductor substrate at a predetermined distance from the protective film.
  • a fourth step is performed on the front surface of the semiconductor substrate to form a resist film that covers the protective film and the material film and has an opening region for introducing impurity defects. Using the resist film as a mask, the fifth step of introducing the impurity defects into the semiconductor substrate is performed.
  • the third step at least one material film is formed at a predetermined distance of less than 1 mm from the protective film.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, a plurality of the material films are present, and in the third step, the plurality of the material films are arranged at intervals of less than 1 mm. ..
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the material film is completely covered with the resist film in the fourth step.
  • the distance from the material film to the end of the resist film covering the material film is set to 20 ⁇ m or more and less than 1 mm. It is characterized by that.
  • the method for manufacturing a semiconductor device according to the present invention is such that in the third step, the height is at least half the height of the protective film and at least the same height as the protective film. It is characterized by forming the material film.
  • the material film extending linearly in a direction parallel to the front surface of the semiconductor substrate is formed. It is characterized by.
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-described invention, the third step is performed at the same time as the second step, and the material film is formed of the same material as the protective film. ..
  • the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the protective film is a polyimide film.
  • an insulated gate bipolar transistor is formed in the first region of the active region of the semiconductor substrate as the element structure, and A diode connected in antiparallel to the insulated gate bipolar transistor is formed in a second region of the active region excluding the first region.
  • the protective film that exposes the active region is formed in the opening.
  • a predetermined pattern of the material film is formed in the first region at the opening of the protective film.
  • the fifth step is characterized in that the impurity defects are introduced over the entire area of the second region using the resist film as a mask.
  • the resist film is used as a mask, and the impurity defect is formed in the vicinity of the boundary between the first region and the second region. It is characterized by introducing it.
  • the semiconductor device has the following features.
  • a predetermined element structure is provided on the front surface of the semiconductor substrate.
  • the element structure includes an insulated gate bipolar transistor provided in a first region of an active region of the semiconductor substrate, and an insulated gate bipolar transistor provided in a second region of the active region excluding the first region. And the diodes connected in anti-parallel.
  • a protective film that protects the element structure is provided on the front surface of the semiconductor substrate.
  • the protective film has an opening that exposes the active region.
  • At least one material film is provided in the first region of the opening of the protective film at a predetermined distance from the protective film in a predetermined pattern.
  • a low carrier lifetime region is provided in the entire second region where impurity defects are introduced and the carrier lifetime is shortened.
  • the material film is characterized in that it is arranged at the predetermined distance of at least less than 1 mm from the protective film.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, a plurality of the material films are present, and the plurality of the material films are arranged at intervals of less than 1 mm in the first region.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the height of the material film is at least half the height of the protective film and at least the same height as the height of the protective film. And.
  • the protective film is a polyimide film.
  • the material film is the same polyimide film as the protective film.
  • the pattern spacing between the protective film and the material film on the front surface of the semiconductor wafer can be narrowed.
  • the resist film can function as a shielding film in the surface of the semiconductor wafer regardless of the distance from the protective film. It can be formed with a uniform thickness.
  • the semiconductor device and the method for manufacturing a semiconductor device according to the present invention it is possible to introduce a predetermined impurity into a predetermined region with high positional accuracy by using a resist film as a shielding film, and it is possible to prevent an increase in cost. Play.
  • FIG. 1 is a plan view showing a state in which the semiconductor device according to the first embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure at the cutting line AA'of FIG.
  • FIG. 3 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 4 is a cross-sectional view showing a state in the middle of manufacturing the semiconductor device according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing another example of a state in which the semiconductor device according to the first embodiment is in the process of being manufactured.
  • FIG. 1 is a plan view showing a state in which the semiconductor device according to the first embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure at the cutting line AA'of FIG.
  • FIG. 3 is a cross-sectional view showing a state in the middle
  • FIG. 6 is a plan view showing an example of a state in which the semiconductor device according to the second embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 7 is a plan view showing an example of a state in which the semiconductor device according to the second embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 8 is a plan view showing an example of a state in which the semiconductor device according to the second embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 9 is a plan view showing an example of a state in which the semiconductor device according to the second embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 10 is a plan view showing a state in which the semiconductor device according to the third embodiment is viewed from the front surface side of the semiconductor substrate.
  • FIG. 11 is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device.
  • FIG. 12 is a plan view showing an example of a layout in which a conventional semiconductor device is viewed from the front surface side of a semiconductor substrate.
  • FIG. 13 is a plan view showing an example of a layout in which a conventional semiconductor device is viewed from the front surface side of a semiconductor substrate.
  • FIG. 14 is a cross-sectional view showing an example of the cross-sectional structure at the cutting line AA-AA'of FIG.
  • FIG. 15 is a cross-sectional view showing an example of the cross-sectional structure at the cutting line AA-AA'of FIG.
  • FIG. 16 is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device.
  • FIG. 17 is a cross-sectional view showing a state in the middle of manufacturing a conventional semiconductor device.
  • FIG. 1 is a plan view showing a state in which the semiconductor device according to the first embodiment is viewed from the front surface side of the semiconductor substrate.
  • the semiconductor device 40 according to the first embodiment shown in FIG. 1 has an IGBT region (first region) 31 as an IGBT operating region and an FWD operating region in the active region 41 of the semiconductor substrate (semiconductor chip) 10.
  • An RC-IGBT having an FWD region (second region) 32 and an impurity defect 14 (indicated by a cross in FIG. 2) which becomes a carrier lifetime killer by helium (He) irradiation is introduced into the FWD region 32. is there.
  • the IGBT region 31 and the FWD region 32 are alternately repeated in contact with each other in the first direction X parallel to the front surface of the semiconductor substrate 10 (main surface on the n + type emitter region 3 side described later: see FIG. 2). It is arranged.
  • the IGBT region 31 and the FWD region 32 are arranged in a stripe shape extending in the second direction Y parallel to the front surface of the semiconductor substrate 10 and orthogonal to the first direction X.
  • the IGBT region 31 is arranged on the outermost side (chip end side) in the first direction X.
  • Impurity defects 14 are introduced inside the semiconductor substrate 10 in the entire area of the overlap region 33 and the entire area of the FWD region 32, which will be described later in the IGBT region 31.
  • the impurity defect 14 may be a helium (He) defect introduced by helium irradiation or a hydrogen ion defect introduced by hydrogen ion (H +) irradiation.
  • the portion (overlap area) 33 from the boundary with the adjacent FWD area 32 to the predetermined width x3 in the first direction X is an invalid area that does not operate as an IGBT. Since the overlap region 33 deteriorates the characteristics of the IGBT, when the impurity defect 14 is introduced into the FWD region 32, the impurity defect 14 is intentionally introduced into the overlap region 33 as well.
  • the overlap region 33 is present will be described, but there may be a case where there is no overlap region 33, or there may be a region where the impurity defect 14 is not formed on the FWD region 32 side.
  • the semiconductor substrate 10 has, for example, a rectangular planar shape.
  • the width (chip size) of the semiconductor substrate 10 is, for example, about 4 mm or more and 20 mm or less on one side.
  • the width x1 of the first direction X of the IGBT region 31 is, for example, about 1200 ⁇ m.
  • the width x2 of the first direction X of the FWD region 32 is, for example, about 600 ⁇ m.
  • the active region 41 has, for example, a rectangular planar shape.
  • the active region 41 is a region through which a current flows when the IGBT is in the ON state.
  • the active region 41 is surrounded by an edge termination region 42.
  • the edge termination region 42 is a region between the active region 41 and the end portion (chip end portion) of the semiconductor substrate 10, and relaxes the electric field on the front surface side of the semiconductor substrate 10 to increase the withstand voltage (withstand voltage). It is an area for holding.
  • the withstand voltage is the voltage limit at which the leakage current does not increase excessively and the element does not malfunction or break.
  • a pressure-resistant structure such as a field limiting ring (FLR: Field Limiting Ring) 17 or a field plate (FP: Field Plate) 19 is arranged in the edge end region 42 (see FIG. 2).
  • the front surface of the semiconductor substrate 10 is covered with a polyimide film (polyimide protective film) 21 that serves as a passivation protective film.
  • the polyimide protective film 21 is formed with an opening 21a that exposes the entire active region 41 and one or more openings 21b that selectively expose the edge termination region 42.
  • the front surface electrode 9 (see FIG. 2) is exposed in the opening 21a that exposes the entire area of the active region 41.
  • the portion of the front surface electrode 9 exposed to the opening 21a of the polyimide protective film 21 functions as a front surface electrode pad that draws out the potential of the front surface electrode 9.
  • Electrode pads other than the front surface electrode pads are exposed in the openings 21b (four shown in FIG. 1) that selectively expose the edge end region 42.
  • the electrode pads other than the front surface electrode pads include, for example, a gate pad electrically connected to the gate electrode 7 (see FIG. 2) of the IGBT arranged in the IGBT region 31, a surge flowing through the IGBT, and the like.
  • These include a current sense electrode pad that detects an overcurrent (OC: Over Current), an electrode pad of a temperature sense unit that detects a temperature using the temperature characteristics of a diode, and the like.
  • the polyimide protective film 21 covers the front surface of the semiconductor substrate 10 in the edge termination region 42, and surrounds the active region 41 in a substantially rectangular shape. That is, the polyimide protective film 21 has openings 21a and 21b in the portion where the electrode pad is formed, and covers and protects the portion where the electrode pad is not formed.
  • the inner (chip center side) end of the polyimide protective film 21 may extend to the intermediate region 43 between the active region 41 and the edge termination region 42, and the end position thereof is determined by the design conditions.
  • the intermediate region 43 may be exposed in the opening 21a of the polyimide protective film 21.
  • each IGBT region 31 has a dummy polyimide film that does not function as a passivation protective film in a portion other than the overlap region 33 described later (hereinafter, a polyimide film for a dummy pattern (material film). ) 22 is selectively provided.
  • the dummy pattern polyimide film 22 forms a resist film 52 (see FIGS. 3 and 4) used as a shielding film during helium irradiation, which will be described later for introducing an impurity defect 14 into the semiconductor substrate 10, with a substantially uniform thickness. It is arranged to be used and left as it is in the product (semiconductor device 40).
  • the dummy pattern polyimide film 22 is arranged so that the distance w1 from the polyimide protective film 21, the distance w2 from the overlap region 33, and the distance w3 from the adjacent dummy pattern polyimide film 22 are within the range described later. Will be done.
  • the resist film 52 covering the polyimide protective film 21 and the polyimide film 22 for the dummy pattern is omitted when the semiconductor device 40 is manufactured (manufactured). It can be formed with a uniform thickness. Approximately uniform thickness means that the thickness is approximately the same within the range including the error allowed by the variation of the process.
  • a plurality of dummy pattern polyimide films 22 are provided, for example, in a straight line extending in the second direction Y in parallel with each other.
  • the polyimide film 22 for the dummy pattern may extend in the second direction Y and be connected to the polyimide protective film 21.
  • At least one dummy pattern polyimide film 22 is arranged in the outermost IGBT region 31 in the first direction X.
  • the one dummy pattern polyimide film 22 arranged in the outermost IGBT region 31 in the first direction X is the first of the plurality of dummy pattern polyimide films 22 arranged on the outermost side in the first direction X.
  • the polyimide film 22a is the first of the plurality of dummy pattern polyimide films 22 arranged on the outermost side in the first direction X.
  • the distance w1 of the first polyimide film 22a from the portion of the polyimide protective film 21 along the side parallel to the second direction Y is, for example, less than about 1 mm.
  • one or more dummy pattern polyimide films 22 are arranged in each IGBT region 31 so as to satisfy the conditions of the distance w2 from the overlap region 33 described later and the distance w3 from the adjacent dummy pattern polyimide films 22. Has been done.
  • the second polyimide film 22b other than the first polyimide film 22a is arranged inside the first polyimide film 22a.
  • the second polyimide film 22b is located between the first polyimide film 22a and the overlapping region 33 in the outermost IGBT region 31 in the first direction X, and the IGBT region other than the outermost IGBT region 31 in the first direction X. It is arranged at 31.
  • the second polyimide film 22b is the first direction X. It does not have to be arranged in the outermost IGBT region 31.
  • the dummy pattern polyimide film 22 is arranged away from the adjacent overlapping regions 33. Specifically, the dummy pattern polyimide film 22 may be separated from the adjacent overlapping regions 33 at a distance w2 of, for example, about 20 ⁇ m or more and less than 1 mm.
  • the lower limit of the distance w2 is the minimum distance from the end of the resist film 52 to the polyimide film 22 for the dummy pattern, which is necessary for the resist film 52 to completely cover the polyimide film 22 for the dummy pattern when the semiconductor device 40 is manufactured. (Reference w2'in FIG. 4).
  • the upper limit value of the distance w2 is the upper limit value of the upper limit for obtaining the effect of the first embodiment.
  • the distance w3 between the adjacent polyimide films 22 for dummy patterns is, for example, less than about 1 mm. That is, the plurality of dummy pattern polyimide films 22 are arranged at intervals of less than 1 mm.
  • the height h1 of the polyimide film 22 for the dummy pattern is about half or more of the height of the polyimide film 22 for the dummy pattern, and is about the same height or less as the height of the polyimide protective film 21.
  • the resist film 52 formed so as to cover the polyimide film 22 for the dummy pattern at the time of manufacturing the semiconductor device 40 is substantially uniform. It can be formed by thickness. Further, by arranging the polyimide film 22 for the dummy pattern in a straight line parallel to the front surface of the semiconductor substrate 10, the resist easily spreads when the resist film 52 is formed.
  • the wider the width w4 of the polyimide film 22 for the dummy pattern the higher the strength of the polyimide film 22 for the dummy pattern.
  • the wider the width w4 of the polyimide film 22 for the dummy pattern the wider the front surface electrode 9 is the polyimide for the dummy pattern.
  • the surface area covered with the film 22 increases, and the heat dissipation of the semiconductor substrate 10 decreases. Therefore, the width w4 of the dummy pattern polyimide film 22 is preferably as narrow as possible within the range in which the strength of the dummy pattern polyimide film 22 is secured.
  • the polyimide film 22 for the dummy pattern is not arranged at the wire bonding portion.
  • Wire bonding is performed on the surface of the front surface electrode 9 between the dummy pattern polyimide films 22.
  • a wire having a diameter of, for example, 500 ⁇ m (not shown) is bonded to the front surface electrode 9 between the dummy pattern polyimide films 22, a load is applied to the dummy pattern polyimide film 22 by a wire bonding tool, but the electricity of the semiconductor device 40 is increased. It does not adversely affect the characteristics.
  • the shape of the bonding wire may be linear or ribbon-shaped.
  • the dummy pattern polyimide film 22 is not arranged in the low carrier lifetime region 34 in which the impurity defect 14 is introduced. This is because the polyimide film 22 for a dummy pattern functions as a shielding film when irradiated with helium for introducing an impurity defect 14 described later. Instead of the dummy pattern of the polyimide film 22 for the dummy pattern, a dummy pattern of a material film using another material may be arranged as described later. The dummy patterns of the polyimide film 22 for dummy patterns may be arranged in different layouts in each IGBT region 31.
  • the outline of the intermediate region 43 between the active region 41 and the edge termination region 42 is shown by a broken line.
  • the boundary between the low carrier lifetime region 34 in which the impurity defect 14 is introduced and the carrier lifetime is shortened and the region in which the impurity defect 14 is not introduced is a broken line coarser than the broken line indicating the outline of the intermediate region 43. Indicated by.
  • the region of the IGBT region 31 in which the impurity defect 14 is not introduced is a region of the IGBT region 31 excluding the overlap region 33.
  • the polyimide protective film 21 and the polyimide film 22 for a dummy pattern are shown by hatching with the outline as a thick line (the same applies to FIGS. 6 to 10).
  • FIG. 2 is a cross-sectional view showing a cross-sectional structure at the cutting line AA'of FIG.
  • the semiconductor substrate (semiconductor chip) 10 includes an active region 41 and an edge termination region 42, and the active region 41 includes an IGBT region 31 and an IGBT region 31.
  • the FWD region 32 is provided inside the semiconductor substrate 10.
  • an n- type drift region 1 extending from the active region 41 to the edge termination region 42 and reaching the end of the semiconductor substrate 10 is provided.
  • a p-type base region 2 is provided between the front surface of the semiconductor substrate 10 and the n -type drift region 1.
  • n + so that the front surface of the semiconductor substrate 10 and the p-type base region 2 are in contact with the p-type base region 2 and are exposed to the front surface of the semiconductor substrate 10.
  • a type emitter region 3 and a p + type contact region are selectively provided.
  • the n + type emitter region 3 and the p + type contact region are, for example, in contact with each other and are alternately and repeatedly arranged in the second direction Y.
  • FIG. 2 shows the cross-sectional structure at the cutting line AA'that passes through the n + type emitter region 3 and is parallel to the first direction X, and is the cutting line that passes through the p + type contact region parallel to the first direction X.
  • the cross-sectional structure is not shown.
  • the p + type contact area may not be provided.
  • the n + type emitter region 3 is arranged scattered in the second direction Y.
  • the p-type base region 2 is exposed on the front surface of the semiconductor substrate 10 between the adjacent n + -type emitter regions 3 scattered in the second direction Y.
  • n-type carrier storage (CS: Carrier Storage) have regions 4 is provided May be good.
  • the n-type carrier storage region 4 has a function of accumulating holes when the IGBT is turned on to reduce the surface resistance of the semiconductor substrate 10 on the front surface side and reducing the on resistance of the IGBT.
  • the n-type carrier accumulation region 4 is not provided, the n - type drift region 1 and the p-type base region 2 are in contact with each other.
  • the trench 5 penetrates the n + type emitter region 3, the p + type contact region, the p type base region 2 and the n type carrier storage region 4 and reaches the n ⁇ type drift region 1.
  • the trench 5 extends in a stripe shape in the second direction Y and terminates in the p + type well region 16 described later.
  • the trench 5 is also arranged in the FWD region 32 as described later.
  • the outermost trench 5 in the first direction X is arranged in the intermediate region 43.
  • a gate electrode 7 is provided inside the trench 5 via a gate insulating film 6.
  • the FWD region 32 is provided with a p-type base region 2, an n-type carrier storage region 4, a trench 5, a gate insulating film 6, and a gate electrode 7.
  • the p-type base region 2 and the n-type carrier storage region 4 extend from the IGBT region 31 to the FWD region 32.
  • the p-type base region 2 functions as a p-type anode region.
  • the trench 5 is arranged parallel to the trench 5 of the IGBT region 31 at the same pitch as the trench 5 of the IGBT region 31.
  • the FWD region 32 is not provided with an n + type emitter region 3.
  • a p + type collector region 11, an n + type cathode region 12, and an n-type field stop (FS) region 13 are provided between the back surface of the semiconductor substrate 10 and the n - type drift region 1.
  • the p + type collector region 11 is arranged in the IGBT region 31 and is exposed on the back surface of the semiconductor substrate 10.
  • the p + type collector region 11 arranged in the outermost IGBT region 31 in the first direction X extends from the IGBT region 31 to the edge termination region 42 and reaches the end portion of the semiconductor substrate 10.
  • the n + type cathode region 12 is arranged in the FWD region 32 and is exposed on the back surface of the semiconductor substrate 10.
  • the n + type cathode region 12 is in contact with the p + type collector region 11 in the first direction X and is arranged in parallel with the p + type collector region 11.
  • the n-type FS region 13 is in contact with the n - type drift region 1, extends from the active region 41 to the edge termination region 42, and reaches the end of the semiconductor substrate 10.
  • the n-type FS region 13 has a function of suppressing the elongation of the depletion layer extending from the pn junction between the p-type base region 2 and the n-type carrier accumulation region 4 when the IGBT is off.
  • the impurity defect 14 has an impurity concentration peak (maximum value) at a depth of, for example, about 15 ⁇ m from the front surface of the semiconductor substrate 10 and, for example, about 100 ⁇ m from the back surface of the semiconductor substrate 10.
  • the overlap region 33 and the FWD region 32 of the IGBT region 31 are low carrier lifetime regions 34 in which the impurity defects 14 are introduced and the carrier lifetime is shortened.
  • a p + type well region 16 is provided between the front surface of the semiconductor substrate 10 and the n - type drift region 1 in the entire area of the intermediate region 43.
  • the portion inside the p + type well region 16 is the active region 41, and the portion between the p + type well region 16 and the end portion of the semiconductor substrate 10 is the edge termination region 42.
  • the p + type well region 16 is in contact with the n ⁇ type drift region 1 and the p type base region 2 and is exposed on the front surface of the semiconductor substrate 10.
  • the p + type well region 16 reaches a position deeper than the trench 5 from the front surface of the semiconductor substrate 10 and surrounds the entire outermost trench 5 in the first direction X.
  • the p + -shaped well region 16 surrounds the bottom surface of the trench 5 at the end of the trench 5 in the second direction Y.
  • Front and n of the semiconductor substrate 10 in the edge termination region 42 - between the type drift region 1 is outside the p + -type well region 16, apart from the p + -type well region 16, the floating (floating ), which is a p-type region, is provided with a plurality of field limiting rings (FLR) 17. Further, in the edge termination region 42, an n-type channel stopper region 18 is selectively provided between the front surface of the semiconductor substrate 10 and the n - type drift region 1 on the outside of the FLR 17 and apart from the FLR 17. Has been done.
  • the FLR 17 and the n-type channel stopper region 18 are in contact with the n - type drift region 1 and are exposed on the front surface of the semiconductor substrate 10.
  • the FLR 17 has a substantially rectangular planar shape (not shown) and concentrically surrounds the p + type well region 16.
  • the n-type channel stopper region 18 is exposed at the end of the semiconductor substrate 10.
  • the interlayer insulating film 8a is provided on the front surface of the semiconductor substrate 10 in the active region 41 and covers the gate electrode 7.
  • the field oxide film 8b is provided on the front surface of the semiconductor substrate 10 in the edge termination region 42.
  • the front surface electrode 9 is electrically connected in the IGBT region 31 in contact with the n + type emitter region 3 and the p + type contact region via the contact hole of the interlayer insulating film 8a.
  • the front surface electrode 9 is electrically connected in contact with the n + type emitter region 3 and the p-type base region 2 in the IGBT region 31. ..
  • the front surface electrode 9 is electrically insulated from the gate electrode 7 by the interlayer insulating film 8a.
  • the front surface electrode 9 has a p-type base region 2 (p-type base region 2 and p + when a p + -type contact region is provided) via a contact hole of the interlayer insulating film 8a. It is electrically connected in contact with the mold contact area).
  • the front surface electrode 9 also serves as an anode electrode.
  • the front surface electrode 9 extends from the active region 41 to the intermediate region 43 and terminates on the p + type well region 16.
  • the front surface electrode 9 is electrically connected in the intermediate region 43 in contact with the p + type well region 16 via the contact hole of the interlayer insulating film 8a.
  • the FP19 is arranged at a position facing each FLR17 in the depth direction Z apart from the front surface electrode 9. Each of the FP19s is electrically connected to the FLR17 facing the depth direction Z via the contact hole of the field oxide film 8b.
  • the channel stopper electrode 20 is arranged at a position facing the n-type channel stopper region 18 in the depth direction Z apart from the FP 19. The channel stopper electrode 20 is in contact with the n-type channel stopper region 18 via a contact hole of the field oxide film 8b and is electrically connected.
  • the polyimide protective film 21 is provided over substantially the entire edge termination region 42 and covers the FP19 and the channel stopper electrode 20.
  • the polyimide protective film 21 extends from the edge end region 42 to the intermediate region 43 and covers the end portion of the front surface electrode 9.
  • the dummy pattern polyimide film 22 is selectively provided on the front surface electrode 9 in the region of the IGBT region 31 excluding the overlap region 33.
  • the back surface electrode 15 is provided on the entire back surface of the semiconductor substrate 10 and is electrically connected in contact with the p + type collector region 11 and the n + type cathode region 12.
  • the back surface electrode 15 also serves as a collector electrode and a cathode electrode.
  • FIGS. 3 to 5 show the state after the formation of the resist film 52 used as the shielding film during helium irradiation.
  • FIG. 3 shows the vicinity of the dicing region 51 of the semiconductor wafer 10'.
  • FIGS. 4 and 5 show one of a plurality of chip regions 50 provided on the semiconductor wafer 10', which become the semiconductor substrate 10 (see FIG. 1) when cut from the semiconductor wafer 10'.
  • FIGS. 3 to 5 each part on the back surface side of the n + type emitter region 3, the p + type contact region, the trench gate structure, the interlayer insulating film 8a, the field oxide film 8b, and the semiconductor wafer 10'is not shown.
  • the pressure-resistant structures of the n-type carrier storage region 4 and the edge termination region 42 are not shown.
  • Each part (not shown) in FIGS. 3 to 5 will be described with reference to FIGS. 1 and 2.
  • n - high -type drift region 1 become resistivity the n - prepared type semiconductor wafer 10 '.
  • the front surface of the semiconductor wafer 10' may be, for example, a (001) surface.
  • the thickness of the semiconductor wafer 10'(thickness before backgrinding described later) may be, for example, 725 ⁇ m.
  • the steps of photolithography and ion implantation as a set are repeated under different conditions, and the p-type base region 2 and the n-type carrier storage region 4 cover the entire active region 41 of each chip region 50 of the semiconductor wafer 10'. To form.
  • the front surface of the semiconductor wafer 10' is thermally oxidized to form a field oxide film 8b covering the front surface of the semiconductor wafer 10'in the edge termination region.
  • a trench 5 is formed in the IGBT region 31 through the p-type base region 2 and the n-type carrier accumulation region 4 to reach the n-type drift region 1.
  • a gate insulating film 6 is formed along the inner wall of the trench 5, and a polysilicon (poly-Si) layer is embedded inside the trench 5 to form a gate electrode 7.
  • the steps of photolithography and ion implantation as a set are repeated under different conditions, and the n + type emitter region 3 and the p + type are formed in the IGBT region 31 of the active region 41 of each chip region 50 of the semiconductor wafer 10'. Selectively form the contact area. Further, the p + type well region 16 is selectively formed in the intermediate region 43 of each chip region 50 of the semiconductor wafer 10'. The FLR 17 and the n-type channel stopper region 18 are selectively formed in the FWD region 32 of each chip region 50 of the semiconductor wafer 10'.
  • the interlayer insulating film 8a is selectively removed to leave only the portion covering the gate electrode 7, thereby forming the active region 41. , N + -type emitter region 3 and a contact hole that exposes the p + -type contact region are formed.
  • the field oxide film 8b and the gate insulating film 6 are selectively removed to expose the FLR 17 and the n-type channel stopper region 18 in the edge termination region 42, respectively. Form a contact hole.
  • a metal electrode is formed and patterned on the front surface of the semiconductor wafer 10'so as to embed a contact hole, leaving a portion to be the front surface electrode 9, FP19 and the channel stopper electrode 20.
  • an electrode layer for example, an IGBT gate pad, a current sense electrode pad, a temperature sense portion electrode pad, etc.
  • the semiconductor wafer 10' is ground (back grinded) from the back surface side to the position of the product thickness.
  • the steps of photolithography and ion implantation as a set are repeated under different conditions, and the n + type cathode is repeated from the back surface of the semiconductor wafer 10'to different depths and from the active region 41 to the entire chip region 50, respectively.
  • a region 12 and an n-type FS region 13 are formed.
  • the p + type collector region 11 is formed by changing the portion of the n + type cathode region 12 corresponding to the IGBT region 31 to the p + type by photolithography and ion implantation of the p-type impurity (first step). ).
  • a polyimide protective film 21 serving as a passivation protective film and a polyimide film 22 (22a, 22b) for a dummy pattern are placed on the front surface of the semiconductor wafer 10'in the edge termination region 42.
  • the dummy pattern (2nd and 3rd steps).
  • the dummy pattern of the polyimide film 22 for a dummy pattern is formed on the front surface electrode 9 in the region of the IGBT region 31 excluding the overlap region 33 under the conditions of the above distances w1 to w3.
  • the polyimide protective film 21 and the polyimide film 22 for a dummy pattern may be, for example, a non-photosensitive polyimide film.
  • the polyimide protective film 21 and the polyimide film 22 for a dummy pattern may be formed at the same time.
  • the polyimide film applied to the entire front surface of the semiconductor wafer 10' is selectively removed by wet etching to leave a portion to be the polyimide protective film 21 and the polyimide film 22 for a dummy pattern.
  • wet etching to selectively remove the polyimide film, it is possible to prevent damage to the metal electrodes on the front surface of the semiconductor wafer 10'.
  • the cross-sectional shape of the polyimide film 22 for a dummy pattern may be a substantially rectangular shape, or may be a trapezoidal shape (not shown) whose width is narrowed as the distance from the front surface of the semiconductor wafer 10'is.
  • a dummy pattern of a material film having a predetermined height h1 may be formed on the front surface electrode 9 under the above-mentioned conditions of distances w1 to w3.
  • a dummy pattern may be formed with another composition or another material.
  • a metal film such as aluminum, a resist film having a composition different from that of the resist film 52 serving as a shielding film described later, or a polyimide film having a composition different from that of the polyimide protective film 21 may be formed. Good.
  • the polyimide protective film 21 is not formed in, for example, the dicing region 51 in which the dicing line is formed.
  • the dicing region 51 is a region between adjacent chip regions 50 of the semiconductor wafer 10'that is not used as the semiconductor substrate 10.
  • the width w5 of the dicing region 51 is, for example, about 100 ⁇ m.
  • the n-type channel stopper region 18 is formed in the dicing region 51, but since the dicing region 51 is a region to be removed by dicing, the impurity diffusion region is not formed in the dicing region 51. You may.
  • a resist film 52 in which the portions corresponding to the overlapping region 33 and the FWD region 32 of the IGBT region 31 are opened is formed on the front surface of the semiconductor wafer 10'(fourth step).
  • the dummy pattern of the polyimide film 22 (22a, 22b) for the dummy pattern is formed in the region of the IGBT region 31 excluding the overlap region 33, so that the pattern spacing of the polyimide film (with the polyimide protective film 21) is formed.
  • the pattern spacing with the dummy pattern polyimide film 22 and the pattern spacing between adjacent dummy pattern polyimide films 22) are narrowed.
  • the pattern of the passivation protective film that makes the step highest in the plane of the semiconductor wafer 10'.
  • the polyimide protective film 121 that functions as a passivation protective film is provided only on the outer periphery of the chip region 150 so as to surround the periphery of the active region 141. Therefore, the thicknesses t101 and t103 of the resist film 161 near the polyimide protective film 121 are almost the same, but the thickness t102 becomes thinner as the distance from the polyimide protective film 121 to the inside (center side of the chip region 50) increases.
  • the thickness t102 of the portion of the resist film 161 separated from the polyimide protective film 121 by a distance w101 of about 1 mm and the difference thickness t104 between the thicknesses t101 and t103 near the polyimide protective film 121 are It is about 5 ⁇ m.
  • the thickness of the resist film 161 is the thickness t101 near the polyimide protective film 121 and the thickness t102 of the portion separated from the polyimide protective film 121 inward. It is maintained in a state of being thinned by the difference t104, and its surface becomes substantially flat.
  • the thickness t102 of the resist film 161 is thick enough to allow the resist film 161 to function as a shielding film in helium irradiation as described later.
  • the thickness t101 of the resist film 161 near the polyimide protective film 121 needs to be 47 ⁇ m or more. Therefore, in order to form the resist film 161 thickly, it is necessary to change the resist material and design changes such as an increase in the amount of resist used, which leads to an increase in cost.
  • the semiconductor is formed in the active region 41 by the front surface element structure. It is possible to increase the high portion of the step (step on the front surface of the semiconductor substrate 10) generated on the front surface of the substrate 10. Thereby, in the plane of the semiconductor wafer 10', the resist film 52 can have a substantially uniform thickness that can function as a shielding film regardless of the distance from the polyimide protective film 21.
  • the cross-sectional shape of the resist film 52 is, for example, a substantially rectangular shape that covers only the region of the IGBT region 31 excluding the overlap region 33 (FIG. 4).
  • the cross-sectional shape of the opening 52a of the resist film 52 is, for example, substantially rectangular.
  • the opening width x4 of the opening 52a of the resist film 52 is less than 1 mm.
  • the overlap region 33 and the FWD region 32 of the IGBT region 31 are exposed in the opening 52a of the resist film 52.
  • the amount of impurities in the impurity defects 14 introduced into the overlapping region 33 and the FWD region 32 of the IGBT region 31 in the helium irradiation described later is the same.
  • the cross-sectional shape of the resist film 52' is a substantially base in which the thickness of the portion covering the overlap region 33 is thinner than the portion of the IGBT region 31 covering the region excluding the overlap region 33. It may be in shape.
  • the width w16 (FIG. 5) of the upper surface (upper side) of the resist film 52' may be set under the same conditions as the width w6 (FIG. 4) of the resist film 52 having a substantially rectangular cross-sectional shape described above.
  • the width w16 of the upper surface of the resist film 52' is about 10 ⁇ m
  • the width w16'of the lower surface (bottom: contact surface with the front surface electrode 9) of the resist film 52' may be about 30 ⁇ m. .. More preferably, when the width w16 of the upper surface of the resist film 52'is about 10 ⁇ m, the width w16' of the lower surface of the resist film 52'is preferably about 20 ⁇ m or less.
  • the cross-sectional shape of the opening 52a'of the resist film 52' is a substantially trapezoidal shape in which the opening width is widened as the distance from the front surface of the semiconductor wafer 10'is increased.
  • the width x4'on the upper surface side of the opening 52a'of the resist film 52' is less than 1 mm.
  • Only the FWD region 32 is exposed in the opening 52a'of the resist film 52'.
  • the resist film 52' is thin in the portion covering the overlap region 33 of the IGBT region 31, in the helium irradiation described later, the overlap region 33 of the IGBT region 31 is also covered with the FWD region 32. Impurity defects 14 are introduced with a smaller amount of impurities.
  • the entire front surface of the semiconductor wafer 10' is thinned or the like.
  • the resist By performing a pre-wet treatment that improves the wet spread of the resist by wetting it with the solvent of the above, the resist between the adjacent polyimide protective film 21 and the polyimide film 22 for the dummy pattern and between the polyimide films 22 for the adjacent dummy pattern. You may improve the wet spread of the.
  • the resist may be applied so that the resist films forming the resist films 52 and 52'are laminated in two layers.
  • the range of helium irradiation is, for example, about 15 ⁇ m from the front surface of the semiconductor wafer 10'.
  • the thicknesses t1 and t2 of the resist film 52 need to be about 42 ⁇ m or more, preferably about 45 ⁇ m or more.
  • impurity defects 14 are introduced into the overlapping region 33 and the FWD region 32 of the IGBT region 31 exposed in the opening 52a of the resist film 52, and the low carrier lifetime region 34 is inside the n-type drift region 1. Is formed. The region of the IGBT region 31 other than the overlap region 33 is covered with the resist film 52, and the impurity defect 14 is not introduced. Instead of introducing the impurity defect 14 by helium irradiation, the impurity defect 14 may be introduced by hydrogen ion (H + ) irradiation.
  • the resist film 52 is removed by an ashing treatment (ashing).
  • ashing ashing treatment
  • the resist film on which the dummy pattern is formed by the ashing treatment is also removed.
  • the polyimide film 22 for the dummy pattern and the metal film on which the dummy pattern is formed in place of the polyimide film 22 for the dummy pattern may be left without being removed.
  • the back surface electrode 15 is formed on the entire back surface of the semiconductor wafer 10'. Then, the semiconductor wafer 10'is cut (diced) along the dicing line to be individualized into individual chips. As described above, the dicing line is formed in the dicing region 51 between the adjacent chip regions 50 of the semiconductor wafer 10'. Each chip region 50 of the semiconductor wafer 10'is separated at the dicing region 51 to become the semiconductor substrate 10, and the semiconductor device 40 according to the first embodiment is completed.
  • the front surface of the semiconductor wafer is provided with a dummy pattern made of a polyimide film for a dummy pattern in addition to the polysilicon protective film on the front surface of the semiconductor wafer.
  • the pattern spacing of the polyimide film on the surface can be narrowed.
  • the resist film can function as a shielding film in the surface of the semiconductor wafer regardless of the distance from the polyimide protective film. It can be formed with a substantially uniform thickness.
  • the dummy pattern by the polyimide film for the dummy pattern is arranged in the region where the impurity defect is not introduced.
  • the resist film can be used as a shielding film to introduce the predetermined impurities into the predetermined region with high positional accuracy. Further, since the resist film can be formed with a substantially uniform thickness, it is not necessary to make the resist film thicker than necessary, and it is possible to prevent an increase in cost.
  • FIG. 1 are plan views showing an example of a state in which the semiconductor device according to the second embodiment is viewed from the front surface side of the semiconductor substrate.
  • the semiconductor device 40 (FIG. 1) in which the layout of the dummy pattern by the polyimide films 61, 62, 71, 72 for the dummy pattern is the same as that of the first embodiment. See) is different.
  • the polyimide films 61, 62, 71, 72 for the dummy pattern are arranged in the region of the IGBT region 31 excluding the overlap region 33, and form a predetermined dummy pattern.
  • the polyimide film 61 for a dummy pattern having a substantially rectangular planar shape is separated from each other in the region of the IGBT region 31 excluding the overlap region 33. It has a structure that is scattered around.
  • the first polyimide film 61a is scattered in the outermost IGBT region 31 in the first direction X on a straight line in a row parallel to the second direction Y at predetermined intervals.
  • the second polyimide film 61b is scattered inside the first polyimide film 61a on a straight line of one or more rows parallel to the second direction Y at predetermined intervals.
  • the dummy pattern polyimide film 61 (61a, 61b) is adjacent to the other dummy pattern polyimide film 61 in the first direction X.
  • the conditions of the distance w31 between the first polyimide film 61a and the polyimide protective film 21, the distance w32 of the polyimide film 61 for the dummy pattern from the overlapping region 33, and the distance w33 between the adjacent polyimide films 61 for the dummy pattern are as follows. Each is the same as the distances w1 to w3 (see FIG. 1) of the first embodiment.
  • the distance w33'between the dummy pattern polyimide films 61 adjacent to each other in the oblique direction with respect to the second direction Y is, for example, less than 1 mm.
  • the difference between the semiconductor device 60'according to the second embodiment shown in FIG. 7 and the semiconductor device 60 according to the second embodiment shown in FIG. 6 is that the polyimide for dummy pattern is adjacent to each other in the second direction Y. It is a point where the film 62 is scattered.
  • the dummy pattern polyimide films 62 closest to the second direction Y are adjacent to each other in a direction oblique to the second direction Y.
  • the first polyimide film 62a may be arranged in the outermost IGBT region 31 in the first direction X in the same manner as the first polyimide film 61a in FIG.
  • Reference numeral 62b is a second polyimide film.
  • the condition of the distance w41 between the first polyimide film 62a and the polyimide protective film 21 is the same as the above distance w1 (see FIG. 1) of the first embodiment.
  • the conditions of the distances w42 and w42'of the polyimide film 62 for the dummy pattern from the overlap region 33 are the same as those of the distance w2 (see FIG. 1) of the first embodiment.
  • the condition of the distance w43 between the adjacent polyimide films 62 for the dummy pattern is the same as the distance w3 (see FIG. 1) of the first embodiment.
  • the distance w43'between the dummy pattern polyimide films 62 adjacent to each other in the oblique direction with respect to the second direction Y is, for example, less than 1 mm.
  • the semiconductor device 70 according to the second embodiment shown in FIG. 8 is a plurality of dummy pattern polyimide films extending linearly in parallel with each other in the region excluding the overlap region 33 of the IGBT region 31 in the first direction X. It has a configuration in which 71 are arranged.
  • the distance w51 between the first polyimide film 71a and the polyimide protective film 21, the distance w52 of the dummy pattern polyimide film 71 from the overlapping region 33, and the distance w53 between the adjacent dummy pattern polyimide films 71 are carried out, respectively. It is the same as the distances w1 to w3 (see FIG. 1) of the first embodiment.
  • Reference numeral 71b is a second polyimide film.
  • the semiconductor device 70'according to the second embodiment shown in FIG. 9 is different from the semiconductor device 70 according to the second embodiment shown in FIG. 8 in that it is a polyimide for a dummy pattern having a substantially rectangular planar shape long in the first direction X. This is a point where the film 72 is arranged parallel to the first direction X.
  • the distance w61 between the first polyimide film 72a and the polyimide protective film 21, the distance w62 of the dummy pattern polyimide film 72 from the overlapping region 33, and the distance w63 between the adjacent dummy pattern polyimide films 72 are respectively implemented. It is the same as the distances w1 to w3 (see FIG. 1) of the first embodiment.
  • Reference numeral 72b is a second polyimide film.
  • the method for manufacturing the semiconductor devices 60, 60', 70, 70'according to the second embodiment is the method for manufacturing the semiconductor device 40 according to the first embodiment (see FIGS. 3 to 5), wherein the polyimide film 61 for a dummy pattern, The layout of the dummy pattern according to 62, 71, and 72 may be changed.
  • the distance between the first polyimide film and the polyimide protective film, the distance of the polyimide film for the dummy pattern from the overlapping region, and the polyimide film for the adjacent dummy pattern is changed.
  • FIG. 10 is a plan view showing an example of a state in which the semiconductor device according to the third embodiment is viewed from the front surface side of the semiconductor substrate.
  • the semiconductor device 40'according to the third embodiment is different from the semiconductor device 40 (see FIG. 1) according to the first embodiment in the layout of the IGBT region 31'and the FWD region 32'.
  • the active region 41 for example, a plurality of substantially rectangular FWD regions 32'(three in FIG. 10) long in the second direction Y, and these plurality of FWD regions 32'.
  • a single IGBT region 31'and one surrounding the circumference of the IGBT region 31' is provided.
  • the overlap region 33'of the IGBT region 31' surrounds the FWD region 32'in a substantially rectangular shape.
  • a dummy pattern of the polyimide film 22 for a dummy pattern is arranged in the region of the IGBT region 31'excluding the overlap region 33', as in the first embodiment.
  • the low carrier lifetime region 34' is a substantially rectangular region long in the second direction Y including an overlapping region 33'and an FWD region 32'of the IGBT region 31'.
  • the low carrier lifetime region 34' is surrounded by an IGBT region 31' in which the impurity defect 14 (see FIG. 2) is not introduced.
  • the layout of the IGBT region 31'and the FWD region 32' may be changed by applying the third embodiment to the semiconductor devices 60, 60', 70, 70' according to the second embodiment.
  • the method for manufacturing the semiconductor device 40'according to the third embodiment is a region in which the IGBT region 31'and the FWD region 32' are arranged and the impurity defect 14 is introduced (low carrier lifetime region) in the semiconductor device according to the first embodiment.
  • the arrangement of 34') may be changed.
  • the dummy pattern of the polyimide film for the dummy pattern is arranged in the region of the IGBT region excluding the overlap region. Therefore, the same effect as that of the first embodiment can be obtained.
  • the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for power semiconductor devices used in power conversion devices and power supply devices for various industrial machines.

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Abstract

ＩＧＢＴ領域（３１）のオーバーラップ領域（３３）およびＦＷＤ領域（３２）にヘリウム照射により不純物欠陥を導入するために遮蔽膜として用いるレジスト膜（５２）を、半導体ウエハ（１０'）のおもて面のポリシリコン保護膜（２１）およびダミーパターン用ポリイミド膜（２２）によるダミーパターン上に形成する。ダミーパターン用ポリイミド膜（２２）（第１ポリイミド膜（２２ａ））は、少なくとも、ポリイミド保護膜（２１）からの距離（ｗ１）が１ｍｍ未満となる位置に配置され、レジスト膜（５２）に完全に覆われる。ダミーパターン用ポリイミド膜（２２）は、隣り合うオーバーラップ領域（３３）から離れて配置される。隣り合うダミーパターン用ポリイミド膜（２２）間の距離（ｗ３）は１ｍｍ未満である。これにより、レジスト膜（５２）を遮蔽膜として用いて所定領域に位置精度よく所定不純物を導入可能で、かつコスト増大を防止することができる。

Description

半導体装置および半導体装置の製造方法
　この発明は、半導体装置および半導体装置の製造方法に関する。
　従来、半導体基板の表面から深い位置を飛程した高加速エネルギーでのイオン注入により半導体基板の内部にキャリアライフタイム（キャリア寿命）キラーとなる不純物欠陥を導入することで特性向上および特性改善を図ったパワーデバイスが開発されている。キャリアライフタイムキラーとなる不純物欠陥が導入された従来の半導体装置の構造について説明する。図１２，１３は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１４，１５は、図１２の切断線ＡＡ－ＡＡ’における断面構造の一例を示す断面図である。
　例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）と当該ＩＧＢＴに逆並列に接続されたＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ：還流ダイオード）とを同一の半導体基板（半導体チップ）１１０に内蔵して一体化した構造の逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ）では、キャリアライフタイムキラーとなる不純物欠陥１１４がヘリウム（Ｈｅ）照射によりｎ-型ドリフト領域１０１に導入されている（図１４参照）。
　具体的には、図１２，１３に示す従来の半導体装置１４０は、半導体基板１１０の活性領域１４１に、ＩＧＢＴの動作領域となるＩＧＢＴ領域１３１と、ＦＷＤの動作領域となるＦＷＤ領域１３２と、を備える。ＩＧＢＴ領域１３１とＦＷＤ領域１３２とは、半導体基板１１０のおもて面（ｎ+型エミッタ領域１０３側の主面）に平行な第１方向Ｘに互いに接して交互に繰り返し配置されている。ＩＧＢＴ領域１３１およびＦＷＤ領域１３２は、半導体基板１１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに延在するストライプ状に配置されている。エッジ終端領域１４２は、活性領域１４１の周囲を囲む。
　半導体基板１１０のおもて面は、パッシベーション保護膜となるポリイミド膜（以下、ポリイミド保護膜とする）１２１で覆われている。ポリイミド保護膜１２１には、活性領域１４１の全域を露出する開口部１２１ａが形成され、ポリイミド保護膜１２１はエッジ終端領域１４２において半導体基板１１０のおもて面を覆うように残されている（図１２）。活性領域１４１に配置されたゲート配線層（不図示）直下および温度センスダイオードのカソード配線層（不図示）直下のｐ型ウェル領域を覆うように、ポリイミド保護膜１２１の開口部１２１ａ内に、パッシベーション保護膜となるポリイミド保護膜１２２，１２３が残されていてもよい（図１３）。ポリイミド保護膜１２２，１２３の直下はＩＧＢＴ領域１３１である。
　ＦＷＤ領域１３２においてｎ-型ドリフト領域１０１の内部には、ｎ-型ドリフト領域１０１とｎ型キャリア蓄積領域１０４との界面付近に、ヘリウム照射による不純物欠陥１１４が導入されている。ＦＷＤ領域１３２においてｎ-型ドリフト領域１０１の内部に不純物欠陥１１４を導入することで、ＦＷＤ領域１３２での少数キャリアのキャリアライフタイムを短くして、ＦＷＤの逆回復時間を短くしている。半導体基板１１０の全面からヘリウム照射を行うと、半導体基板１１０の全域に不純物欠陥１１４が導入されるため、ＩＧＢＴ領域１３１にも不純物欠陥１１４が導入される（図１４）。
　不純物欠陥１１４がＩＧＢＴ領域１３１に導入されている場合、ＩＧＢＴの漏れ電流や導通損失が増大することが確認されている。このため、ＩＧＢＴ領域１３１へのヘリウム照射を遮蔽して、ＦＷＤ領域１３２のみに不純物欠陥１１４を導入する方法が提案されている（図１５）。この場合、例えば、ＩＧＢＴ領域１３１の、ＦＷＤ領域１３２側の部分（以下、オーバーラップ領域とする）１３３に延在するように、ＦＷＤ領域１３２の全域に不純物欠陥１１４が導入される。不純物欠陥１１４は、水素イオン（Ｈ+）照射により導入された水素イオン欠陥であってもよい。
　図１２，１３では、活性領域１４１とエッジ終端領域１４２との間の中間領域において半導体基板１１０のおもて面の表面領域に設けられた、活性領域１４１の周囲を囲むｐ+型ウェル領域１１６の輪郭を破線で示す。ヘリウム照射により不純物欠陥１１４が導入されてキャリアライフタイムが短くなっている低キャリアライフタイム領域１３４と、不純物欠陥１１４が導入されていない領域と、の境界を、ｐ+型ウェル領域１１６の輪郭を示す破線よりも粗い破線で示す。パッシベーション保護膜（ポリイミド保護膜１２１～１２３）を、輪郭を太線としてハッチングで示す。
　符号１０２，１０８，１０９，１１１，１１３，１１５は、それぞれ、ＩＧＢＴ領域１３１のＩＧＢＴのｐ型ベース領域、層間絶縁膜、エミッタ電極、ｐ+型コレクタ領域、ｎ型フィールドストップ領域およびコレクタ電極である。符号１１２は、ＦＷＤ領域１３２のＦＷＤのｎ+型カソード領域である。ｐ型ベース領域１０２、おもて面電極１０９およびコレクタ電極１１５は、ＦＷＤ領域１３２にも配置され、それぞれＦＷＤのｐ型アノード領域、アノード電極およびカソード電極を兼ねる。トレンチ１０５、ゲート絶縁膜１０６およびゲート電極１０７からなるトレンチゲート構造は、ＦＷＤ領域１３２にも配置されている。
　不純物欠陥１１４の導入方法について、ヘリウム照射により不純物欠陥１１４を導入する場合を例に説明する。図１６，１７は、従来の半導体装置の製造途中の状態を示す断面図である。図１６に示すように、半導体ウエハ１１０’の裏面（ｐ+型コレクタ領域１１１側の主面）からヘリウム照射１５２を行う場合、半導体ウエハ１１０’の裏面から深い位置で不純物欠陥１１４の欠陥量が最大（欠陥ピーク）となるように高加速エネルギーでヘリウム照射１５２を行うため、遮蔽能の高いメタルマスク１５１を遮蔽膜として用いる。
　具体的には、半導体ウエハ１１０’にＩＧＢＴおよびＦＷＤの素子構造を形成した後、半導体ウエハ１１０’の裏面に対向するように、例えばクリップやネジ（不図示）等で半導体ウエハ１１０’にメタルマスク１５１を固定する。このメタルマスク１５１をマスクとして半導体ウエハ１１０’の裏面からヘリウム照射１５２を行うことで、メタルマスク１５１の開口部１５１ａから、ＩＧＢＴ領域１３１のオーバーラップ領域１３３およびＦＷＤ領域１３２において半導体ウエハ１１０’の裏面からトレンチ１０５の底面よりも浅い位置に不純物欠陥１１４を導入する。
　メタルマスク１５１は、切削加工やワイヤカット加工等で機械的に加工されるため、開口部１５１ａの位置精度や加工精度に劣る。また、メタルマスク１５１は、半導体ウエハ１１０’との位置合わせ（アライメント）精度が数十μｍ程度となるため、フォトリソグラフィにより形成されてサブミクロンレベルで位置合わせ可能なレジスト膜１６１（図１７参照）と比較して位置合わせ精度が劣る。図１７に示すように、半導体ウエハ１１０’のおもて面からヘリウム照射１６２を行う場合、メタルマスク１５１よりも加工精度や位置合わせ精度が有利なレジスト膜１６１を遮蔽膜として用いることができる。
　具体的には、半導体ウエハ１１０’にＩＧＢＴおよびＦＷＤの素子構造を形成した後、半導体ウエハ１１０’のおもて面上に、ＩＧＢＴ領域１３１のオーバーラップ領域１３３およびＦＷＤ領域１３２を露出する開口部１６１ａを有するレジスト膜１６１を形成する。このレジスト膜１６１をマスク（遮蔽膜）としてエミッタ電極１０９越しにヘリウム照射１６２を行うことで、ＩＧＢＴ領域１３１のオーバーラップ領域１３３およびＦＷＤ領域１３２において、半導体ウエハ１１０’のおもて面からトレンチ１０５の底面よりも深い位置に不純物欠陥１１４を導入する。
　レジスト膜を遮蔽膜として用いて不純物を選択的に注入する方法として、スピンコート法を用いたレジスト塗布時および乾燥後のレジスト膜の端部除去時に半導体ウエハの回転数を制御することで、ヘリウム照射時の遮蔽膜として用いることができる２２０μｍ以上の厚さのレジスト膜を形成する方法が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、高粘度のレジストを用いることや、レジスト塗布を２回以上行うことでレジスト膜の所定厚さを確保している。また、下記特許文献１には、ポジレジストおよびネガレジストのいずれにも適用可能であることが開示されている。
　また、レジスト膜を遮蔽膜として用いて不純物を選択的に注入する別の方法として、注入される不純物の半導体基板中における飛程に基づいてレジスト膜の厚さを決定し、不純物注入を必要としない領域に不純物注入されることを防止する方法が提案されている（例えば、下記特許文献２参照。）。下記特許文献２には、遮蔽膜に用いることができる厚いレジスト膜として、ネガ型の感光性ドライフィルムを用いることが開示されている。また、下記特許文献２には、インクジェット法でレジストを吐出して、所定箇所に所定厚さのレジスト膜を形成することが開示されている。
国際公開第２０１８／１０５２９９号 特開２０１７－０９２２５６号公報
　上述したように半導体ウエハ１１０’のおもて面からヘリウム照射１６２を行う場合、レジスト膜１６１を遮蔽膜として用いることができる（図１７参照）。半導体ウエハ１１０’のおもて面にレジスト膜１６１を形成する場合、すでに形成されたおもて面素子構造によって半導体ウエハ１１０’のおもて面に生じた段差（以下、半導体ウエハ１１０’のおもて面の段差とする）上にレジストを塗布することとなる。この際に、半導体ウエハ１１０’のおもて面の段差によって、レジスト膜１６１の厚さが均一にならないことがある。
　半導体ウエハ１１０’のおもて面の段差とは、ポリイミド保護膜１２１の表面と、ポリイミド保護膜１２１の開口部１２１ａに露出するおもて面電極１０９の表面と、の高低差によって生じる段差である。半導体ウエハ１１０’のおもて面に形成したレジスト膜１６１の厚さが均一になっていない状態を図１１に示す。図１１は、従来の半導体装置の製造途中の状態を示す断面図である。図１１では、半導体ウエハ１１０’のおもて面側に形成されたおもて面素子構造のトレンチゲート構造と、半導体ウエハ１１０’の裏面側の素子構造と、を図示省略する。
　具体的には、図１１に示すように、一般的に、レジスト膜１６１は、半導体ウエハ１１０’のおもて面上においてポリイミド保護膜１２１等の他の部分よりも高い部分付近で厚さｔ１０１，ｔ１０３が厚くなり、当該高い部分から離れた部分で厚さｔ１０２が薄くなりやすい。レジスト膜１６１に厚さｔ１０２の薄くなっている部分がある場合、本来遮断すべきＩＧＢＴ領域１３１のオーバーラップ領域１３３以外の部分にも、ヘリウム照射１６２時にヘリウム（または水素イオン照射による水素イオン）が導入されてしまう。
　ＩＧＢＴ領域１３１のオーバーラップ領域１３３以外の部分にヘリウムや水素イオンが導入されてしまった場合、ＩＧＢＴ領域１３１で漏れ電流の増大、導通損失の増大およびゲート閾値電圧の低下などが生じるため、ＩＧＢＴ特性の悪化につながる。この問題を解消するには、レジスト膜１６１の厚さｔ１０２の薄くなっている部分がヘリウム照射１６２時の遮蔽膜として用いることができる程度に厚くなるように、レジスト膜１６１の厚さを全体的に厚くすればよい。
　しかしながら、レジスト膜１６１の全体の厚さをさらに厚くするためには、レジスト材料の変更や、レジスト使用量の増大等の設計変更を行う必要がある。レジスト使用量の増大には、レジスト膜１６１となるレジスト膜が２層積層されるようにレジストを塗布することも含まれる。これらレジスト膜１６１の厚さを厚くするための対策は、一般的にコスト増大につながるという問題がある。
　この発明は、上述した従来技術による問題点を解消するため、レジスト膜を遮蔽膜として用いて所定領域に位置精度よく所定不純物を導入することができるとともに、コスト増大を防止することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体基板のおもて面に所定の素子構造を形成する第１工程を行う。前記半導体基板のおもて面に、前記素子構造を保護する保護膜を形成する第２工程を行う。前記半導体基板のおもて面において前記保護膜の開口部に、前記保護膜から所定距離で離れて、材料膜の所定パターンを形成する第３工程を行う。前記半導体基板のおもて面に、前記保護膜および前記材料膜を覆い、かつ不純物欠陥の導入領域が開口したレジスト膜を形成する第４工程を行う。前記レジスト膜をマスクとして、前記半導体基板の内部に前記不純物欠陥を導入する第５工程を行う。前記第３工程では、少なくとも前記保護膜から１ｍｍ未満の前記所定距離に少なくとも１つの前記材料膜を形成する。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記材料膜は複数存在し、前記第３工程では、複数の前記材料膜を１ｍｍ未満の間隔で配置することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記材料膜を前記レジスト膜で完全に覆うことを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程では、前記材料膜から、当該材料膜を覆う前記レジスト膜の端部までの距離を２０μｍ以上１ｍｍ未満にすることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記保護膜の高さの半分以上で、かつ前記保護膜の高さと同じ高さ以下の高さで前記材料膜を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記半導体基板のおもて面に平行な方向に直線状に延在する前記材料膜を形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程は、前記第２工程と同時に行い、前記材料膜を前記保護膜と同じ材料で形成することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記保護膜は、ポリイミド膜であることを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記素子構造として、前記半導体基板の活性領域の第１領域に絶縁ゲート型バイポーラトランジスタを形成し、かつ前記活性領域の、前記第１領域を除く第２領域に、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードを形成する。前記第２工程では、前記開口部に前記活性領域を露出する前記保護膜を形成する。前記第３工程では、前記保護膜の前記開口部において前記第１領域に前記材料膜の所定パターンを形成する。前記第５工程では、前記レジスト膜をマスクとして、前記第２領域の全域に前記不純物欠陥を導入することを特徴とする。
　また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記レジスト膜をマスクとして、前記第１領域の、前記第２領域との境界付近に前記不純物欠陥を導入することを特徴とする。
　また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板のおもて面に、所定の素子構造が設けられている。前記素子構造は、前記半導体基板の活性領域の第１領域に設けられた絶縁ゲート型バイポーラトランジスタと、前記活性領域の、前記第１領域を除く第２領域に設けられ、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードと、である。
　前記半導体基板のおもて面に、前記素子構造を保護する保護膜が設けられている。前記保護膜は、前記活性領域を露出する開口部を有する。前記保護膜の前記開口部において前記第１領域に、前記保護膜から所定距離で離れて、少なくとも１つの材料膜が所定パターンで設けられている。前記第２領域の全域に、不純物欠陥が導入されてキャリアライフタイムが短くなっている低キャリアライフタイム領域が設けられている。前記材料膜は、少なくとも前記保護膜から１ｍｍ未満の前記所定距離に配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記材料膜は、複数存在し、前記第１領域に１ｍｍ未満の間隔で複数の前記材料膜が配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記材料膜の高さは、前記保護膜の高さの半分以上で、かつ前記保護膜の高さと同じ高さ以下であることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記保護膜は、ポリイミド膜である。前記材料膜は、前記保護膜と同じポリイミド膜であることを特徴とする。
　上述した発明によれば、半導体ウエハ（半導体基板）のおもて面上の保護膜および材料膜によるパターン間隔を狭くすることができる。これによって、半導体ウエハのおもて面の段差の高い部分を増やすことができ、半導体ウエハの面内において、レジスト膜を、保護膜からの距離によらず、遮蔽膜として機能させることができる略均一な厚さで形成することができる。
　本発明にかかる半導体装置および半導体装置の製造方法によれば、レジスト膜を遮蔽膜として用いて所定領域に位置精度よく所定不純物を導入することができるとともに、コスト増大を防止することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。 図６は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。 図７は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。 図８は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。 図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。 図１０は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。 図１１は、従来の半導体装置の製造途中の状態を示す断面図である。 図１２は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 図１３は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。 図１４は、図１２の切断線ＡＡ－ＡＡ’における断面構造の一例を示す断面図である。 図１５は、図１２の切断線ＡＡ－ＡＡ’における断面構造の一例を示す断面図である。 図１６は、従来の半導体装置の製造途中の状態を示す断面図である。 図１７は、従来の半導体装置の製造途中の状態を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見た状態を示す平面図である。図１に示す実施の形態１にかかる半導体装置４０は、半導体基板（半導体チップ）１０の活性領域４１に、ＩＧＢＴの動作領域となるＩＧＢＴ領域（第１領域）３１と、ＦＷＤの動作領域となるＦＷＤ領域（第２領域）３２と、を備え、ヘリウム（Ｈｅ）照射によりキャリアライフタイムキラーとなる不純物欠陥１４（図２中に×印で示す）がＦＷＤ領域３２に導入されたＲＣ－ＩＧＢＴである。
　ＩＧＢＴ領域３１とＦＷＤ領域３２とは、半導体基板１０のおもて面（後述するｎ+型エミッタ領域３側の主面：図２参照）に平行な第１方向Ｘに互いに接して交互に繰り返し配置されている。ＩＧＢＴ領域３１およびＦＷＤ領域３２は、半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに延在するストライプ状に配置されている。活性領域４１において第１方向Ｘに最も外側（チップ端部側）には、ＩＧＢＴ領域３１が配置される。
　ＩＧＢＴ領域３１の後述するオーバーラップ領域３３の全域およびＦＷＤ領域３２の全域において半導体基板１０の内部には、不純物欠陥１４（図２参照）が導入されている。不純物欠陥１４が導入されていることで、ＦＷＤ領域３２での少数キャリアのキャリアライフタイムが短くなり、ＦＷＤの逆回復時間を短くすることができる。不純物欠陥１４は、ヘリウム照射により導入されたヘリウム（Ｈｅ）欠陥であってもよいし、水素イオン（Ｈ+）照射により導入された水素イオン欠陥であってもよい。
　ＩＧＢＴ領域３１のうち、隣り合うＦＷＤ領域３２との境界から第１方向Ｘに所定幅ｘ３までの部分（オーバーラップ領域）３３は、ＩＧＢＴとして動作しない無効領域である。オーバーラップ領域３３はＩＧＢＴの特性を低下させるため、ＦＷＤ領域３２に不純物欠陥１４を導入する際に、オーバーラップ領域３３にも不純物欠陥１４を故意に導入している。ＩＧＢＴ領域３１の、オーバーラップ領域３３を含めて、ＩＧＢＴとして動作する領域である。本実施の形態では、オーバーラップ領域３３のある場合で説明するが、オーバーラップ領域３３の無い場合でもよく、また、ＦＷＤ領域３２側で不純物欠陥１４が形成されない領域がある場合でもよい。
　半導体基板１０は、例えば矩形状の平面形状を有する。半導体基板１０の幅（チップサイズ）は、１辺が例えば４ｍｍ以上２０ｍｍ以下程度である。ＩＧＢＴ領域３１の第１方向Ｘの幅ｘ１は、例えば１２００μｍ程度である。ＦＷＤ領域３２の第１方向Ｘの幅ｘ２は、例えば６００μｍ程度である。活性領域４１は、例えば矩形状の平面形状を有する。活性領域４１は、ＩＧＢＴがオン状態のときに電流が流れる領域である。活性領域４１の周囲は、エッジ終端領域４２に囲まれている。
　エッジ終端領域４２は、活性領域４１と半導体基板１０の端部（チップ端部）との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域４２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）１７やフィールドプレート（ＦＰ：Ｆｉｅｌｄ　Ｐｌａｔｅ）１９などの耐圧構造が配置されている（図２参照）。
　半導体基板１０のおもて面は、パッシベーション保護膜となるポリイミド膜（ポリイミド保護膜）２１で覆われている。ポリイミド保護膜２１には、活性領域４１の全域を露出する開口部２１ａと、エッジ終端領域４２を選択的に露出する１つ以上の開口部２１ｂと、が形成されている。活性領域４１の全域を露出する開口部２１ａには、おもて面電極９（図２参照）が露出されている。おもて面電極９の、ポリイミド保護膜２１の開口部２１ａに露出する部分は、おもて面電極９の電位を外部へ引き出すおもて面電極パッドとして機能する。
　エッジ終端領域４２を選択的に露出する開口部２１ｂ（図１には４つ図示）には、おもて面電極パッド以外の電極パッドが露出されている。おもて面電極パッド以外の電極パッドとは、例えば、ＩＧＢＴ領域３１に配置されたＩＧＢＴのゲート電極７（図２参照）に電気的に接続されたゲートパッドや、ＩＧＢＴに流れる例えばサージ等の過電流（ＯＣ：Ｏｖｅｒ　Ｃｕｒｒｅｎｔ）を検出する電流センスの電極パッド、ダイオードの温度特性を利用しての温度を検出する温度センス部の電極パッド等である。
　ポリイミド保護膜２１は、エッジ終端領域４２において半導体基板１０のおもて面を覆い、活性領域４１を略矩形状に囲む。すなわち、ポリイミド保護膜２１は、電極パッドが形成される部分に開口部２１ａ，２１ｂを有し、電極パッドが形成されない部分を覆って保護する。ポリイミド保護膜２１の内側（チップ中央側）の端部は活性領域４１とエッジ終端領域４２との間の中間領域４３に延在していてもよく、その端部位置は設計条件で決まる。ポリイミド保護膜２１の開口部２１ａに、中間領域４３が露出されていてもよい。
　ポリイミド保護膜２１の開口部２１ａ内において、各ＩＧＢＴ領域３１には、後述するオーバーラップ領域３３以外の部分に、パッシベーション保護膜として機能しないダミーのポリイミド膜（以下、ダミーパターン用ポリイミド膜（材料膜）とする）２２が選択的に設けられている。ダミーパターン用ポリイミド膜２２は、半導体基板１０内に不純物欠陥１４を導入するために行う後述するヘリウム照射時に遮蔽膜として用いられるレジスト膜５２（図３，４参照）を略均一な厚さで形成するために配置され、そのままの状態で製品（半導体装置４０）に残されたものである。
　ダミーパターン用ポリイミド膜２２は、ポリイミド保護膜２１との距離ｗ１、オーバーラップ領域３３からの距離ｗ２、および、隣り合うダミーパターン用ポリイミド膜２２との距離ｗ３が後述する範囲内となるように配置される。これらの距離ｗ１～ｗ３でダミーパターン用ポリイミド膜２２のダミーパターンが配置されることで、半導体装置４０の作製（製造）時にポリイミド保護膜２１およびダミーパターン用ポリイミド膜２２を覆うレジスト膜５２を略均一な厚さで形成することができる。厚さが略均一とは、プロセスのばらつきによって許容される誤差を含む範囲で略同じ厚さであることを意味する。
　具体的には、ダミーパターン用ポリイミド膜２２は、例えば、第２方向Ｙに延在する直線状に互いに平行に複数設けられている。ダミーパターン用ポリイミド膜２２は、第２方向Ｙに延在してポリイミド保護膜２１に連結されていてもよい。ダミーパターン用ポリイミド膜２２は、少なくとも、第１方向Ｘに最も外側のＩＧＢＴ領域３１に１つ配置される。この第１方向Ｘに最も外側のＩＧＢＴ領域３１に配置される１つのダミーパターン用ポリイミド膜２２は、複数のダミーパターン用ポリイミド膜２２のうち、第１方向Ｘに最も外側に配置された第１ポリイミド膜２２ａである。
　第１ポリイミド膜２２ａは、ポリイミド保護膜２１の、第２方向Ｙに平行な辺に沿った部分との距離ｗ１が例えば１ｍｍ未満程度である。また、ダミーパターン用ポリイミド膜２２は、後述するオーバーラップ領域３３からの距離ｗ２、および、隣り合うダミーパターン用ポリイミド膜２２との距離ｗ３の条件を満たすように各ＩＧＢＴ領域３１に１つ以上配置されている。複数のダミーパターン用ポリイミド膜２２のうち、第１ポリイミド膜２２ａ以外の第２ポリイミド膜２２ｂは、第１ポリイミド膜２２ａよりも内側に配置されている。
　第２ポリイミド膜２２ｂは、第１方向Ｘに最も外側のＩＧＢＴ領域３１における第１ポリイミド膜２２ａとオーバーラップ領域３３との間、および、第１方向Ｘに最も外側のＩＧＢＴ領域３１以外のＩＧＢＴ領域３１に配置される。第１方向Ｘに最も外側のＩＧＢＴ領域３１において第１ポリイミド膜２２ａからオーバーラップ領域３３までの距離（後述する距離ｗ２）が１ｍｍ未満程度である場合、第２ポリイミド膜２２ｂは、第１方向Ｘに最も外側のＩＧＢＴ領域３１に配置されていなくてもよい。
　ダミーパターン用ポリイミド膜２２は、隣り合うオーバーラップ領域３３から離れて配置されている。具体的には、ダミーパターン用ポリイミド膜２２は、隣り合うオーバーラップ領域３３から例えば２０μｍ以上１ｍｍ未満程度の距離ｗ２で離れていることがよい。上記距離ｗ２の下限値は、半導体装置４０の作製時にレジスト膜５２でダミーパターン用ポリイミド膜２２を完全に覆うために必要な、レジスト膜５２の端部からダミーパターン用ポリイミド膜２２までの最小距離（図４の符号ｗ２’）である。上記距離ｗ２の上限値は、実施の形態１の効果を得るための上限の限界値である。隣り合うダミーパターン用ポリイミド膜２２間の距離ｗ３は、例えば１ｍｍ未満程度である。すなわち、複数のダミーパターン用ポリイミド膜２２は、１ｍｍ未満の間隔で配置されている。
　ダミーパターン用ポリイミド膜２２の高さｈ１（図２参照）は、ダミーパターン用ポリイミド膜２２の高さの半分以上程度で、かつポリイミド保護膜２１の高さと略同じ高さ以下程度である。ダミーパターン用ポリイミド膜２２の高さｈ１が低いほど、後述するレジスト膜５２の形成時にレジストの広がりがよくなる。ダミーパターン用ポリイミド膜２２の高さｈ１をポリイミド保護膜２１の高さ以下にすることで、半導体装置４０の作製時にダミーパターン用ポリイミド膜２２を覆うように形成されるレジスト膜５２を略均一な厚さで形成することができる。また、ダミーパターン用ポリイミド膜２２を半導体基板１０のおもて面に平行な直線状に配置することで、レジスト膜５２の形成時にレジストが広がりやすくなる。
　ダミーパターン用ポリイミド膜２２の幅ｗ４および高さｈ１は等しい（幅ｗ４：高さｈ１＝１：１）。ダミーパターン用ポリイミド膜２２の幅ｗ４が広いほど、ダミーパターン用ポリイミド膜２２の強度が高くなるが、ダミーパターン用ポリイミド膜２２の幅ｗ４が広いほど、おもて面電極９がダミーパターン用ポリイミド膜２２で覆われる表面積が大きくなり、半導体基板１０の放熱性が低下する。このため、ダミーパターン用ポリイミド膜２２の幅ｗ４は、ダミーパターン用ポリイミド膜２２の強度が確保される範囲で可能な限り狭いことが好ましい。
　また、ダミーパターン用ポリイミド膜２２は、ワイヤーボンディング箇所には配置されない。ダミーパターン用ポリイミド膜２２間におけるおもて面電極９の表面に、ワイヤーボンディングされる。ダミーパターン用ポリイミド膜２２間においておもて面電極９に例えば５００μｍ径のワイヤー（不図示）をボンディングする場合、ダミーパターン用ポリイミド膜２２にワイヤーボンディングツールによる荷重がかかるが、半導体装置４０の電気的特性に悪影響は及ばない。ボンディングワイヤーの形状は、線状でもよいし、リボン状であってもよい。
　ダミーパターン用ポリイミド膜２２は、不純物欠陥１４が導入される低キャリアライフタイム領域３４には配置されない。ダミーパターン用ポリイミド膜２２が後述する不純物欠陥１４を導入するためのヘリウム照射時に遮蔽膜として機能してしまうからである。ダミーパターン用ポリイミド膜２２のダミーパターンに代えて、後述するように他の材料を用いた材料膜のダミーパターンが配置されていてもよい。ダミーパターン用ポリイミド膜２２のダミーパターンは、各ＩＧＢＴ領域３１で異なるレイアウトに配置されていてもよい。
　図１では、活性領域４１とエッジ終端領域４２との間の中間領域４３の輪郭を破線で示す。不純物欠陥１４が導入されてキャリアライフタイムが短くなっている低キャリアライフタイム領域３４と、不純物欠陥１４が導入されていない領域と、の境界を、中間領域４３の輪郭を示す破線よりも粗い破線で示す。ＩＧＢＴ領域３１の、不純物欠陥１４が導入されていない領域とは、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域である。ポリイミド保護膜２１およびダミーパターン用ポリイミド膜２２を、輪郭を太線としてハッチングで示す（図６～１０においても同様）。
　次に、実施の形態１にかかる半導体装置４０の断面構造について説明する。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図２に示すように、実施の形態１にかかる半導体装置４０は、上述したように、半導体基板（半導体チップ）１０に活性領域４１およびエッジ終端領域４２を備え、活性領域４１にＩＧＢＴ領域３１およびＦＷＤ領域３２を備える。半導体基板１０の内部には、活性領域４１からエッジ終端領域４２へ延在して半導体基板１０の端部に達するｎ-型ドリフト領域１が設けられている。
　活性領域４１において、半導体基板１０のおもて面とｎ-型ドリフト領域１との間に、ｐ型ベース領域２が設けられている。ＩＧＢＴ領域３１において、半導体基板１０のおもて面とｐ型ベース領域２との間に、ｐ型ベース領域２に接し、かつ半導体基板１０のおもて面に露出されるように、ｎ+型エミッタ領域３およびｐ+型コンタクト領域（不図示）が選択的に設けられている。ｎ+型エミッタ領域３およびｐ+型コンタクト領域は、例えば、互いに接して、第２方向Ｙに交互に繰り返し配置されている。
　図２には、ｎ+型エミッタ領域３を通り、第１方向Ｘに平行な切断線Ａ－Ａ’における断面構造を示し、第１方向Ｘに平行でｐ+型コンタクト領域を通る切断線における断面構造を図示省略する。ｐ+型コンタクト領域は設けられていなくてもよい。ｐ+型コンタクト領域が設けられていない場合、ｎ+型エミッタ領域３は第２方向Ｙに点在して配置される。第２方向Ｙに点在する隣り合うｎ+型エミッタ領域３間において、半導体基板１０のおもて面にｐ型ベース領域２が露出される。
　ｎ-型ドリフト領域１とｐ型ベース領域２との間に、ｎ-型ドリフト領域１およびｐ型ベース領域２に接して、ｎ型キャリア蓄積（ＣＳ：Ｃａｒｒｉｅｒ　Ｓｔｏｒａｇｅ）領域４が設けられていてもよい。ｎ型キャリア蓄積領域４は、ＩＧＢＴのオン時に正孔を蓄積させて半導体基板１０のおもて面側の表面抵抗を低減させ、ＩＧＢＴのオン抵抗を低減させる機能を有する。ｎ型キャリア蓄積領域４が設けられていない場合、ｎ-型ドリフト領域１とｐ型ベース領域２とが互いに接する。
　トレンチ５は、ｎ+型エミッタ領域３、ｐ+型コンタクト領域、ｐ型ベース領域２およびｎ型キャリア蓄積領域４を貫通してｎ-型ドリフト領域１に達する。トレンチ５は第２方向Ｙにストライプ状に延在して、後述するｐ+型ウェル領域１６内で終端している。トレンチ５は、後述するようにＦＷＤ領域３２にも配置される。第１方向Ｘに最も外側のトレンチ５は、中間領域４３に配置される。トレンチ５の内部には、ゲート絶縁膜６を介してゲート電極７が設けられている。
　ＦＷＤ領域３２には、ＩＧＢＴ領域３１と同様に、ｐ型ベース領域２、ｎ型キャリア蓄積領域４、トレンチ５、ゲート絶縁膜６およびゲート電極７が設けられている。ｐ型ベース領域２およびｎ型キャリア蓄積領域４は、ＩＧＢＴ領域３１からＦＷＤ領域３２に延在している。ＦＷＤ領域３２においてｐ型ベース領域２はｐ型アノード領域として機能する。トレンチ５は、ＩＧＢＴ領域３１のトレンチ５と同じピッチで、ＩＧＢＴ領域３１のトレンチ５に平行に配置されている。ＦＷＤ領域３２には、ｎ+型エミッタ領域３は設けられていない。
　半導体基板１０の裏面とｎ-型ドリフト領域１との間には、ｐ+型コレクタ領域１１、ｎ+型カソード領域１２およびｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ　Ｓｔｏｐ）領域１３が設けられている。ｐ+型コレクタ領域１１は、ＩＧＢＴ領域３１に配置され、半導体基板１０の裏面に露出されている。第１方向Ｘに最も外側のＩＧＢＴ領域３１に配置されたｐ+型コレクタ領域１１は、ＩＧＢＴ領域３１からエッジ終端領域４２へ延在して半導体基板１０の端部に達する。
　ｎ+型カソード領域１２は、ＦＷＤ領域３２に配置され、半導体基板１０の裏面に露出されている。ｎ+型カソード領域１２は、第１方向Ｘにｐ+型コレクタ領域１１に接し、ｐ+型コレクタ領域１１に並列に配置されている。ｎ型ＦＳ領域１３は、ｎ-型ドリフト領域１に接し、活性領域４１からエッジ終端領域４２へ延在して半導体基板１０の端部に達する。ｎ型ＦＳ領域１３は、ＩＧＢＴのオフ時にｐ型ベース領域２とｎ型キャリア蓄積領域４とのｐｎ接合から伸びる空乏層の伸びを抑制する機能を有する。
　ＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２においてｎ-型ドリフト領域１の内部には、ｎ-型ドリフト領域１とｎ型キャリア蓄積領域４との界面付近に、不純物欠陥１４が導入されている。不純物欠陥１４は、例えば、半導体基板１０のおもて面から例えば１５μｍ程度の深さで、かつ半導体基板１０の裏面から例えば１００μｍ程度の深さに不純物濃度ピーク（最大値）を有する。ＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２は、不純物欠陥１４が導入されてキャリアライフタイムが短くなっている低キャリアライフタイム領域３４である。
　中間領域４３の全域には、半導体基板１０のおもて面とｎ-型ドリフト領域１との間に、ｐ+型ウェル領域１６が設けられている。このｐ+型ウェル領域１６よりも内側の部分が活性領域４１であり、ｐ+型ウェル領域１６と半導体基板１０の端部との間の部分がエッジ終端領域４２である。ｐ+型ウェル領域１６は、ｎ-型ドリフト領域１およびｐ型ベース領域２に接し、かつ半導体基板１０のおもて面に露出されている。ｐ+型ウェル領域１６は、半導体基板１０のおもて面からトレンチ５よりも深い位置に達し、第１方向Ｘに最も外側のトレンチ５の全体を囲む。ｐ+型ウェル領域１６は、トレンチ５の第２方向Ｙの端部において、トレンチ５の底面を囲む。
　エッジ終端領域４２において半導体基板１０のおもて面とｎ-型ドリフト領域１との間には、ｐ+型ウェル領域１６よりも外側に、ｐ+型ウェル領域１６と離れて、フローティング（浮遊）のｐ型領域であるフィールドリミッティングリング（ＦＬＲ）１７が複数設けられている。また、エッジ終端領域４２において半導体基板１０のおもて面とｎ-型ドリフト領域１との間には、ＦＬＲ１７よりも外側に、ＦＬＲ１７と離れて、ｎ型チャネルストッパ領域１８が選択的に設けられている。
　ＦＬＲ１７およびｎ型チャネルストッパ領域１８は、ｎ-型ドリフト領域１に接し、かつ半導体基板１０のおもて面に露出されている。ＦＬＲ１７は、略矩形状の平面形状（不図示）でｐ+型ウェル領域１６の周囲を同心円状に囲む。ｎ型チャネルストッパ領域１８は、半導体基板１０の端部に露出されている。層間絶縁膜８ａは、活性領域４１において半導体基板１０のおもて面に設けられ、ゲート電極７を覆う。フィールド酸化膜８ｂは、エッジ終端領域４２において半導体基板１０のおもて面に設けられている。
　おもて面電極９は、ＩＧＢＴ領域３１において、層間絶縁膜８ａのコンタクトホールを介してｎ+型エミッタ領域３およびｐ+型コンタクト領域に接して電気的に接続されている。ＩＧＢＴ領域３１にｐ+型コンタクト領域が設けられていない場合、おもて面電極９は、ＩＧＢＴ領域３１においてｎ+型エミッタ領域３およびｐ型ベース領域２に接して電気的に接続されている。おもて面電極９は、層間絶縁膜８ａによってゲート電極７と電気的に絶縁されている。
　おもて面電極９は、ＦＷＤ領域３２において、層間絶縁膜８ａのコンタクトホールを介してｐ型ベース領域２（ｐ+型コンタクト領域が設けられている場合にはｐ型ベース領域２およびｐ+型コンタクト領域）に接して電気的に接続されている。おもて面電極９は、アノード電極を兼ねる。おもて面電極９は、活性領域４１から中間領域４３へ延在し、ｐ+型ウェル領域１６上で終端している。おもて面電極９は、中間領域４３において、層間絶縁膜８ａのコンタクトホールを介してｐ+型ウェル領域１６に接して電気的に接続されている。
　ＦＰ１９は、おもて面電極９と離れて、深さ方向Ｚに各ＦＬＲ１７にそれぞれ対向する位置に配置されている。各ＦＰ１９は、それぞれ、フィールド酸化膜８ｂのコンタクトホールを介して深さ方向Ｚに対向するＦＬＲ１７に接して電気的に接続されている。チャネルストッパ電極２０は、ＦＰ１９と離れて、深さ方向Ｚにｎ型チャネルストッパ領域１８に対向する位置に配置されている。チャネルストッパ電極２０は、フィールド酸化膜８ｂのコンタクトホールを介してｎ型チャネルストッパ領域１８に接して電気的に接続されている。
　ポリイミド保護膜２１は、エッジ終端領域４２のほぼ全域に設けられ、ＦＰ１９およびチャネルストッパ電極２０を覆う。ポリイミド保護膜２１は、エッジ終端領域４２から中間領域４３へ延在して、おもて面電極９の端部を覆う。ダミーパターン用ポリイミド膜２２は、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域において、おもて面電極９上に選択的に設けられている。裏面電極１５は、半導体基板１０の裏面全面に設けられｐ+型コレクタ領域１１およびｎ+型カソード領域１２に接して電気的に接続されている。裏面電極１５は、コレクタ電極およびカソード電極を兼ねる。
　次に、実施の形態１にかかる半導体装置４０の製造方法について、耐圧１２００ＶクラスのＲＣ－ＩＧＢＴを作製する場合を例に説明する。図３，４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図５は、実施の形態１にかかる半導体装置の製造途中の状態の別の一例を示す断面図である。図３～５は、ヘリウム照射時に遮蔽膜として用いるレジスト膜５２の形成後の状態を示している。図３には、半導体ウエハ１０’のダイシング領域５１付近を示す。
　図４，５には、半導体ウエハ１０’に複数設けられた、半導体ウエハ１０’から切断されたときに半導体基板１０（図１参照）となるチップ領域５０の１つを示す。図３～５では、ｎ+型エミッタ領域３、ｐ+型コンタクト領域、トレンチゲート構造、層間絶縁膜８ａ、フィールド酸化膜８ｂおよび半導体ウエハ１０’の裏面側の各部を図示省略する。さらに、図４，５では、ｎ型キャリア蓄積領域４およびエッジ終端領域４２の耐圧構造を図示省略する。図３～５で図示省略した各部については図１，２を参照して説明する。
　まず、ｎ-型ドリフト領域１となる比抵抗の高いｎ-型の半導体ウエハ１０’を用意する。半導体ウエハ１０’のおもて面は、例えば（００１）面であってもよい。半導体ウエハ１０’の厚さ（後述するバックグラインド前の厚さ）は、例えば７２５μｍであってもよい。次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０’の各チップ領域５０の活性領域４１の全域に、ｐ型ベース領域２およびｎ型キャリア蓄積領域４を形成する。
　次に、半導体ウエハ１０’のおもて面を熱酸化して、エッジ終端領域において半導体ウエハ１０’のおもて面を覆うフィールド酸化膜８ｂを形成する。次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ領域３１においてｐ型ベース領域２およびｎ型キャリア蓄積領域４を貫通してｎ-型ドリフト領域１に達するトレンチ５を形成する。次に、例えば熱酸化により、トレンチ５の内壁に沿ってゲート絶縁膜６を形成し、トレンチ５の内部にポリシリコン（ｐｏｌｙ－Ｓｉ）層を埋め込むことでゲート電極７を形成する。
　次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０’の各チップ領域５０の活性領域４１のＩＧＢＴ領域３１に、ｎ+型エミッタ領域３およびｐ+型コンタクト領域を選択的に形成する。さらに、半導体ウエハ１０’の各チップ領域５０の中間領域４３に、ｐ+型ウェル領域１６を選択的に形成する。半導体ウエハ１０’の各チップ領域５０のＦＷＤ領域３２に、ＦＬＲ１７およびｎ型チャネルストッパ領域１８をそれぞれ選択的に形成する。
　次に、半導体ウエハ１０’のおもて面上に層間絶縁膜８ａを形成した後、層間絶縁膜８ａを選択的に除去してゲート電極７を覆う部分のみを残すことで、活性領域４１に、ｎ+型エミッタ領域３およびｐ+型コンタクト領域を露出するコンタクトホールを形成する。このとき、活性領域４１にコンタクトホールを形成する際に、フィールド酸化膜８ｂおよびゲート絶縁膜６を選択的に除去して、エッジ終端領域４２に、ＦＬＲ１７およびｎ型チャネルストッパ領域１８をそれぞれ露出するコンタクトホールを形成する。
　次に、半導体ウエハ１０’のおもて面上に、コンタクトホールを埋め込むように金属電極を形成してパターニングし、おもて面電極９、ＦＰ１９およびチャネルストッパ電極２０となる部分を残す。このとき、おもて面電極９と同時に、おもて面電極９と同じ階層に設けられる電極層（例えば、ＩＧＢＴのゲートパッド、電流センスの電極パッド、および温度センス部の電極パッド等）を形成してもよい。次に、半導体ウエハ１０’を裏面側から研削（バックグラインド）していき、製品厚さの位置まで研削する。
　次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、半導体ウエハ１０’の裏面から異なる深さに、かつそれぞれ活性領域４１からチップ領域５０の全域にわたって、ｎ+型カソード領域１２およびｎ型ＦＳ領域１３を形成する。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ+型カソード領域１２の、ＩＧＢＴ領域３１に対応する部分をｐ+型に変えることでｐ+型コレクタ領域１１を形成する（第１工程）。
　次に、図３，４に示すように、エッジ終端領域４２において半導体ウエハ１０’のおもて面上に、パッシベーション保護膜となるポリイミド保護膜２１と、ダミーパターン用ポリイミド膜２２（２２ａ，２２ｂ）のダミーパターンと、を形成する（第２，３工程）。ダミーパターン用ポリイミド膜２２のダミーパターンは、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域においておもて面電極９上に、上記距離ｗ１～ｗ３の条件で形成する。ポリイミド保護膜２１およびダミーパターン用ポリイミド膜２２は、例えば非感光性ポリイミド膜であってもよい。
　ポリイミド保護膜２１とダミーパターン用ポリイミド膜２２とを同時に形成してもよい。この場合、例えば半導体ウエハ１０’のおもて面の全体に塗布したポリイミド膜を、ウェットエッチングにより選択的に除去して、ポリイミド保護膜２１およびダミーパターン用ポリイミド膜２２となる部分を残す。ポリイミド膜を選択的に除去するにあたってウェットエッチングを用いることで、半導体ウエハ１０’のおもて面上の金属電極にダメージが及ぶことを抑制することができる。ダミーパターン用ポリイミド膜２２の断面形状は、略矩形状であってもよいし、半導体ウエハ１０’のおもて面から離れるほど幅を狭くした台形状（不図示）であってもよい。
　ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域においておもて面電極９上に上述した距離ｗ１～ｗ３の条件で所定高さｈ１の材料膜のダミーパターンが形成されていればよく、ダミーパターン用ポリイミド膜２２に代えて、他の組成や他の材料でダミーパターンを形成してもよい。例えば、ダミーパターン用ポリイミド膜２２に代えて、アルミニウム等の金属膜や、後述する遮蔽膜となるレジスト膜５２と組成の異なるレジスト膜、ポリイミド保護膜２１と組成の異なるポリイミド膜を形成してもよい。
　ポリイミド保護膜２１は、例えばダイシングラインが形成されたダイシング領域５１には形成されない。このダイシング領域５１とは、半導体ウエハ１０’の隣り合うチップ領域５０間の、半導体基板１０として用いない領域である。ダイシング領域５１の幅ｗ５は、例えば１００μｍ程度である。図３，４では、ダイシング領域５１にｎ型チャネルストッパ領域１８が形成されているが、ダイシング領域５１はダイシングされて除去される領域であるため、ダイシング領域５１に不純物拡散領域は形成されていなくてもよい。
　次に、半導体ウエハ１０’のおもて面上に、ＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２に対応する部分が開口したレジスト膜５２を形成する（第４工程）。ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域に上述したようにダミーパターン用ポリイミド膜２２（２２ａ，２２ｂ）のダミーパターンが形成されていることで、ポリイミド膜のパターン間隔（ポリイミド保護膜２１とダミーパターン用ポリイミド膜２２とのパターン間隔や、隣り合うダミーパターン用ポリイミド膜２２間のパターン間隔）が狭くなっている。
　半導体ウエハ１０’の面内で最も段差を高くするのは、パッシベーション保護膜のパターンである。従来方法（図１１参照）では、パッシベーション保護膜として機能するポリイミド保護膜１２１が活性領域１４１の周囲を囲むようにチップ領域１５０の外周にのみ設けられている。このため、レジスト膜１６１の、ポリイミド保護膜１２１付近の厚さｔ１０１，ｔ１０３はほぼ変わらないが、ポリイミド保護膜１２１から内側（チップ領域５０の中央側）に離れるほど、厚さｔ１０２が薄くなる。
　具体的には、レジスト膜１６１の、ポリイミド保護膜１２１から内側に１ｍｍ程度の距離ｗ１０１だけ離れた部分の厚さｔ１０２と、ポリイミド保護膜１２１付近の厚さｔ１０１，ｔ１０３との差分厚さｔ１０４は５μｍ程度である。レジスト膜１６１の厚さは、ポリイミド保護膜１２１からの距離ｗ１０１が１ｍｍを超えると、ポリイミド保護膜１２１付近の厚さｔ１０１と、ポリイミド保護膜１２１から内側に離れた部分の厚さｔ１０２と、の差分ｔ１０４だけ薄くなった状態で維持され、その表面は略平坦となる。
　したがって、ポリイミド保護膜１２１からの距離ｗ１０１が内側に１ｍｍ離れた部分で、レジスト膜１６１の厚さｔ１０２を、後述するようにヘリウム照射においてレジスト膜１６１を遮蔽膜として機能させることができる厚さである例えば４２μｍとするには、レジスト膜１６１の、ポリイミド保護膜１２１付近の厚さｔ１０１を４７μｍ以上にする必要がある。このため、レジスト膜１６１を厚く形成するために、レジスト材料の変更や、レジスト使用量の増大等の設計変更を行う必要があり、コスト増大につながる。
　一方、実施の形態１においては、活性領域４１に上述した距離ｗ１～ｗ３の条件でダミーパターン用ポリイミド膜２２のダミーパターンを配置することで、活性領域４１に、おもて面素子構造によって半導体基板１０のおもて面に生じた段差（半導体基板１０のおもて面の段差）の高い部分を増やすことができる。これによって、半導体ウエハ１０’の面内において、レジスト膜５２を、ポリイミド保護膜２１からの距離によらず、遮蔽膜として機能させることができる略均一な厚さにすることができる。
　レジスト膜５２の断面形状は、例えば、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域のみを覆う略矩形状である（図４）。この場合、レジスト膜５２の開口部５２ａの断面形状は、例えば略矩形状である。レジスト膜５２の開口部５２ａの開口幅ｘ４は、１ｍｍ未満である。レジスト膜５２の開口部５２ａには、ＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２が露出される。後述するヘリウム照射においてＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２に導入される不純物欠陥１４の不純物量は等しい。
　また、図５に示すように、レジスト膜５２’の断面形状は、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域を覆う部分よりもオーバーラップ領域３３を覆う部分で厚さを薄くした略台形状であってもよい。この場合、レジスト膜５２’の上面（上辺）の幅ｗ１６（図５）が上述した略矩形状の断面形状のレジスト膜５２の幅ｗ６（図４）と同じ条件に設定されていればよい。例えば、レジスト膜５２’の上面の幅ｗ１６は１０μｍ程度である場合、レジスト膜５２’の下面（底辺：おもて面電極９との接触面）の幅ｗ１６’は３０μｍ程度であってもよい。より好ましくは、レジスト膜５２’の上面の幅ｗ１６は１０μｍ程度である場合、レジスト膜５２’の下面の幅ｗ１６’は２０μｍ程度以下であることがよい。
　レジスト膜５２’の開口部５２ａ’の断面形状は、半導体ウエハ１０’のおもて面から離れるほど開口幅を広くした略台形状である。レジスト膜５２’の開口部５２ａ’上面側の幅ｘ４’が１ｍｍ未満である。レジスト膜５２’の開口部５２ａ’には、ＦＷＤ領域３２のみが露出される。上述したようにレジスト膜５２’はＩＧＢＴ領域３１のオーバーラップ領域３３を覆う部分で厚さが薄くなっているため、後述するヘリウム照射において、ＩＧＢＴ領域３１のオーバーラップ領域３３にも、ＦＷＤ領域３２よりも少ない不純物量で不純物欠陥１４が導入される。
　レジスト膜５２，５２’のレジスト材料の粘度を調整したり、ダミーパターン用ポリイミド膜２２の形成後、レジスト膜５２，５２’の形成前に、半導体ウエハ１０’のおもて面全体をシンナー等の溶剤で濡らしてレジストの濡れ広がりをよくするプリウェット処理を行うことで、隣り合うポリイミド保護膜２１とダミーパターン用ポリイミド膜２２との間や、隣り合うダミーパターン用ポリイミド膜２２間でのレジストの濡れ広がりをよくしてもよい。レジスト膜５２，５２’となるレジスト膜が２層積層されるようにレジストを塗布してもよい。
　次に、レジスト膜５２をマスク（遮蔽膜）として半導体ウエハ１０’のおもて面からヘリウム照射を行い、ｎ-型ドリフト領域１の内部の、ｎ型キャリア蓄積領域４との界面付近に、ライフタイムキラーとなるヘリウムの不純物欠陥１４を導入（形成）する（第５工程）。ヘリウム照射の飛程は、半導体ウエハ１０’のおもて面から例えば１５μｍ程度である。このヘリウム照射においてレジスト膜５２を遮蔽膜として機能させるには、レジスト膜５２の厚さｔ１，ｔ２は４２μｍ以上程度必要であり、好ましくは４５μｍ以上程度であることがよい。
　このヘリウム照射により、レジスト膜５２の開口部５２ａに露出するＩＧＢＴ領域３１のオーバーラップ領域３３およびＦＷＤ領域３２に不純物欠陥１４が導入され、ｎ-型ドリフト領域１の内部に低キャリアライフタイム領域３４が形成される。ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域は、レジスト膜５２で覆われ、不純物欠陥１４が導入されない。ヘリウム照射よって不純物欠陥１４を導入することに代えて、水素イオン（Ｈ+）照射により不純物欠陥１４を導入してもよい。
　次に、灰化処理（アッシング）により、レジスト膜５２を除去する。ダミーパターン用ポリイミド膜２２に代えてレジスト膜でダミーパターンを形成した場合には、灰化処理によりダミーパターンを形成したレジスト膜も除去する。ダミーパターン用ポリイミド膜２２や、ダミーパターン用ポリイミド膜２２に代えてダミーパターンを形成した金属膜は、除去せずに残したままとしてもよい。
　次に、半導体ウエハ１０’の裏面の全面に、裏面電極１５を形成する。その後、半導体ウエハ１０’をダイシングラインに沿って切断（ダイシング）して個々のチップ状に個片化する。ダイシングラインは、上述したように半導体ウエハ１０’の隣り合うチップ領域５０間のダイシング領域５１に形成されている。半導体ウエハ１０’の各チップ領域５０はダイシング領域５１で切り離されて半導体基板１０となり、実施の形態１にかかる半導体装置４０が完成する。
　以上、説明したように、実施の形態１によれば、半導体ウエハのおもて面にポリシリコン保護膜の他にダミーパターン用ポリイミド膜によるダミーパターンを配置することで、半導体ウエハのおもて面上のポリイミド膜のパターン間隔を狭くすることができる。これによって、半導体ウエハのおもて面の段差の高い部分を増やすことができ、半導体ウエハの面内において、レジスト膜を、ポリイミド保護膜からの距離によらず、遮蔽膜として機能させることができる略均一な厚さで形成することができる。ダミーパターン用ポリイミド膜によるダミーパターンは、不純物欠陥を導入しない領域に配置される。このため、レジスト膜を遮蔽膜として用いて所定領域に位置精度よく所定不純物を導入することができる。また、レジスト膜を略均一な厚さで形成することができることで、レジスト膜を必要以上に厚くする必要がなく、コスト増大を防止することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置について説明する。図６～９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。実施の形態２にかかる半導体装置６０，６０’，７０，７０’は、それぞれダミーパターン用ポリイミド膜６１，６２，７１，７２によるダミーパターンのレイアウトが実施の形態１にかかる半導体装置４０（図１参照）と異なる。ダミーパターン用ポリイミド膜６１，６２，７１，７２は、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域に配置され、所定のダミーパターンを形成している。
　具体的には、図６に示す実施の形態２にかかる半導体装置６０は、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域に、略矩形状の平面形状のダミーパターン用ポリイミド膜６１を互いに離れて点在させた構成となっている。第１ポリイミド膜６１ａは、第１方向Ｘに最も外側のＩＧＢＴ領域３１に、第２方向Ｙに平行な１列の直線上に所定間隔で点在している。第２ポリイミド膜６１ｂは、第１ポリイミド膜６１ａよりも内側に、第２方向Ｙに平行な１列以上の直線上に所定間隔で点在している。
　ダミーパターン用ポリイミド膜６１（６１ａ，６１ｂ）は、他のダミーパターン用ポリイミド膜６１と第１方向Ｘに隣り合う。第１ポリイミド膜６１ａとポリイミド保護膜２１との距離ｗ３１、ダミーパターン用ポリイミド膜６１の、オーバーラップ領域３３からの距離ｗ３２、および、隣り合うダミーパターン用ポリイミド膜６１間の距離ｗ３３の条件は、それぞれ実施の形態１の上記距離ｗ１～ｗ３（図１参照）と同じである。第２方向Ｙに対して斜めの方向に隣り合うダミーパターン用ポリイミド膜６１間の距離ｗ３３’は、例えば１ｍｍ未満である。
　図７に示す実施の形態２にかかる半導体装置６０’が図６に示す実施の形態２にかかる半導体装置６０と異なる点は、第２方向Ｙに１つ置きに隣り合うようにダミーパターン用ポリイミド膜６２を点在させた点である。第２方向Ｙに最も近いダミーパターン用ポリイミド膜６２同士は、第２方向Ｙに対して斜めの方向に隣り合っている。第１方向Ｘに最も外側のＩＧＢＴ領域３１には、図６の第１ポリイミド膜６１ａと同様に第１ポリイミド膜６２ａが配置されてもよい。符号６２ｂは、第２ポリイミド膜である。
　第１ポリイミド膜６２ａとポリイミド保護膜２１との距離ｗ４１の条件は、実施の形態１の上記距離ｗ１（図１参照）と同じである。ダミーパターン用ポリイミド膜６２の、オーバーラップ領域３３からの距離ｗ４２，ｗ４２’の条件は、実施の形態１の上記距離ｗ２（図１参照）と同じである。隣り合うダミーパターン用ポリイミド膜６２間の距離ｗ４３の条件は、実施の形態１の上記距離ｗ３（図１参照）と同じである。第２方向Ｙに対して斜めの方向に隣り合うダミーパターン用ポリイミド膜６２間の距離ｗ４３’は、例えば１ｍｍ未満である。
　図８に示す実施の形態２にかかる半導体装置７０は、ＩＧＢＴ領域３１の、オーバーラップ領域３３を除く領域に、第１方向Ｘに延在する直線状に互いに平行に複数のダミーパターン用ポリイミド膜７１を配置した構成となっている。第１ポリイミド膜７１ａとポリイミド保護膜２１との距離ｗ５１、ダミーパターン用ポリイミド膜７１の、オーバーラップ領域３３からの距離ｗ５２、および、隣り合うダミーパターン用ポリイミド膜７１間の距離ｗ５３は、それぞれ実施の形態１の上記距離ｗ１～ｗ３（図１参照）と同じである。符号７１ｂは、第２ポリイミド膜である。
　図９に示す実施の形態２にかかる半導体装置７０’が図８に示す実施の形態２にかかる半導体装置７０と異なる点は、第１方向Ｘに長い略長方形状の平面形状のダミーパターン用ポリイミド膜７２を、第１方向Ｘに平行に配置した点である。第１ポリイミド膜７２ａとポリイミド保護膜２１との距離ｗ６１、ダミーパターン用ポリイミド膜７２の、オーバーラップ領域３３からの距離ｗ６２、および隣り合うダミーパターン用ポリイミド膜７２間の距離ｗ６３は、それぞれ実施の形態１の上記距離ｗ１～ｗ３（図１参照）と同じである。符号７２ｂは、第２ポリイミド膜である。
　実施の形態２にかかる半導体装置６０，６０’，７０，７０’の製造方法は、実施の形態１にかかる半導体装置４０の製造方法（図３～５参照）において、ダミーパターン用ポリイミド膜６１，６２，７１，７２によるダミーパターンのレイアウトを変更すればよい。
　以上、説明したように、実施の形態２によれば、第１ポリイミド膜とポリイミド保護膜との距離、ダミーパターン用ポリイミド膜の、オーバーラップ領域からの距離、および、隣り合うダミーパターン用ポリイミド膜間の距離を上記条件としてダミーパターン用ポリイミド膜を配置することで、ダミーパターン用ポリイミド膜によるダミーパターンを変えたとしても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置について説明する。図１０は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見た状態の一例を示す平面図である。
　実施の形態３にかかる半導体装置４０’は、ＩＧＢＴ領域３１’およびＦＷＤ領域３２’のレイアウトが実施の形態１にかかる半導体装置４０（図１参照）と異なる。具体的には、実施の形態３においては、活性領域４１に、例えば第２方向Ｙに長い略長方形状の複数のＦＷＤ領域３２’（図１０では３つ）と、これら複数のＦＷＤ領域３２’の周囲を囲む１つのＩＧＢＴ領域３１’と、が設けられている。ＩＧＢＴ領域３１’のオーバーラップ領域３３’は、ＦＷＤ領域３２’を略矩形状に囲む。
　ＩＧＢＴ領域３１’の、オーバーラップ領域３３’を除く領域には、実施の形態１と同様に、ダミーパターン用ポリイミド膜２２のダミーパターンが配置されている。低キャリアライフタイム領域３４’は、ＩＧＢＴ領域３１’のオーバーラップ領域３３’およびＦＷＤ領域３２’からなる第２方向Ｙに長い略長方形状の領域である。低キャリアライフタイム領域３４’の周囲は、ＩＧＢＴ領域３１’の、不純物欠陥１４（図２参照）が導入されていない領域に囲まれている。
　実施の形態２にかかる半導体装置６０，６０’，７０，７０’に実施の形態３を適用して、ＩＧＢＴ領域３１’およびＦＷＤ領域３２’のレイアウトを変更してもよい。
　実施の形態３にかかる半導体装置４０’の製造方法は、実施の形態１にかかる半導体装置において、ＩＧＢＴ領域３１’およびＦＷＤ領域３２’の配置、不純物欠陥１４を導入する領域（低キャリアライフタイム領域３４’）の配置を変更すればよい。
　以上、説明したように、実施の形態３によれば、ＩＧＢＴ領域およびＦＷＤ領域の配置を変えたとしても、ＩＧＢＴ領域の、オーバーラップ領域を除く領域にダミーパターン用ポリイミド膜のダミーパターンを配置することで、実施の形態１と同様の効果を得ることができる。
　以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
　１　ｎ-型ドリフト領域
　２　ｐ型ベース領域
　３　ｎ+型エミッタ領域
　４　ｎ型キャリア蓄積領域
　５　トレンチ
　６　ゲート絶縁膜
　７　ゲート電極
　８ａ層間絶縁膜
　８ｂ　フィールド酸化膜
　９　おもて面電極
　１０　半導体基板
　１０’　半導体ウエハ
　１１　ｐ+型コレクタ領域
　１２　ｎ+型カソード領域
　１３　ｎ型ＦＳ領域
　１４　不純物欠陥
　１５　裏面電極
　１６　ｐ+型ウェル領域
　１８　ｎ型チャネルストッパ領域
　２０　チャネルストッパ電極
　２１　ポリイミド保護膜
　２１ａ，２１ｂ　ポリイミド保護膜の開口部
　２２，６１，６２，７１，７２　ダミーパターン用ポリイミド膜
　２２ａ，６１ａ，６２ａ，７１ａ，７２ａ　ダミーパターン用ポリイミド膜の第１ポリイミド膜
　２２ｂ，６１ｂ，６２ｂ，７１ｂ，７２ｂ　ダミーパターン用ポリイミド膜の第２ポリイミド膜
　３１，３１’　ＩＧＢＴ領域
　３２，３２’　ＦＷＤ領域
　３３，３３’　オーバーラップ領域
　３４，３４’　低キャリアライフタイム領域
　４０，４０’，６０，６０’，７０，７０’　半導体装置
　４１　活性領域
　４２　エッジ終端領域
　４３　中間領域
　５０　チップ領域
　５１　ダイシング領域
　５２，５２’　レジスト膜
　５２ａ，５２ａ’　レジスト膜の開口部
　ｈ１　ダミーパターン用ポリイミド膜の高さ
　ｔ１，ｔ２　レジスト膜の厚さ
　ｗ１，ｗ３１，ｗ４１，ｗ５１，ｗ６１　第１ポリイミド膜とポリイミド保護膜との距離
　ｗ２，ｗ３２，ｗ４２，ｗ４２’，ｗ５２，ｗ６２　ダミーパターン用ポリイミド膜の、オーバーラップ領域からの距離
　ｗ３，ｗ３３，ｗ３３’，ｗ４３，ｗ４３’，ｗ５３，ｗ６３　隣り合うダミーパターン用ポリイミド膜間の距離
　ｗ４　ダミーパターン用ポリイミド膜の幅
　ｗ５　ダイシング領域の幅
　ｗ６，ｗ１６，ｗ１６’　レジスト膜の幅
　ｘ１　ＩＧＢＴ領域の第１方向の幅
　ｘ２　ＦＷＤ領域の第１方向の幅
　ｘ３　オーバーラップ領域の幅
　ｘ４，ｘ４’　レジスト膜の開口部の開口幅
　Ｘ　半導体基板のおもて面に平行な方向（第１方向）
　Ｙ　半導体基板のおもて面に平行な方向でかつ第１方向と直交する方向（第２方向）
　Ｚ　深さ方向

Claims (14)

  1. 　半導体基板のおもて面に所定の素子構造を形成する第１工程と、
    　前記半導体基板のおもて面に、前記素子構造を保護する保護膜を形成する第２工程と、
    　前記半導体基板のおもて面において前記保護膜の開口部に、前記保護膜から所定距離で離れて、材料膜の所定パターンを形成する第３工程と、
    　前記半導体基板のおもて面に、前記保護膜および前記材料膜を覆い、かつ不純物欠陥の導入領域が開口したレジスト膜を形成する第４工程と、
    　前記レジスト膜をマスクとして、前記半導体基板の内部に前記不純物欠陥を導入する第５工程と、
    　を含み、
    　前記第３工程では、少なくとも前記保護膜から１ｍｍ未満の前記所定距離に少なくとも１つの前記材料膜を形成することを特徴とする半導体装置の製造方法。
  2. 　前記材料膜は複数存在し、
    　前記第３工程では、複数の前記材料膜を１ｍｍ未満の間隔で配置することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 　前記第４工程では、前記材料膜を前記レジスト膜で完全に覆うことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 　前記第４工程では、前記材料膜から、当該材料膜を覆う前記レジスト膜の端部までの距離を２０μｍ以上１ｍｍ未満にすることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 　前記第３工程では、前記保護膜の高さの半分以上で、かつ前記保護膜の高さと同じ高さ以下の高さで前記材料膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 　前記第３工程では、前記半導体基板のおもて面に平行な方向に直線状に延在する前記材料膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 　前記第３工程は、前記第２工程と同時に行い、前記材料膜を前記保護膜と同じ材料で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 　前記保護膜は、ポリイミド膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 　前記第１工程では、前記素子構造として、前記半導体基板の活性領域の第１領域に絶縁ゲート型バイポーラトランジスタを形成し、かつ前記活性領域の、前記第１領域を除く第２領域に、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードを形成し、
    　前記第２工程では、前記開口部に前記活性領域を露出する前記保護膜を形成し、
    　前記第３工程では、前記保護膜の前記開口部において前記第１領域に前記材料膜の所定パターンを形成し、
    　前記第５工程では、前記レジスト膜をマスクとして、前記第２領域の全域に前記不純物欠陥を導入することを特徴とする請求項１～８のいずれか一つに記載の半導体装置の製造方法。
  10. 　前記第５工程では、前記レジスト膜をマスクとして、前記第１領域の、前記第２領域との境界付近に前記不純物欠陥を導入することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　半導体基板のおもて面に設けられた所定の素子構造と、
    　前記素子構造として前記半導体基板の活性領域の第１領域に設けられた絶縁ゲート型バイポーラトランジスタと、
    　前記素子構造として前記活性領域の、前記第１領域を除く第２領域に設けられ、前記絶縁ゲート型バイポーラトランジスタに逆並列に接続されたダイオードと、
    　前記半導体基板のおもて面に設けられ、前記活性領域を露出する開口部を有し、前記素子構造を保護する保護膜と、
    　前記保護膜の前記開口部において前記第１領域に、前記保護膜から所定距離で離れて、所定パターンで設けられた少なくとも１つの材料膜と、
    　前記第２領域の全域に設けられ、不純物欠陥が導入されてキャリアライフタイムが短くなっている低キャリアライフタイム領域と、
    　を備え、
    　前記材料膜は、少なくとも前記保護膜から１ｍｍ未満の前記所定距離に配置されていることを特徴とする半導体装置。
  12. 　前記材料膜は、複数存在し、
    　前記第１領域に１ｍｍ未満の間隔で複数の前記材料膜が配置されていることを特徴とする請求項１１に記載の半導体装置。
  13. 　前記材料膜の高さは、前記保護膜の高さの半分以上で、かつ前記保護膜の高さと同じ高さ以下であることを特徴とする請求項１１に記載の半導体装置。
  14. 　前記保護膜は、ポリイミド膜であり、
    　前記材料膜は、前記保護膜と同じポリイミド膜であることを特徴とする請求項１１～１３のいずれか一つに記載の半導体装置。
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