JP2010171115A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】本発明は、追加工程を必要とせずオフセット構造のソース・ドレイン領域を形成するための高耐圧トランジスタ用のＬＤＤ拡散層を形成することを可能にする。
【解決手段】半導体基板１１上に、ゲート絶縁膜２１を介して上面に第１絶縁膜４２を有する電極形成膜４１を形成し、電極形成膜４１で第１ゲート電極２２と、その両側に沿ってかつ離間して複数のダミーパターン５１を形成し、第１ゲート電極２２と各ダミーパターン５１をマスクにしたイオン注入により半導体基板１１に第１ＬＤＤ拡散層２３、２４を形成し、第１ゲート電極２２の側壁、各ダミーパターン５１の側壁、および第１ゲート電極２２と各ダミーパターン５１間および各ダミーパターン５１間に第１サイドウォール２５を形成し、第１ゲート電極２２、各ダミーパターン５１および第１サイドウォール２５をマスクにして半導体基板１１に第１ソース・ドレイン領域２６，２７を形成する。
【選択図】図３

Description

本発明は、半導体装置の製造方法および半導体装置に関するものである。

同一基板上に、耐圧の異なるＭＯＳトランジスタ等の半導体素子を搭載する場合、ゲート絶縁膜をその耐圧に最適な膜厚にするために、製造工程を追加で設けることは周知である（例えば、特許文献１参照。）。

また、その耐圧に最適なトランジスタ特性を得るために、例えば、ＬＤＤ（Lightly Doped Drain）のイオン注入条件を個別に設定し、追加工程を設けることも周知である。ＬＤＤイオン注入条件は、その耐圧に最適な（例えば、ＨＣＩ：Hot Carrier Injectionに関して、一定以上の寿命を確保する）特性を実現するために、高エネルギーに設定される場合がある。これは、ゲート近傍におけるドレイン領域の電界を緩和するために、できるだけ、ＬＤＤ拡散層を深く形成する必要があるからである。

ＬＤＤイオン注入工程は、トランジスタ特性のばらつきを低減させるために、ゲート電極膜の加工後にゲート電極膜をマスクとしてセルフアラインで半導体基板中に形成する方法がとられる。このため、ＬＤＤイオン注入が高エネルギーの場合、ゲート電極膜を突き抜けてゲート電極直下のチャネル形成領域に不要なイオン注入が施されてしまうという問題が発生する。
また、低耐圧トランジスタでは、ゲート電極に隣接したサイドウォール絶縁膜をマスクとして、セルフアラインによってソース・ドレイン領域が形成される。
一方、高耐圧トランジスタの場合、前述したように耐圧確保およびドレイン領域の電界緩和のために、サイドウォール幅よりも大きなＬＤＤ拡散層が必要となる。このため、オフセットドレイン構造とするのが一般的であり、この構造を実現するには工程が増加してしまう。

そこで、高耐圧トランジスタを少ない追加工程で実現する製造方法が提案されている（例えば、特許文献２参照。）。
この方法によれば、高耐圧トランジスタの第１のサイドウォールとして、導電性膜（例えばポリシリコン）をゲート電極に接続するように形成して、ゲート電極端からソース・ドレイン領域までの距離を大きくしたＬＤＤによるオフセット構造を実現している。しかし、ゲート電極加工後にＬＤＤイオン注入を施しており、高エネルギーの場合はゲート突き抜けを起こしてしまい、高耐圧化に適さない。また、導電性膜の形成工程、エッチバック工程、さらに絶縁膜の形成工程、エッチバック工程を設ける必要があるため、追加工程が多くなる。
また、高耐圧トランジスタと、低耐圧トランジスタのサイドウォール形成工程を別々に設ける製造方法が提案されている（例えば、特許文献１参照。）。
この方法によれば、高耐圧トランジスタのサイドウォールを形成する際に絶縁膜厚を厚く形成することでオフセット距離を大きくしている。しかしながら、特許文献２と同様に、高耐圧ＬＤＤ拡散層を深く形成することはできず、また絶縁膜厚を厚くするにも限界がある。さらに別工程のため、当然追加工程数が増加する。

特開２００６-２５３１９８号公報 特開２００７−２４３１１７号公報

解決しようとする問題点は、オフセット構造のソース・ドレイン領域を形成するための高耐圧トランジスタ用のＬＤＤ拡散層を形成すると追加工程数が多くなる点である。

本発明は、追加工程を必要とせずオフセット構造のソース・ドレイン領域を形成するための高耐圧トランジスタ用のＬＤＤ拡散層を形成することを可能にする。

本発明の半導体装置の製造方法は、半導体基板のトランジスタ形成領域上に、ゲート絶縁膜を介して上面に絶縁膜を有する電極形成膜を形成する工程と、前記トランジスタ形成領域上に前記電極形成膜でゲート電極と、前記ゲート電極の両側に沿ってかつ離間して複数のダミーパターンを形成する工程と、前記絶縁膜を上面に形成した状態の前記ゲート電極および前記各ダミーパターンをマスクにしたイオン注入により前記トランジスタ形成領域にＬＤＤ拡散層を形成する工程と、前記ゲート電極の側壁および前記各ダミーパターンの側壁に、前記ゲート電極と前記各ダミーパターン間および前記各ダミーパターン間にサイドウォールを形成する工程と、前記ゲート電極、前記各ダミーパターンおよび前記サイドウォールをマスクにして前記トランジスタ形成領域にソース・ドレイン領域を形成する工程を有する。

本発明の半導体装置の製造方法では、ダミーパターンを形成しているが、このダミーパターンは電極形成膜を用いてゲート電極と同時に形成されることから、ダミーパターンを形成するための追加工程は必要ない。また、ダミーパターンを形成した分だけ、第１ゲート電極の側壁部のサイドウォールの長さ（ゲート長方向の長さ）を大きくできるので、ソース・ドレイン領域がオフセット構造に容易に形成される。さらに、上面に絶縁膜を有する電極形成膜で第１ゲート電極が形成される。これによって、ＬＤＤ拡散層を形成するとき、絶縁膜とゲート電極がマスクになることから、ゲート電極を突き抜けることなくＬＤＤ拡散層を深く形成することが可能になる。すなわち、ゲート電極の上面に形成されている絶縁膜によって、イオン注入による不純物のゲート電極の突き抜けが阻止される。

本発明の半導体装置は、半導体基板のトランジスタ形成領域上にゲート絶縁膜を介して形成されたゲート電極と、前記トランジスタ形成領域上にゲート絶縁膜を介して前記ゲート電極の両側に沿ってかつ間隔を置いて形成された複数のダミーパターンと、前記ゲート電極の両側の前記トランジスタ形成領域に形成されたＬＤＤ拡散層と、前記ゲート電極の側壁および前記各ダミーパターンの側壁に、前記ゲート電極と前記各ダミーパターン間および前記各ダミーパターン間を埋め込んで形成されたサイドウォールと、前記ゲート電極の両側の前記トランジスタ形成領域に前記ダミーパターンおよび前記サイドウォールを介して形成されたソース・ドレイン領域と有する。

本発明の半導体装置では、トランジスタ形成領域上にゲート絶縁膜を介してゲート電極の両側に沿ってかつ間隔を置いて形成されている複数のダミーパターンは、ゲート電極と同時に形成されることが可能となっている。よって、ダミーパターンを形成するための追加工程が必要としない。また、ゲート電極とダミーパターン間およびダミーパターン間を埋め込んでサイドウォールが形成されていることから、ゲート電極の側壁部におけるサイドウォール幅を大きくなっている。このため、ソース・ドレイン領域は、ゲート電極の両側の前記トランジスタ形成領域に幅広に形成されるＬＤＤ拡散層によってオフセット構造に形成されている。

本発明の半導体装置の製造方法は、オフセット構造のソース・ドレイン領域を形成するための高耐圧用の深いＬＤＤ拡散層を、追加工程を必要とせず形成することができるという利点がある。

本発明の半導体装置は、ＬＤＤ拡散層がオフセット構造の高耐圧用の深いＬＤＤ拡散層になるという利点がある。

本発明の第１実施の形態に係る半導体装置の製造方法の一例を示した製造工程断面図である。 本発明の第１実施の形態に係る半導体装置の製造方法の一例を示した製造工程断面図である。 本発明の第１実施の形態に係る半導体装置の製造方法の一例を示した製造工程断面図である。 本発明の第１実施の形態に係る半導体装置の製造方法の一例を示した平面レイアウト図である。 本発明の半導体装置の製造方法に係る変形例の一例を示した平面レイアウト図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 半導体装置の製造方法の比較例を示した製造工程断面図である。 本発明の第２実施の形態に係る半導体装置の構成の一例を示した概略構成断面図である。 本発明の第２実施の形態に係る半導体装置の構成の一例を示した平面レイアウト図である。

＜１．第１の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第１実施の形態に係る半導体装置の製造方法の一例を、図１〜図３の製造工程断面図および図４の平面レイアウト図によって説明する。また、図１〜図３の（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図４中のＡ−Ａ’線の位置、図４中のＢ−Ｂ’線の位置、図４中のＣ−Ｃ’線の位置での断面を示したものである。また、図４は、高耐圧トランジスタが形成される第１領域と低耐圧トランジスタが形成される第２領域と、第１領域および第２領域に形成されるゲート電極、ダミーパターン、サイドウォール等の平面レイアウト上の位置関係を示したものである。以下、耐圧の異なるトランジスタのうち、ある１種類の高耐圧トランジスタ、および、ある１種類の低耐圧トランジスタを例に説明する。なお、図１〜図３の各図面を参照する際、図４も参照されたい。

［トランジスタ形成領域と素子分離領域の形成］
図１（１）に示すように、半導体基板１１に、高耐圧トランジスタが形成される第１領域（第１トランジスタ形成領域）１２と低耐圧トランジスタが形成される第２領域（第２トランジスタ形成領域）１３を分離する素子分離領域１４を形成する。
ここで、低耐圧トランジスタとは、一例として耐圧が３．３Ｖ以下、例えば１．８Ｖ〜３．３Ｖ程度の耐圧を有するトランジスタをいう。この耐圧は一例であって、トランジスタの世代等によって適宜変更される。
また上記高耐圧トランジスタとは、一例として耐圧が１０Ｖ以上の耐圧を有するトランジスタをいう。この耐圧は一例であって、トランジスタの世代等によって適宜変更される。
上記半導体基板１１は、例えばｐ型シリコン基板を用いる。このｐ型シリコン基板の基板濃度は、例えば１×１０¹⁵／ｃｍ³程度である。もちろん、上記半導体基板１１には、ｎ型シリコン基板や化合物半導体基板を用いることもできる。
上記素子分離領域１４は、例えば、通常のＳＴＩ（Shallow Trench Isolation）構造の素子分離である。ＳＴＩ構造以外の素子分離領域を用いることも可能である。

［第１ウエル領域の形成］
次に、上記第２領域１３側を被覆するイオン注入マスク（図示せず）を形成した状態で、上記第１領域１２に高耐圧用の第１ウエル領域１５を形成する。上記イオン注入マスクには、例えば、レジストマスクを用いる。
そして、ｎチャネルトランジスタを形成する場合は、上記第１ウエル領域１５はｐ型領域に形成するため、ホウ素イオン（Ｂ⁺）をイオン注入する。一例として、ホウ素イオン（Ｂ⁺）を１００ｋｅＶ〜２ＭｅＶのイオン注入エネルギーで、１×１０¹¹／ｃｍ³〜１×１０¹³／ｃｍ³程度のドーズ量でイオン注入を行う。トランジスタの耐圧によって上記注入エネルギーを調整することで、上記第１ウエル領域１５の深さを調整する。
一方、ｐチャネルトランジスタを形成する場合は、上記第１ウエル領域１５はｎ型領域に形成するため、リンイオン（Ｐ⁺）をイオン注入する。
その後、ここで用いたイオン注入マスクを除去する。

［第２ウエル領域の形成］
続いて、上記第１領域１２側を被覆するイオン注入マスク（図示せず）を形成した状態で、上記第２領域１３に低耐圧用の第２ウエル領域１６を形成する。上記イオン注入マスクには、例えば、レジストマスクを用いる。
そして、ｎチャネルトランジスタを形成する場合は、上記第２ウエル領域１６はｐ型領域に形成するため、ホウ素イオン（Ｂ⁺）をイオン注入する。一例として、ホウ素イオン（Ｂ⁺）を１００ｋｅＶ〜５００ｋｅＶのイオン注入エネルギーで、１×１０¹³／ｃｍ³〜１×１０¹⁴／ｃｍ³程度のドーズ量でイオン注入を行う。
なお、ｐチャネルトランジスタを形成する場合は、上記第２ウエル領域１６はｎ型領域に形成するため、リンイオン（Ｐ⁺）をイオン注入する。
その後、ここで用いたイオン注入マスクを除去する。

［チャネルストップ領域の形成］
続いて、上記素子分離領域１４下の上記第１領域１２にチャネルストップ領域を形成するためのイオン注入マスク（図示せず）を形成した状態で、上記素子分離領域１４下の上記第１領域１２にチャネルストップ領域１７を形成する。上記イオン注入マスクには、例えば、レジストマスクを用いる。上記イオン注入条件は、一例として、ホウ素イオン（Ｂ⁺）を１００ｋｅＶ〜２００ｋｅＶのイオン注入エネルギーで、１×１０¹²／ｃｍ²〜１×１０¹³／ｃｍ²程度のドーズ量でイオン注入を行う。
その後、ここで用いたイオン注入マスクを除去する。
なお、素子分離領域１４、第１ウエル領域１５、第２ウエル領域１６、チャネルストップ領域１７を形成順は問わないが、好ましくは、素子分離領域１４はチャネルストップ領域１７を形成する前がよい。

［ゲートとダミーパターンの形成］
次に、上記第１ウエル領域１５が形成されている上記半導体基板１１上に、第１ゲート絶縁膜２１を形成する。また上記第２ウエル領域１６が形成されている上記半導体基板１１上に、第２ゲート絶縁膜３１を形成する。上記第１ゲート絶縁膜２１は、例えば酸化シリコン膜で４０ｎｍの厚さに形成される。上記第２ゲート絶縁膜３１は、例えば酸化シリコン膜で８ｎｍの厚さに形成される。いずれのゲート絶縁膜も既存の熱酸化技術によって形成される。上記第１ゲート絶縁膜２１、上記第２ゲート絶縁膜３１の各膜厚は一例であって、それぞれのトランジスタの耐圧に応じて、適宜決定される。もちろん、酸化シリコン膜以外に、酸化シリコン膜と窒化シリコン膜の積層膜、もしくは酸化ハフニウム、酸化アルミニウム等の高誘電率膜を用いることもできる。

次に、上記第１ゲート絶縁膜２１、第２ゲート絶縁膜３１等が形成された上記半導体基板１１上にゲート電極用の電極形成膜４１を形成する。この電極形成膜４１は、例えばポリシリコンを２００ｎｍの厚さに堆積して形成される。さらに電極形成膜４１上に第１絶縁膜４２を形成する。この第１絶縁膜４２は、例えば酸化シリコン膜、窒化シリコン膜、もしくは酸化シリコン膜と窒化シリコン膜の積層膜で形成される。一例として、化学気相成長法を用いて、上記第１絶縁膜４２を１００ｎｍ〜２００ｎｍの厚さの酸化シリコン膜で形成した。

次に、図１（２）に示すように、上記第１絶縁膜４２上に、第１トランジスタのゲート電極とダミーパターン、および第２トランジスタのゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクを用いて、上記第１絶縁膜４２、上記電極形成膜４１をエッチングして、上記第１ウエル領域１５上に第１ゲート電極２２と、上記第１ゲート電極２２の両側（チャネル幅方向）に沿ってかつ離間して複数のダミーパターン５１を形成する。したがって、上記電極形成膜４１で第１ゲート電極２２とダミーパターン５１が形成される。すなわち、第１ゲート電極２２のチャネル長方向に距離ｄｌだけ離して、第１ゲート電極２２のチャネル幅方向に沿って、距離ｄｗの間隔でダミーパターン５１が形成される。各ダミーパターン５１同士の距離ｄｗは等間隔とすることが好ましい。
同時に、上記第１絶縁膜４２、上記電極形成膜４１をエッチングして、上記第２ウエル１６上に第２ゲート電極３２を形成する。したがって、上記電極形成膜４１で第２ゲート電極３２が形成される。

上記第１ゲート電極２２と上記各ダミーパターン５１との距離ｄｌと、上記各ダミーパターン５１同士の距離ｄｗは同等とすることが好ましい。上記このようにダミーパターン５１を配置することによって、後に形成されるサイドウォール形成膜の膜厚を上記距離ｄｌまたは距離ｄｗに合わせるだけでよくなり、設計がしやすくなる。

［ＬＤＤ拡散層の形成］
次に、図２（３）に示すように、上記第２領域１３を被覆するイオン注入マスク（図示せず）を形成する。この状態で、さらに上記第１ゲート電極２２、第１絶縁膜４２および上記ダミーパターン５１をマスクにして、イオン注入により上記第１ウエル領域１５に第１ＬＤＤ拡散層２３、２４を形成する。上記イオン注入マスクには、例えば、レジストマスクを用いる。このときのイオン注入条件は、第１トランジスタがｎチャネルトランジスタの場合、一例として、リンイオン（Ｐ⁺）を１２０ｋｅＶのイオン注入エネルギーで、３×１０¹²／ｃｍ²のドーズ量で、斜めイオン注入する。このときのイオンの入射角は、例えば３０度〜６０度の範囲で適宜決定される。上記イオン注入では、イオン注入エネルギーが１２０ｋｅＶと高いが、上記第１ゲート電極２２上に１００ｎｍ以上の厚さに第１絶縁膜４２が形成されているので、この第１絶縁膜４２によって注入イオンが阻止される。よって、イオン注入のイオンが上記第１ゲート電極２２を突き抜けることはない。
また、上記第１ＬＤＤ拡散層２３、２４の深さは、第１トランジスタの耐圧に応じて、イオン注入エネルギーによって調整する。
例えば、耐圧が１２Ｖの場合、リンイオン（Ｐ⁺）を９０ｋｅＶのイオン注入エネルギーでイオン注入する。また耐圧が２０Ｖの場合、リンイオン（Ｐ⁺）を１２０ｋｅＶのイオン注入エネルギーでイオン注入する。さらに耐圧が３０Ｖの場合、リンイオン（Ｐ⁺）を１６０ｋｅＶのイオン注入エネルギーでイオン注入する。
また、第１トランジスタがｐチャネルトランジスタの場合、上記第１ＬＤＤ拡散層２３、２４の形成には、ホウ素イオン（Ｂ⁺）を用いる。例えば、耐圧が１２Ｖの場合、ホウ素イオン（Ｂ⁺）を２５ｋｅＶのイオン注入エネルギーでイオン注入する。また耐圧が２０Ｖの場合、ホウ素イオン（Ｂ⁺）を３０ｋｅＶのイオン注入エネルギーでイオン注入する。さらに耐圧が３０Ｖの場合、ホウ素イオン（Ｂ⁺）を５０ｋｅＶのイオン注入エネルギーでイオン注入する。
その後、ここで用いたイオン注入マスクを除去する。

次に、上記第１領域１２を被覆するイオン注入マスク（図示せず）を形成する。この状態で、さらに上記第２ゲート電極３２および上記第１絶縁膜４２をマスクにして、イオン注入により上記第２ウエル領域１６に第２ＬＤＤ拡散層３３、３４を形成する。上記イオン注入マスクには、例えば、レジストマスクを用いる。このときのイオン注入条件は、第２トランジスタがｎチャネルトランジスタの場合、一例として、リンイオン（Ｐ⁺）を２０ｋｅＶのイオン注入エネルギーで、３×１０¹²／ｃｍ²のドーズ量で、斜めイオン注入する。このときのイオンの入射角は、例えば３０度〜６０度の範囲で適宜決定される。
また、第２トランジスタがｐチャネルトランジスタの場合、一例として、ホウ素イオン（Ｂ⁺）を斜めイオン注入する。このときのイオンの入射角は、例えば３０度〜６０度の範囲で適宜決定される。
その後、ここで用いたイオン注入マスクを除去する。

［サイドウォールの形成］
次に、図２（４）に示すように、上記第１ゲート電極２２、上記ダミーパターン５１および上記第２ゲート電極３２を、上記第１絶縁膜４２を載せた状態で被覆するサイドウォール形成膜４３を形成する。このとき、上記第１ゲート電極２２と上記各ダミーパターン５１間および上記各ダミーパターン５１間は、上記サイドウォール形成膜４３で完全に埋め込まれる。このサイドウォール形成膜４３は、例えば化学気相成長法によって、例えば酸化シリコン膜もしくは窒化シリコン膜もしくはそれらの積層膜で形成される。また、上記第１ゲート電極２２と上記各ダミーパターン５１との距離ｄｌ、および上記各ダミーパターン５１同士の距離ｄｗとする。このとき、上記サイドウォール形成膜４３は、上記距離ｄｌ、距離ｄｗに対して同等以上の膜厚ｔで形成されることが好ましい。例えば、ｄｌ＝ｄｗ＝１００ｎｍの場合、上記サイドウォール形成膜４３は１００ｎｍ以上の膜厚に形成される。ただし、後の工程でエッチバックするため、例えば２００ｎｍを超えるような膜厚に形成する必要ない。

次に、図３（５）に示すように、上記サイドウォール形成膜４３をエッチバックする。このエッチバックには、例えば反応性イオンエッチング（ＲＩＥ）を用いる。その結果、上記第１ゲート電極２２の側壁、上記ダミーパターン５１の側壁に第１サイドウォール２５が形成される。同時に、上記第２ゲート電極３２の側壁に第２サイドウォール３５が形成される。このとき、上記第１ゲート電極２２と上記各ダミーパターン５１との間および上記各ダミーパターン５１同士の間は、上記サイドウォール形成膜４３が埋め込まれた状態が維持されている。以下、上記埋め込まれたサイドウォール形成膜４３も含めて第１サイドウォール２５として説明する。
また、上記エッチバックにより、上記第１絶縁膜４２（前記図２（４）参照）が除去されて、第１ゲート電極２２、第２ゲート電極３２、ダミーパターン５１の表面が露出される。なお、上記第１絶縁膜４２は、第１ゲート電極２２上、第２ゲート電極３２上およびダミーパターン５１上に残されていてもよい。

上記ダミーパターン５１の平面レイアウト上の大きさと上記第１ゲート電極２２との間隔ｄｌは、第１ゲート電極２２の側壁から上記第１サイドウォール２５をどの位置まで形成するかによって決定される。例えば、上記第１ゲート電極２２の側壁からゲート長方向に３００ｎｍの位置まで上記第１サイドウォール２５を形成する場合を考える。この場合、上記間隔ｄｌを１００ｎｍ、上記第１サイドウォール２５の平面レイアウト上の大きさを１００ｎｍ角、上記サイドウォール形成膜４３の膜厚を１００ｎｍに設定すればよい。また、上記間隔ｄｗも、一例として１００ｎｍに設定すればよい。さらに、サイドウォール形成膜４３の膜厚ｔ（前記図２（４）参照）は、第１ゲート電極２２の高さｈの１／２以下に形成することが好ましい。このような膜厚とすることで、サイドウォール形成膜４３の膜厚が上記ダミーパターン５１の外側の側壁に形成される第１サイドウォール２５の膜厚となり、第１サイドウォール２５の膜厚設計がしやすくなる。

［ソース・ドレイン領域の形成］
次に、図３（６）に示すように、上記第２領域１３を被覆するイオン注入マスク（図示せず）を形成する。このイオン注入マスクには、例えば、レジストマスクを用いる。この状態で、さらに上記第１ゲート電極２２、上記第１サイドウォール２５および上記ダミーパターン５１をマスクにして、イオン注入により上記第１領域１２の上記第１ＬＤＤ拡散層２３、２４に第１ソース・ドレイン領域２６、２７を自己整合的に形成する。このとき、第１ソース・ドレイン領域２６、２７は、上記第１ＬＤＤ拡散層２３、２４よりも浅く形成される。また、上記イオン注入マスクには、例えば、レジストマスクを用いる。このイオン注入は、浅くイオン注入するので上記第１ゲート電極２２だけで注入イオンが十分に阻止される。よって、イオン注入のイオンが上記第１ゲート電極２２を突き抜けることはない。
これによって、第１ソース・ドレイン領域２６、２７はオフセットドレイン構造に形成される。
上記イオン注入では、第１トランジスタがｎチャネルトランジスタの場合、上記第１ソース・ドレイン領域２６、２７の形成には、例えばヒ素（Ａｓ⁺）もしくはリン（Ｐ⁺）を用いる。
また、第１トランジスタがｐチャネルトランジスタの場合、上記第１ソース・ドレイン領域２６、２７の形成には、二フッ化ホウ素（ＢＦ₂ ⁺）もしくはホウ素イオン（Ｂ⁺）を用いる。
その後、ここで用いたイオン注入マスクを除去する。

次に、上記第１領域１２側を被覆するイオン注入マスク（図示せず）を形成する。この状態で、さらに上記第２ゲート電極３２および上記第２サイドウォール３５をマスクにして、イオン注入により上記第２領域１２の上記第２ＬＤＤ拡散層３３、３４に第２ソース・ドレイン領域３６、３７を自己整合的に形成する。このとき、第２ソース・ドレイン領域３６、３７は、上記第２ＬＤＤ拡散層３３、３４よりも浅く形成される。また、上記イオン注入マスクには、例えば、レジストマスクを用いる。このイオン注入は、浅くイオン注入するので上記第２ゲート電極３２だけで注入イオンが十分に阻止される。よって、イオン注入のイオンが上記第２ゲート電極３２を突き抜けることはない。
上記イオン注入では、第２トランジスタがｎチャネルトランジスタの場合、上記第２ソース・ドレイン領域３６、３７の形成には、例えばヒ素（Ａｓ⁺）もしくはリン（Ｐ⁺）を用いる。
また、第１トランジスタがｐチャネルトランジスタの場合、上記第２ソース・ドレイン領域３６、３７の形成には、二フッ化ホウ素（ＢＦ₂ ⁺）もしくはホウ素イオン（Ｂ⁺）を用いる。
その後、ここで用いたイオン注入マスクを除去する。
このようにして、オフセット構造の第１ソース・ドレイン領域２６、２７を有する高耐圧の第１トランジスタ１と、低耐圧の第２トランジスタ２が形成される。

その後、上記第１、第２トランジスタ１、２を被覆する第２絶縁膜（図示せず）を形成し、さらに多層配線構造を形成してもよい。

上記半導体装置の製造方法では、ダミーパターン５１を形成しているが、このダミーパターン５１は電極形成膜４１を用いて第１ゲート電極２２と同時に形成されることから、ダミーパターン５１を形成するための追加工程は必要ない。また、ダミーパターン５１を形成したことで、第１ゲート電極２２の側壁部の第１サイドウォール２５の長さ（ゲート長方向の長さ）を長くできるので、第１ソース・ドレイン領域２６、２７がオフセット構造に容易に形成される。さらに、上面に第１絶縁膜４２を有する電極形成膜４１で第１ゲート電極２２が形成される。これによって、第１ＬＤＤ拡散層２３、２４を形成するとき、第１絶縁膜４２と第１ゲート電極２２がマスクになることから、第１ゲート電極２２を注入イオンが突き抜けることなく第１ＬＤＤ拡散層２３、２４を深く形成することが可能になる。すなわち、第１ゲート電極２２の上面に形成されている第１絶縁膜４２によって、イオン注入による不純物の第１ゲート電極２２の突き抜けが阻止される。
よって、オフセット構造の第１ソース・ドレイン領域２６、２７を形成するための高耐圧用の深い第１ＬＤＤ拡散層２３、２４を、追加工程を必要とせず形成することができるという利点がある。

［ダミーパターンの配置の変形例］
また、図５に示すように、上記製造方法において、上記ダミーパターン５１の配列は、上記第１ゲート電極２２の側壁にそって（ゲート幅方向）にそって、かつ距離ｄｌだけおいて、素子分離領域１４上にも形成されていることがより好ましい。この場合も、ダミーパターン５１間の距離ｄｗを均等に形成することが好ましい。このように、ダミーパターン５１が素子分離領域１４上にも形成されることによって、第１サイドウォール２５は、第１ゲート電極２２の側壁にそって、第１領域１２上において均等な厚さで形成されることになる。よって、第１ソース・ドレイン領域２６、２７を形成するときに、第１ゲート電極２２端部における第１ＬＤＤ拡散層２３、２４の長さ（チャネル長方向の長さ）を確実に確保することができるようになる。

また、上記ダミーパターン５１は、第１ゲート電極２２と間隔を置かず、第１ゲート電極２２と一体になるように、等間隔で形成することもできる。この場合、第１ゲート電極２２は、平面レイアウト上、両側に櫛歯が形成されたような形状となる。したがって、第１サイドウォール２５は、第１ゲート電極２２およびダミーパターン５１の各側壁に形成され、第１ゲート電極２２とダミーパターン５１との間には形成されない。

［半導体装置の製造方法の比較例］
次に、比較例として、従来の高耐圧トランジスタと低耐圧トランジスタの製造工程を、図６〜図１１の製造工程断面図によって説明する。図面では、一例として、高耐圧トランジスタと低耐圧トランジスタを同一基板上に形成する場合を説明する。高耐圧トランジスタとして、ＮＭＯＳの高耐圧トランジスタ、ＰＭＯＳの高耐圧トランジスタ、ＮＭＯＳのトリプルウエル構造の高耐圧トランジスタを形成する。また低耐圧トランジスタとして、ＮＭＯＳの低耐圧トランジスタ、ＰＭＯＳの低耐圧トランジスタ、ＮＭＯＳのトリプルウエル構造の低耐圧トランジスタを同一基板上に形成する。

［トランジスタ形成領域と素子分離領域の形成］
図６（１）に示すように、半導体基板１１０に、第１領域１１１から第６領域１１６を分離する素子分離領域１１７を形成する。第１領域１１１にはＮＭＯＳの高耐圧トランジスタが形成され、第２領域１１２にはＰＭＯＳの高耐圧トランジスタが形成され、第３領域１１３にはＮＭＯＳのトリプルウエル構造の高耐圧トランジスタが形成される。また、第４領域１１４にはＮＭＯＳの低耐圧トランジスタが形成され、第５領域１１５にはＰＭＯＳの低耐圧トランジスタが形成され、第６領域１１６にはＮＭＯＳのトリプルウエル構造の低耐圧トランジスタが形成される。
ここで、低耐圧トランジスタおよび高耐圧トランジスタの定義は、上記実施例と同様である。

［ウエル領域の形成］
また、第１領域１１１の半導体基板１１０にはｐウエル領域１２１が形成され、第２領域１１２の半導体基板１１０にはｎウエル領域１２２が形成され、第３領域１１３の半導体基板１１０にはｐウエル領域１２１とその周囲にｎウエル領域１２７が形成される。さらに、第４領域１１４の半導体基板１１０にはｐウエル領域１２４が形成され、第５領域１１５の半導体基板１１０にはｎウエル領域１２５が形成され、第６領域１１６の半導体基板１１０にはｐウエル領域１２６とその周囲にｎウエル領域１２８が形成される。

［チャネルストップ領域の形成］
続いて、高耐圧トランジスタの形成領域である第１領域１１１、第３領域１１３の各上記素子分離領域１１７下には、チャネルストップ領域１１８を形成する。また、高耐圧トランジスタの形成領域である第２領域１１２の上記素子分離領域１１７下には、チャネルストップ領域１１９を形成する。上記チャネルストップ領域１１８はｎ型に形成され、上記チャネルストップ領域１１９はｐ型に形成される。

［ゲートとダミーパターンの形成］
次に、上記第１領域１１１〜第２領域１１３の上記半導体基板１１０上に、第１ゲート絶縁膜１３１を形成する。また上記第４領域１１４〜第６領域１１６の上記半導体基板１１０上に、第２ゲート絶縁膜１３２を形成する。上記第１ゲート絶縁膜１３１は、例えば酸化シリコン膜で４０ｎｍの厚さに形成される。上記第２ゲート絶縁膜１３２は、例えば酸化シリコン膜で８ｎｍの厚さに形成される。いずれのゲート絶縁膜も熱酸化技術によって形成される。

次に、上記第１ゲート絶縁膜１３１、第２ゲート絶縁膜１３２等が形成された上記半導体基板１１０上にゲート電極用の電極形成膜１３３を形成する。この電極形成膜１３３は、例えばポリシリコンを２００ｎｍの厚さに堆積して形成する。さらに電極形成膜１３３上に第１絶縁膜１３４を形成する。この第１絶縁膜１３４は、例えば１００ｎｍ〜２００ｎｍの厚さの酸化シリコン膜で形成される。

次に、図６（２）に示すように、上記第１絶縁膜１３４上に、各ゲート電極を形成するためのレジストマスク（図示せず）を形成する。このレジストマスクを用いて、上記第１絶縁膜１３４、上記電極形成膜１３３をエッチングする。その結果、上記第１ウエル領域１２１〜第３ウエル領域１２３上のそれぞれに、上記第１ゲート絶縁膜１３１を介して第１ゲート電極１４２、１５２、１６２が形成される。また、上記第４ウエル領域１２４〜第６ウエル領域１２６上のそれぞれに、上記第２ゲート絶縁膜１３２を介して第２ゲート電極１７２、１８２、１９２が形成される。なお、ゲート電極を形成する前に、第４領域１１４〜第６領域１１６の上記第１絶縁膜１３４は、例えばリソグラフィ技術とエッチング技術を用いて除去しておく。したがって、第１領域１１１〜第３領域１１３の上記第１絶縁膜１３４は残される。

［ＮＭＯＳの高耐圧トランジスタのＬＤＤ拡散層の形成］
次に、図７（３）に示すように、上記第１領域１１１および第３領域１１３上を開口し、第２領域１１２、第４領域１１４〜第６領域１１６を被覆するイオン注入マスク２１１を、例えばレジストで形成する。この状態で、さらに上記第１ゲート電極１４２、第１絶縁膜１３４をマスクにして、ｎ型不純物の斜めイオン注入により上記第１ウエル領域１２１にｎ型の第１ＬＤＤ拡散層１４３、１４４を形成する。同時に、上記第３ゲート電極１６２、第１絶縁膜１３４をマスクにして、ｎ型不純物の斜めイオン注入により上記第３ウエル領域１２３にｎ型の第３ＬＤＤ拡散層１６３、１６４を形成する。上記第１ゲート電極１４２、第３ゲート電極１６２上に１００ｎｍ以上の厚さに第１絶縁膜１３４が形成されているので、この第１絶縁膜１３４によって注入イオンが阻止される。よって、イオン注入のイオンが上記第１ゲート電極１４２、第３ゲート電極１６２を突き抜けてチャネル領域に達することはない。
その後、ここで用いたイオン注入マスク２１１を除去する。なお、図面はイオン注入マスク２１１を除去する直前の状態を示した。

［ＰＭＯＳの高耐圧トランジスタのＬＤＤ拡散層の形成］
次に、図７（４）に示すように、上記第２領域１１２上を開口し、第１領域１１１、第３領域１１３〜第６領域１１６を被覆するイオン注入マスク２１２を、例えばレジストで形成する。この状態で、さらに上記第２ゲート電極１５２、第１絶縁膜１３４をマスクにして、イオン注入により上記第２ウエル領域１２２にｐ型の第２ＬＤＤ拡散層１５３、１５４を形成する。上記第２ゲート電極１５２上に１００ｎｍ以上の厚さに第１絶縁膜１３４が形成されているので、この第１絶縁膜１３４によって注入イオンが阻止される。よって、イオン注入のイオンが上記第２ゲート電極１５２を突き抜けてチャネル領域に達することはない。
その後、ここで用いたイオン注入マスク２１２を除去する。なお、図面はイオン注入マスク２１２を除去する直前の状態を示した。

［ＮＭＯＳの低耐圧トランジスタのＬＤＤ拡散層の形成］
次に、図８（５）に示すように、上記第４領域１１４および第６領域１１６上を開口し、第１領域１１１〜第３領域１１３、第５領域１１５を被覆するイオン注入マスク２１３を、例えばレジストで形成する。この状態で、さらに上記第４ゲート電極１７２をマスクにして、ｎ型不純物の斜めイオン注入により上記第４ウエル領域１２４にｎ型の第４ＬＤＤ拡散層１７３、１７４を形成する。同時に、上記第６ゲート電極１９２をマスクにして、ｎ型不純物の斜めイオン注入により上記第６ウエル領域１２６にｎ型の第６ＬＤＤ拡散層１９３、１９４を形成する。
その後、ここで用いたイオン注入マスク２１３を除去する。なお、図面はイオン注入マスク２１３を除去する直前の状態を示した。

［ＰＭＯＳの低耐圧トランジスタのＬＤＤ拡散層の形成］
次に、図８（６）に示すように、上記第５領域１１５上を開口し、第１領域１１１〜第４領域１１４、第６領域１１６を被覆するイオン注入マスク２１４を、例えばレジストで形成する。この状態で、さらに上記第５ゲート電極１８２をマスクにして、イオン注入により上記第５ウエル領域１２５にｐ型の第２ＬＤＤ拡散層１８３、１８４を形成する。
その後、ここで用いたイオン注入マスク２１４を除去する。なお、図面はイオン注入マスク２１４を除去する直前の状態を示した。

［低耐圧トランジスタ側のサイドウォールの形成］
次に、図９（７）に示すように、上記第１ゲート電極１４２〜上記第６ゲート電極１９２および上記第１絶縁膜１３４を被覆するサイドウォール形成膜１３５を形成する。

次に、図９（８）に示すように、上記第４領域１１４および第６領域１１６上を開口し、第１領域１１１〜第３領域１１３を被覆するエッチングマスク（図示せず）を、例えばレジストで形成する。この状態で、上記サイドウォール形成膜１３５をエッチングする。このエッチングには、例えば反応性イオンエッチング（ＲＩＥ）を用いる。その結果、上記第４ゲート電極１７２、第５ゲート電極１８２、上記第６ゲート電極１９２の各側壁に、第４サイドウォール１７５、第５サイドウォール１８５、第６サイドウォール１９５が形成される。そして、第１領域１１１〜第３領域１１３上には、上記サイドウォール形成膜１３５が残される。
その後、ここで用いた上記エッチングマスクを除去する。

次に、図１０（９）に示すように、上記第１領域１１１〜第３領域１１３のゲート電極上およびソース・ドレイン領域が形成される領域上に開口を設け、その他の領域を被覆するエッチングマスク２２１を、例えばレジストで形成する。この状態で、上記サイドウォール形成膜１３５、上記第１絶縁膜１３４をエッチングする。このエッチングには、例えば反応性イオンエッチング（ＲＩＥ）を用いる。その結果、上記サイドウォール形成膜１３５および上記第１絶縁膜１３４に、開口部２３１〜２３９が形成される。
その後、ここで用いたエッチングマスク２２１を除去する。なお、図面はエッチングマスク２１１を除去する直前の状態を示した。

［ＮＭＯＳのトランジスタのソース・ドレイン領域の形成］
次に、図１０（１０）に示すように、上記第１領域１１１、第３領域１１３、第４領域１１４および第６領域１１６上を開口し、第２領域１１２、第５領域１１５上を被覆するイオン注入マスク（図示せず）を、例えばレジストで形成する。この状態で、上記開口部２３１、２３３からイオン注入により上記第１ウエル領域１２１にｎ型の第１ソース・ドレイン領域１４６、１４７を形成する。このとき、開口部２３１から第１ゲート電極１４２にもイオン注入される。また同時に、上記開口部２３７、２３９からイオン注入により上記第３ウエル領域１２３にｎ型の第３ソース・ドレイン領域１６６、１６７を形成する。このとき、開口部２３８から第３ゲート電極１６２にもイオン注入される。また、第４ゲート電極１７２、第４サイドウォール１７５をイオン注入マスクにして、上記第４ウエル領域１２４にｎ型の第４ソース・ドレイン領域１７６、１７７を形成する。さらに、第６ゲート電極１９２、第６サイドウォール１９５をイオン注入マスクにして、上記第６ウエル領域１２６にｎ型の第６ソース・ドレイン領域１９６、１９７を形成する。
これによって、オフセット構造の第１ソース・ドレイン領域１４６、１４７および第３ソース・ドレイン領域１６６、１６７が形成される。
その後、ここで用いた上記イオン注入マスクを除去する。

［ＰＭＯＳのトランジスタのソース・ドレイン領域の形成］
次に、図１１（１１）に示すように、上記第１領域１１１、第３領域１１３、第４領域１１４および第６領域１１６上を被覆し、第２領域１１２、第５領域１１５上を開口するイオン注入マスク（図示せず）を、例えばレジストで形成する。この状態で、上記開口部２３４〜２３６からイオン注入により上記第２ウエル領域１２２にｐ型の第２ソース・ドレイン領域１５６、１５７を形成する。このとき、開口部２３５から第２ゲート電極１５２にもイオン注入される。同時に、第５ゲート電極１８２、第５サイドウォール１８５をイオン注入マスクにして、上記第５ウエル領域１２５にｐ型の第５ソース・ドレイン領域１８６、１８７を形成する。
これによって、オフセット構造の第２ソース・ドレイン領域１５６、１５７が形成される。
その後、ここで用いた上記イオン注入マスクを除去する。

このようにして、第１領域１１１にＮＭＯＳの高耐圧トランジスタからなる第１トランジスタ１０１が形成され、第２領域１１２にＰＭＯＳの高耐圧トランジスタからなる第２トランジスタ１０２が形成される。また第３領域１１３にＮＭＯＳのトリプルウエル構造の高耐圧トランジスタからなる第３トランジスタ１０３が形成される。また低耐圧トランジスタとして、第４領域１１４にＮＭＯＳの低耐圧トランジスタからなる第４トランジスタ１０４が形成され、第５領域１１５にＰＭＯＳの低耐圧トランジスタからなる第５トランジスタ１０５が形成される。さらに第６領域１１６にＮＭＯＳのトリプルウエル構造の低耐圧トランジスタからなる第６トランジスタ１０６が形成される。

その後、上記第１〜第６トランジスタ１０１〜１０６を被覆する第２絶縁膜（図示せず）を形成し、さらに多層配線構造を形成する。

以上説明したように、比較例では、高耐圧トランジスタのＬＤＤ拡散層を深く形成するときに、高エネルギーイオン注入を行っても、ゲート電極の突き抜けは防止ができる。また高耐圧トランジスタのソース・ドレイン領域をオフセット構造に形成することができる。しかし、追加工程が非常に多く、また複雑である。

以下に、比較例における高耐圧の第１トランジスタ１０１と低耐圧の第４トランジスタ１０４を形成する工程と、本発明の製造方法（以下、実施例という。）における高耐圧の第１トランジスタ１と低耐圧の第２トランジスタ２を形成する工程を比較する。

実施例では、比較例では形成されていないダミーパターン５１を形成しているが、このダミーパターン５１は、同層の電極形成膜４１および第１絶縁膜４２を用いて第１ゲート電極２２と同時に形成される。このため、比較例と比較して、ダミーパターン５１を形成するために特別な工程数の増加はない。
実施例の第１ＬＤＤ拡散層２３、２４を形成する工程および第２ＬＤＤ拡散層３３、３４を形成する工程は、比較例の第１ＬＤＤ拡散層１４３、１４４を形成する工程および第４ＬＤＤ拡散層１６３、１６４を形成する工程と同様であり、工程数は同等である。
また実施例の第１サイドウォール２５を形成する工程は、サイドウォール形成膜４３の成膜工程とそれをエッチバックするエッチング工程の２工程であり、比較例と比較して、工程数の増加はない。
さらに、実施例において、第１ソース・ドレイン領域２６、２７は、第１ゲート電極２２、ダミーパターン５１、第１サイドウォール２５を用いてイオン注入により自己整合的に形成される。同様に、第２ソース・ドレイン領域３６、３７は、第２ゲート電極３２、第２サイドウォール３５を用いてイオン注入により自己整合的に形成される。
一方、比較例において、リソグラフィ技術とエッチング技術によって、サイドウォール形成膜１３５と第１絶縁膜１３４とに開口部２３１〜２３３を形成する工程を行う。その後、開口部２３１、２３３よりイオン注入により第１ソース・ドレイン領域１４６、１４７を形成している。このため、実施例よりもリソグラフィ工程とエッチング工程が余分に必要となっている。また、リソグラフィ工程では、フォトマスクが必要であり、製造コストの上昇を来たす。
よって、本発明の製造方法は、従来の製造方法よりも製造工程数が少なく、製造コストも低くなるという効果を有する。

＜２．第２の実施の形態＞
［半導体装置の構成の一例］
本発明の第２実施の形態に係る半導体装置の構成の一例を、図１２の概略構成断面図および図１３の平面レイアウト図によって説明する。によって説明する。また、図１２の（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、図１３中のＡ−Ａ’線の位置、図１３中のＢ−Ｂ’線の位置、図１３中のＣ−Ｃ’線の位置での断面を示したものである。また、図１３は、高耐圧トランジスタが形成される第１領域と低耐圧トランジスタが形成される第２領域と、第１領域および第２領域に形成されるゲート電極、ダミーパターン、サイドウォール等の平面レイアウト上の位置関係を示したものである。以下、耐圧の異なるトランジスタのうち、ある１種類の高耐圧トランジスタ、および、ある１種類の低耐圧トランジスタを例に説明する。

［トランジスタ形成領域と素子分離領域］
図１２、図１３に示すように、半導体基板１１には、高耐圧トランジスタが形成される第１領域（第１トランジスタ形成領域）１２と低耐圧トランジスタが形成される第２領域（第２トランジスタ形成領域）１３とを分離する素子分離領域１４が形成されている。
ここで、低耐圧トランジスタとは、一例として耐圧が３．３Ｖ以下、例えば１．８Ｖ〜３．３Ｖ程度の耐圧を有するトランジスタをいう。この耐圧は一例であって、トランジスタの世代等によって適宜変更される。
また上記高耐圧トランジスタとは、一例として耐圧が１０Ｖ以上の耐圧を有するトランジスタをいう。この耐圧は一例であって、トランジスタの世代等によって適宜変更される。
上記半導体基板１１には、例えばｐ型シリコン基板を用いている。このｐ型シリコン基板の基板濃度は、例えば１×１０¹⁵／ｃｍ³程度である。もちろん、上記半導体基板１１には、ｎ型シリコン基板や化合物半導体基板を用いることもできる。
上記素子分離領域１４は、例えば、通常のＳＴＩ（Shallow Trench Isolation）構造の素子分離である。ＳＴＩ構造以外の素子分離領域とすることも可能である。

［第１ウエル領域、第２ウエル領域、チャネルストップ領域］
上記第１領域１２の半導体基板１１には高耐圧用の第１ウエル領域１５が形成されている。上記第１領域１２の第１トランジスタ１がｎチャネルトランジスタの場合は、上記第１ウエル領域１５はｐ型領域に形成されている。一方、ｐチャネルトランジスタの場合は、上記第１ウエル領域１５はｎ型領域に形成されている。
また第２領域１３の半導体基板１１には低耐圧用の第２ウエル領域１６が形成されている。上記第２領域１３の第２トランジスタ２がｎチャネルトランジスタの場合は、上記第２ウエル領域１６はｐ型領域に形成されている。
また、上記素子分離領域１４下の上記第１領域１２には、チャネルストップ領域１７が形成されている。

［ゲートとダミーパターン］
上記第１ウエル領域１５上には、第１ゲート絶縁膜２１が形成されている。この第１ゲート絶縁膜２１は、例えば酸化シリコン膜で４０ｎｍの厚さに形成されている。また上記第２ウエル領域１６上には、第２ゲート絶縁膜３１が形成されている。この第２ゲート絶縁膜３１は、例えば酸化シリコン膜で８ｎｍの厚さに形成されている。
上記第１ゲート絶縁膜２１、上記第２ゲート絶縁膜３１の各膜厚は一例であって、それぞれのトランジスタの耐圧に応じて、適宜決定される。もちろん、酸化シリコン膜以外に、酸化シリコン膜と窒化シリコン膜の積層膜、もしくは酸化ハフニウム、酸化アルミニウム等の高誘電率膜で形成されていてもよい。

上記第１ゲート絶縁膜２１上には、第１ゲート電極２２が、例えばポリシリコンを２００ｎｍの厚さに堆積して形成されている。さらに第１ゲート電極２２上に第１絶縁膜（図示せず）が形成されていてもよい。この第１絶縁膜は、例えば酸化シリコン膜、窒化シリコン膜、もしくは酸化シリコン膜と窒化シリコン膜の積層膜で形成される。例えば１００ｎｍ〜２００ｎｍの厚さの酸化シリコン膜で形成されている。
また、上記第２ゲート絶縁膜３１上には、第２ゲート電極３２が、例えばポリシリコンを２００ｎｍの厚さに堆積して形成されている。

さらに、上記第１ウエル領域１５上には上記第１ゲート電極２２の両側（チャネル幅方向）に沿ってかつ離間して複数のダミーパターン５１が形成されている。このダミーパターン５１も、上記第１ゲート電極２２と同様に、例えばポリシリコンを２００ｎｍの厚さに堆積して形成されている。したがって、上記第１ゲート電極２２と上記ダミーパターン５１は同一層の膜で形成することが可能となっている。すなわち、同時に形成されるものであってよい。
このダミーパターン５１は、例えば、第１ゲート電極２２のチャネル長方向に距離ｄｌだけ離して、第１ゲート電極２２のチャネル幅方向に沿って、距離ｄｗの間隔でダミーパターン５１が形成されている。各ダミーパターン５１同士の距離ｄｗは等間隔とすることが好ましい。

上記第１ゲート電極２２と上記各ダミーパターン５１との距離ｄｌと、上記各ダミーパターン５１同士の距離ｄｗは同等とすることが好ましい。このようにダミーパターン５１が配置されていることによって、サイドウォールを形成するときに用いるサイドウォール形成膜の膜厚を上記距離ｄｌまたは距離ｄｗに合わせるだけでよくなり、設計がしやすくなる。

［ＬＤＤ拡散層］
上記第１ゲート電極２２の両側の上記第１ウエル領域１５には、第１ＬＤＤ拡散層２３、２４が形成されている。この第１ＬＤＤ拡散層２３、２４は、後に説明する第２ＬＤＤ拡散層３３、３４よりも深く形成されている。その深さは第１トランジスタの耐圧に応じて決定される。
また、上記第２ゲート電極３２の両側の上記第２ウエル領域１６には、第２ＬＤＤ拡散層３３、３４が形成されている。

［サイドウォール］
また、上記第１ゲート電極２２の側壁および上記ダミーパターン５１の側壁には、第１サイドウォール２５が形成されている。上記第１ゲート電極２２と上記各ダミーパターン５１との間および上記各ダミーパターン５１同士の間は、上記第１サイドウォール２５で埋め込まれた状態となっている。
そのためには、上記第１サイドウォール２５は、上記距離ｄｌ、距離ｄｗに対して同等以上の膜厚ｔで形成されることが好ましい。例えば、ｄｌ＝ｄｗ＝１００ｎｍの場合、上記第１サイドウォール２５は１００ｎｍ以上の膜厚に形成される。ただし、上記第１サイドウォール２５はエッチバックで形成されるため、例えば２００ｎｍを超えるような膜厚に形成する必要ない。

一方、上記ダミーパターン５１の平面レイアウト上の大きさと上記第１ゲート電極２２との間隔ｄｌは、第１ゲート電極２２の側壁から上記第１サイドウォール２５をどの位置まで形成するかによって決定される。例えば、上記第１ゲート電極２２の側壁からゲート長方向に３００ｎｍの位置まで上記第１サイドウォール２５を形成する場合を考える。この場合、上記間隔ｄｌを１００ｎｍ、上記第１サイドウォール２５の平面レイアウト上の大きさを１００ｎｍ角、上記第１サイドウォール２５の膜厚を１００ｎｍに設定すればよい。また、上記間隔ｄｗも、一例として１００ｎｍに設定すればよい。さらに、第１サイドウォール２５の膜厚ｔは、第１ゲート電極２２の高さｈの１／２以下に形成することが好ましい。このような膜厚とすることで、第１サイドウォール２５の膜厚設計がしやすくなる。
さらに上記第２ゲート電極３２の側壁には、第２サイドウォール３５が形成されている。

［ソース・ドレイン領域］
上記第１ゲート電極２２の一方側の第１ウエル領域１５には、上記第１サイドウォール２５および上記ダミーパターン５１の下方に形成された上記第１ＬＤＤ拡散層２３を介して、第１ソース・ドレイン領域２６が形成されている。また、上記第１ゲート電極２２の他方側の第１ウエル領域１５には、上記第１サイドウォール２５および上記ダミーパターン５１の下方に形成された上記第１ＬＤＤ拡散層２４を介して、第１ソース・ドレイン領域２７が形成されている。上記第１ソース・ドレイン領域２６、２７は、上記第１ＬＤＤ拡散層２３、２４よりも浅く形成されている。
よって、第１ソース・ドレイン領域２６、２７は、オフセット構造（例えば、オフセットドレイン構造）に形成されている。
上記イオン注入では、第１トランジスタがｎチャネルトランジスタの場合、上記第１ソース・ドレイン領域２６、２７の不純物として、例えばヒ素（Ａｓ⁺）もしくはリン（Ｐ⁺）が用いられている。
また、第１トランジスタがｐチャネルトランジスタの場合、上記第１ソース・ドレイン領域２６、２７の不純物として、二フッ化ホウ素（ＢＦ₂ ⁺）もしくはホウ素イオン（Ｂ⁺）が用いられている。

また、上記第２ゲート電極３２の一方側の第２ウエル領域１６には、上記第２サイドウォール３５の下方に形成された上記第２ＬＤＤ拡散層３３を介して、第２ソース・ドレイン領域３６が形成されている。また、上記第２ゲート電極３２の他方側の第２ウエル領域１６には、上記第２サイドウォール３５の下方に形成された上記第１ＬＤＤ拡散層３４を介して、第２ソース・ドレイン領域３７が形成されている。
また、第１トランジスタがｐチャネルトランジスタの場合、上記第２ソース・ドレイン領域３６、３７の不純物として、二フッ化ホウ素（ＢＦ₂ ⁺）もしくはホウ素イオン（Ｂ⁺）が用いられている。
このように、オフセット構造の第１ソース・ドレイン領域２６、２７を有する高耐圧の第１トランジスタ１と、低耐圧の第２トランジスタ２とからなる半導体装置３が形成されている。

さらに、上記第１、第２トランジスタ１、２を被覆する第２絶縁膜（図示せず）が形成され、さらに多層配線構造が形成されていてもよい。

上記半導体装置３は、複数のダミーパターン５１が第１ゲート電極２２と同時に形成されることが可能な構造となっているので、ダミーパターン５１を形成するための追加工程を必要としない構造になっている。また、第１ゲート電極２２とダミーパターン５１間およびダミーパターン５１間を埋め込んで第１サイドウォール２５が形成されていることから、第１ゲート電極２２の側壁部におけるサイドウォール幅（ゲート長方向の幅）が大きくなっている。このため、第１ソース・ドレイン領域２６、２６は、第１ゲート電極２２の両側に幅広に形成される第１ＬＤＤ拡散層２３、２４によってオフセット構造に形成されている。
よって、第１ＬＤＤ拡散層２３、２４がオフセット構造の高耐圧用の深いＬＤＤ拡散層になるという利点がある。

［ダミーパターンの配置の変形例］
また、前記図５に示すように、上記ダミーパターン５１の配列は、上記第１ゲート電極２２の側壁にそって（ゲート幅方向）にそって、かつ距離ｄｌだけおいて、素子分離領域１４上にも形成されていることがより好ましい。このように、ダミーパターン５１が素子分離領域１４上にも形成されることによって、第１サイドウォール２５は、第１ゲート電極２２の側壁にそって、第１領域１２上において均等な厚さで形成されることになる。よって、第１ソース・ドレイン領域２６、２７を形成するときに、第１ゲート電極２２端部における第１ＬＤＤ拡散層２３、２４の長さ（チャネル長方向の長さ）を確実に確保することができるようになる。

また、上記ダミーパターン５１は、第１ゲート電極２２と間隔を置かず、第１ゲート電極２２と一体になるように、等間隔で形成することもできる。この場合、第１ゲート電極２２は、平面レイアウト上、両側に櫛歯が形成されたような形状となる。したがって、第１サイドウォール２５は、第１ゲート電極２２およびダミーパターン５１の各側壁に形成され、第１ゲート電極２２とダミーパターン５１との間には形成されない。

上記半導体装置３は、例えば上記第１の実施の形態で説明した製造方法によって形成することができる。

１…第１トランジスタ、２…第２トランジスタ、１１…半導体基板、１２…第１領域（第１トランジスタ形成領域）、１３…第２領域（第２トランジスタ形成領域）、２１…第１ゲート絶縁膜、２２…第１ゲート電極、２３，２４…第１ＬＤＤ拡散層、２５…第１サイドウォール、２６，２７…第１ソース・ドレイン領域、４１…電極形成膜、４２…第１絶縁膜、５１…ダミーパターン

Claims (6)

1. 半導体基板のトランジスタ形成領域上に、ゲート絶縁膜を介して上面に絶縁膜を有する電極形成膜を形成する工程と、
   前記トランジスタ形成領域上に前記電極形成膜でゲート電極と、前記ゲート電極の両側に沿ってかつ離間して複数のダミーパターンを形成する工程と、
   前記絶縁膜を上面に形成した状態の前記ゲート電極および前記各ダミーパターンをマスクにしたイオン注入により前記トランジスタ形成領域にＬＤＤ拡散層を形成する工程と、
   前記ゲート電極の側壁および前記各ダミーパターンの側壁に、前記ゲート電極と前記各ダミーパターン間および前記各ダミーパターン間にサイドウォールを形成する工程と、
   前記ゲート電極、前記各ダミーパターンおよび前記サイドウォールをマスクにして前記トランジスタ形成領域にソース・ドレイン領域を形成する工程を有する
   半導体装置の製造方法。
2. 前記サイドウォールを形成する工程は、
   前記ゲート電極および前記各ダミーパターンを被覆するサイドウォール形成膜を形成する工程と、
   前記サイドウォール形成膜をエッチバックして、前記サイドウォールを形成する工程を有し、
   前記サイドウォール形成膜は、前記ゲート電極と前記各ダミーパターンとの間隔および前記各ダミーパターン同士の間隔と同等以上の厚さに形成される
   請求項１記載の半導体装置の製造方法。
3. 前記ゲート電極と前記各ダミーパターンとの間隔と、前記各ダミーパターン同士の間隔を同等にする
   請求項１記載の半導体装置の製造方法。
4. 前記トランジスタ形成領域は前記半導体基板に形成された素子分離領域により分離され、
   前記各ダミーパターンの配列は、前記ゲート電極の側壁に沿って、前記素子分離領域上にも形成される
   請求項１記載の半導体装置の製造方法。
5. 前記各ダミーパターンは等間隔に形成される
   請求項１記載の半導体装置の製造方法。
6. 半導体基板のトランジスタ形成領域上にゲート絶縁膜を介して形成された第１ゲート電極と、
   前記トランジスタ形成領域上にゲート絶縁膜を介して前記ゲート電極の両側に沿ってかつ間隔を置いて形成された複数のダミーパターンと、
   前記ゲート電極の両側の前記トランジスタ形成領域に形成されたＬＤＤ拡散層と、
   前記ゲート電極の側壁および前記各ダミーパターンの側壁に、前記ゲート電極と前記各ダミーパターン間および前記各ダミーパターン間を埋め込んで形成されたサイドウォールと、
   前記ゲート電極の両側の前記トランジスタ形成領域に前記ダミーパターンおよび前記サイドウォールを介して形成されたソース・ドレイン領域と有する
   半導体装置。

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