JP2002118117A - 絶縁ゲート型半導体装置の製造方法 - Google Patents
絶縁ゲート型半導体装置の製造方法Info
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- JP2002118117A JP2002118117A JP2000308619A JP2000308619A JP2002118117A JP 2002118117 A JP2002118117 A JP 2002118117A JP 2000308619 A JP2000308619 A JP 2000308619A JP 2000308619 A JP2000308619 A JP 2000308619A JP 2002118117 A JP2002118117 A JP 2002118117A
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Abstract
(57)【要約】
【課題】従来のパワーＭＯＳＦＥＴではソース領域の形
成にはマスクが必要であり、微細化する場合にマスクの
合わせずれによる不良が発生したり、コスト削減のネッ
クになるなど問題があった。また、電界集中を避けるた
めにトレンチ開口部に丸みを持たせてあるが、高温のダ
ミー酸化で形成していたので、トレンチの幅が広がって
しまう問題もあった。 【解決手段】トレンチ形成後、全面を覆うポリシリコン
層に高濃度の不純物を導入後、エッチバックすることに
よりトレンチ開口部にのみサイドウォール状にポリシリ
コンを残し、不純物を拡散してセルフアラインでソース
領域を形成するものである。これにより、マスクを削減
し、コストダウンに寄与できる。また、ダミー酸化を低
温でできるため、トレンチの仕上がり幅が広がるのを抑
制できる。
成にはマスクが必要であり、微細化する場合にマスクの
合わせずれによる不良が発生したり、コスト削減のネッ
クになるなど問題があった。また、電界集中を避けるた
めにトレンチ開口部に丸みを持たせてあるが、高温のダ
ミー酸化で形成していたので、トレンチの幅が広がって
しまう問題もあった。 【解決手段】トレンチ形成後、全面を覆うポリシリコン
層に高濃度の不純物を導入後、エッチバックすることに
よりトレンチ開口部にのみサイドウォール状にポリシリ
コンを残し、不純物を拡散してセルフアラインでソース
領域を形成するものである。これにより、マスクを削減
し、コストダウンに寄与できる。また、ダミー酸化を低
温でできるため、トレンチの仕上がり幅が広がるのを抑
制できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置の製造方法に係り、特にマスクを削減し、オン抵抗
の低減を実現する絶縁ゲート型半導体装置の製造方法に
関する。
装置の製造方法に係り、特にマスクを削減し、オン抵抗
の低減を実現する絶縁ゲート型半導体装置の製造方法に
関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】図８から図１４を参照して、従来のトレン
チ構造のパワーＭＯＳＦＥＴの製造工程を示す。
チ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００５】図８では、Ｎ+型シリコン半導体基板２１
にＮ-型のエピタキシャル層を積層してドレイン領域２
２を形成する。表面に酸化膜２３を形成した後、予定の
チャネル層２４の部分の酸化膜２３をエッチングする。
この酸化膜２３をマスクとして全面にボロンを注入した
後、拡散してＰ型のチャネル層２４を形成する。
にＮ-型のエピタキシャル層を積層してドレイン領域２
２を形成する。表面に酸化膜２３を形成した後、予定の
チャネル層２４の部分の酸化膜２３をエッチングする。
この酸化膜２３をマスクとして全面にボロンを注入した
後、拡散してＰ型のチャネル層２４を形成する。
【０００６】図９では、全面にＣＶＤ法によりＮＳＧ
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を生成する。
（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）のＣＶＤ酸化膜２５を生成する。
【０００７】レジスト膜によるマスクをトレンチ開口部
となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライ
エッチングして部分的に除去し、チャネル領域２４が露
出したトレンチ開口部を形成する。
となる部分を除いてかけて、ＣＶＤ酸化膜２５をドライ
エッチングして部分的に除去し、チャネル領域２４が露
出したトレンチ開口部を形成する。
【０００８】ＣＶＤ酸化膜２５をマスクとしてトレンチ
開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層２４を
貫通してドレイン領域２２まで達するトレンチ２７を形
成する。
開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層２４を
貫通してドレイン領域２２まで達するトレンチ２７を形
成する。
【０００９】図１０ではダミー酸化をしてトレンチ２７
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングに
より除去する。このダミー酸化を行う理由は、ドライエ
ッチングの際のエッチングダメージを除去し、後のゲー
ト酸化膜を安定に形成するためである。また、高温で熱
酸化することによりトレンチ開口部に丸みをつけ、トレ
ンチ開口部での電界集中を避ける効果もある。これによ
り、トレンチ２７が形成される。
内壁とチャネル層２４表面に酸化膜（図示せず）を形成
し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングに
より除去する。このダミー酸化を行う理由は、ドライエ
ッチングの際のエッチングダメージを除去し、後のゲー
ト酸化膜を安定に形成するためである。また、高温で熱
酸化することによりトレンチ開口部に丸みをつけ、トレ
ンチ開口部での電界集中を避ける効果もある。これによ
り、トレンチ２７が形成される。
【００１０】図１１では、全面を熱酸化してゲート酸化
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層３２を付着し、リンを高濃度に注入
・拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層３２を付着し、リンを高濃度に注入
・拡散して高導電率化を図り、ゲート電極３３を形成す
る。その後全面に付着したポリシリコン層３２をマスク
なしでドライエッチして、トレンチ２７に埋設したゲー
ト電極３３を残す。
【００１１】図１２ではレジスト膜ＰＲによるマスクに
より選択的にボロンをイオン注入し、Ｐ+型のボディ領
域３４を形成した後、レジスト膜ＰＲを除去する。
より選択的にボロンをイオン注入し、Ｐ+型のボディ領
域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】図１３では、新たなレジスト膜ＰＲで予定
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をイオン注入し、Ｎ+型のソース領域
３５をトレンチ２７に隣接するチャネル層２４表面に形
成した後、レジスト膜ＰＲを除去する。
のソース領域３５およびゲート電極３３を露出する様に
マスクして、砒素をイオン注入し、Ｎ+型のソース領域
３５をトレンチ２７に隣接するチャネル層２４表面に形
成した後、レジスト膜ＰＲを除去する。
【００１３】図１４では、全面にＢＰＳＧ（Ｂｏｒｏｎ
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形
成する。その後、レジスト膜をマスクにして少なくとも
ゲート電極３３上に層間絶縁膜３６を残す。その後アル
ミニウムをスパッタ装置で全面に付着して、ソース領域
３５およびボディ領域３４にコンタクトするソース電極
３７を形成する。
【００１４】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴでは各製造工程でさまざまなマスクを使用してお
り、例えばソース領域もレジストによるマスクを用いて
形成している。このためトレンチを微細化するほどマス
クの合わせ余裕度も少なくなり、マスクずれによる不良
が避けられない問題がある。また、マスクはコストもか
かるので、各工程でのマスクの削減が望まれている。
ＥＴでは各製造工程でさまざまなマスクを使用してお
り、例えばソース領域もレジストによるマスクを用いて
形成している。このためトレンチを微細化するほどマス
クの合わせ余裕度も少なくなり、マスクずれによる不良
が避けられない問題がある。また、マスクはコストもか
かるので、各工程でのマスクの削減が望まれている。
【００１５】また、トレンチ形成後のエッチングダメー
ジを除去したり、トレンチ開口部に丸みをつけてトレン
チ開口部での電界集中によるゲート−ソース間のショー
ト防止するために、高温でダミー酸化を行っているが、
エッチングでトレンチ幅を微細化できても、その後の高
温のダミー酸化によりトレンチ幅が広がり、仕上がりは
トレンチエッチング時のおよそ1.5倍程度に広がってし
まう問題があった。
ジを除去したり、トレンチ開口部に丸みをつけてトレン
チ開口部での電界集中によるゲート−ソース間のショー
ト防止するために、高温でダミー酸化を行っているが、
エッチングでトレンチ幅を微細化できても、その後の高
温のダミー酸化によりトレンチ幅が広がり、仕上がりは
トレンチエッチング時のおよそ1.5倍程度に広がってし
まう問題があった。
【００１６】さらに、従来は基板上を覆う層間絶縁膜の
ために、マスクを用いて金属電極とソース領域およびボ
ディコンタクト領域とのコンタクト孔を設ける必要があ
り、マスクずれによりゲート電極が露出するのを防ぐた
めにゲート電極上の層間絶縁膜に余裕を持たせてマスク
をかけていた。このためソース領域上に層間絶縁膜およ
びゲート酸化膜が残ることになり、ソース領域と金属電
極との接触面積が少なくなるためにオン抵抗の低減にも
限界があった。
ために、マスクを用いて金属電極とソース領域およびボ
ディコンタクト領域とのコンタクト孔を設ける必要があ
り、マスクずれによりゲート電極が露出するのを防ぐた
めにゲート電極上の層間絶縁膜に余裕を持たせてマスク
をかけていた。このためソース領域上に層間絶縁膜およ
びゲート酸化膜が残ることになり、ソース領域と金属電
極との接触面積が少なくなるためにオン抵抗の低減にも
限界があった。
【００１７】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、一導電型の半導体基板にトレンチを形成
し、該トレンチ周辺に逆導電型のチャネル層を形成する
工程と、全面にポリシリコン層を成膜し、高濃度の一導
電型不純物を導入後、全面をエッチングして前記トレン
チ開口部のチャネル層表面にのみ前記ポリシリコン層を
残存させる工程と、前記ポリシリコン中の前記一導電型
不純物を前記チャネル層に拡散してソース領域を形成す
る工程とを具備することを特徴とするもので、ソース領
域をセルフアラインで形成できるためマスクが削減でき
る。
みてなされ、一導電型の半導体基板にトレンチを形成
し、該トレンチ周辺に逆導電型のチャネル層を形成する
工程と、全面にポリシリコン層を成膜し、高濃度の一導
電型不純物を導入後、全面をエッチングして前記トレン
チ開口部のチャネル層表面にのみ前記ポリシリコン層を
残存させる工程と、前記ポリシリコン中の前記一導電型
不純物を前記チャネル層に拡散してソース領域を形成す
る工程とを具備することを特徴とするもので、ソース領
域をセルフアラインで形成できるためマスクが削減でき
る。
【００１８】さらに全面エッチバックでトレンチ開口部
にサイドウォール状の丸みがつけられるために、高温で
ダミー酸化をする必要がなくなる。これによりシリコン
中のエッチングダメージ除去のためのダミー酸化量を低
減できるので、トレンチの仕上がり幅を狭くできるもの
である。
にサイドウォール状の丸みがつけられるために、高温で
ダミー酸化をする必要がなくなる。これによりシリコン
中のエッチングダメージ除去のためのダミー酸化量を低
減できるので、トレンチの仕上がり幅を狭くできるもの
である。
【００１９】さらに、層間絶縁膜をゲート電極上に埋め
込むことにより、ソース領域と金属電極との接触面積を
増やし、オン抵抗を低減できるものである。
込むことにより、ソース領域と金属電極との接触面積を
増やし、オン抵抗を低減できるものである。
【００２０】
【発明の実施の形態】本発明の実施の形態を図１から図
７を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネ
ル型を例に説明する。
７を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネ
ル型を例に説明する。
【００２１】トレンチ型パワーＭＯＳＦＥＴは、一導電
型の半導体基板にトレンチを形成後、全面に絶縁膜を形
成し、トレンチの周辺に逆導電型のチャネル層を形成す
る工程と、絶縁膜を除去後全面にポリシリコン層を成膜
し、高濃度の一導電型不純物を導入後、全面をエッチバ
ックしてトレンチ開口部のチャネル層表面にのみポリシ
リコン層を残存させる工程と、ポリシリコン層中の前記
一導電型不純物をチャネル層に拡散してソース領域を形
成する工程と、少なくともトレンチ内壁にゲート酸化膜
を形成し、トレンチに埋設され且つトレンチ開口部を露
出した半導体材料からなるゲート電極を形成する工程
と、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバ
ック後全面に金属電極を形成する工程とから構成され
る。
型の半導体基板にトレンチを形成後、全面に絶縁膜を形
成し、トレンチの周辺に逆導電型のチャネル層を形成す
る工程と、絶縁膜を除去後全面にポリシリコン層を成膜
し、高濃度の一導電型不純物を導入後、全面をエッチバ
ックしてトレンチ開口部のチャネル層表面にのみポリシ
リコン層を残存させる工程と、ポリシリコン層中の前記
一導電型不純物をチャネル層に拡散してソース領域を形
成する工程と、少なくともトレンチ内壁にゲート酸化膜
を形成し、トレンチに埋設され且つトレンチ開口部を露
出した半導体材料からなるゲート電極を形成する工程
と、全面に層間絶縁膜を形成し、層間絶縁膜をエッチバ
ック後全面に金属電極を形成する工程とから構成され
る。
【００２２】本発明の第１の工程は、図１に示す如く、
一導電型の半導体基板にトレンチを形成後、全面に酸化
膜を形成し、トレンチの周辺に逆導電型のチャネル層を
形成することにある。
一導電型の半導体基板にトレンチを形成後、全面に酸化
膜を形成し、トレンチの周辺に逆導電型のチャネル層を
形成することにある。
【００２３】Ｎ+型シリコン半導体基板１にＮ-型のエピ
タキシャル層を積層してドレイン領域２を設ける。トレ
ンチ３をエッチングにより形成し、全面に酸化膜４を設
け、ボロンをイオン注入する。注入条件は50KeVで3〜4
×1013cm-2とする。その後イオンをドレイン領域に拡散
してトレンチ３周辺にＰ型のチャネル層５を形成する。
タキシャル層を積層してドレイン領域２を設ける。トレ
ンチ３をエッチングにより形成し、全面に酸化膜４を設
け、ボロンをイオン注入する。注入条件は50KeVで3〜4
×1013cm-2とする。その後イオンをドレイン領域に拡散
してトレンチ３周辺にＰ型のチャネル層５を形成する。
【００２４】本発明の第2の工程は、図２および図３に
示す如く、酸化膜を除去後全面にポリシリコン層を成膜
し、高濃度の一導電型不純物を導入後、全面をエッチバ
ックしてトレンチ開口部のチャネル層表面にのみポリシ
リコンを残存させることにある。
示す如く、酸化膜を除去後全面にポリシリコン層を成膜
し、高濃度の一導電型不純物を導入後、全面をエッチバ
ックしてトレンチ開口部のチャネル層表面にのみポリシ
リコンを残存させることにある。
【００２５】本工程は本発明の特徴とする工程であり、
図２では、チャネル層５のイオン注入の保護膜とした酸
化膜４を除去してポリシリコン６をＣＶＤ法により1000
Å程度堆積し、高濃度のヒ素を全面にイオン注入する。
図２では、チャネル層５のイオン注入の保護膜とした酸
化膜４を除去してポリシリコン６をＣＶＤ法により1000
Å程度堆積し、高濃度のヒ素を全面にイオン注入する。
【００２６】その後、全面を約1.0μｍエッチバックし
て、トレンチ開口部にポリシリコン６を残存させる。
て、トレンチ開口部にポリシリコン６を残存させる。
【００２７】図３はエッチバック後の状態を示す。半導
体基板表面とトレンチ３底部が同時にエッチングされ、
トレンチ開口部７のポリシリコン６がサイドウォール状
になり、丸みが形成される。また、トレンチ開口部７の
みに高濃度の不純物を含むポリシリコン６が残存するこ
とになる。
体基板表面とトレンチ３底部が同時にエッチングされ、
トレンチ開口部７のポリシリコン６がサイドウォール状
になり、丸みが形成される。また、トレンチ開口部７の
みに高濃度の不純物を含むポリシリコン６が残存するこ
とになる。
【００２８】ここで、第1の工程でトレンチ３形成後に
チャネル層５を形成しているため、全面を例えば1μｍ
エッチバックして更に深い位置にトレンチ３が形成され
ても、その周辺にはチャネル層５が残存する。
チャネル層５を形成しているため、全面を例えば1μｍ
エッチバックして更に深い位置にトレンチ３が形成され
ても、その周辺にはチャネル層５が残存する。
【００２９】また、ポリシリコン６の全面エッチングに
よりトレンチ開口部７にはサイドウォール状に丸みがつ
き、トレンチ開口部７の電界の集中が緩和できる。これ
によりトレンチ開口部７のゲート酸化膜破壊によるゲー
ト−ソース間のショートを低減できる。
よりトレンチ開口部７にはサイドウォール状に丸みがつ
き、トレンチ開口部７の電界の集中が緩和できる。これ
によりトレンチ開口部７のゲート酸化膜破壊によるゲー
ト−ソース間のショートを低減できる。
【００３０】本発明の第3の工程は、図４に示す如く、
ポリシリコン中の一導電型不純物をチャネル層に拡散し
てソース領域を形成することにある。
ポリシリコン中の一導電型不純物をチャネル層に拡散し
てソース領域を形成することにある。
【００３１】800〜900℃で30分ほど熱処理を施してポリ
シリコン６中のＮ＋型イオンをチャネル層５に拡散して
ソース領域８を形成する。これによりセルフアラインで
ソース領域８が形成される。
シリコン６中のＮ＋型イオンをチャネル層５に拡散して
ソース領域８を形成する。これによりセルフアラインで
ソース領域８が形成される。
【００３２】つまり、マスク無しでソース領域８が形成
できるため、従来のようにマスク合わせ余裕度が少ない
上に、微細化することによるマスク合わせずれが起こり
不良が発生するなどの問題が回避でき、マスク削減によ
るコスト削減も実現できる。
できるため、従来のようにマスク合わせ余裕度が少ない
上に、微細化することによるマスク合わせずれが起こり
不良が発生するなどの問題が回避でき、マスク削減によ
るコスト削減も実現できる。
【００３３】本発明の第4の工程は、図５に示す如く、
少なくともトレンチ内壁にゲート酸化膜を形成し、トレ
ンチに埋設され且つトレンチ開口部を露出した半導体材
料からなるゲート電極を形成することにある。
少なくともトレンチ内壁にゲート酸化膜を形成し、トレ
ンチに埋設され且つトレンチ開口部を露出した半導体材
料からなるゲート電極を形成することにある。
【００３４】全面を800〜900℃程度の低温でダミー酸化
し、生成された1000Å程度の酸化膜を除去する（図示せ
ず）。その後800〜900℃程度で熱酸化し、全面にゲート
酸化膜９を形成する。
し、生成された1000Å程度の酸化膜を除去する（図示せ
ず）。その後800〜900℃程度で熱酸化し、全面にゲート
酸化膜９を形成する。
【００３５】このときのダミー酸化はエッチングによる
トレンチ３および半導体基板表面のダメージを取り除く
ために施すものである。従来は前記の目的の他に、トレ
ンチ開口部に丸みをつける目的もあったので高温で熱処
理を施していたが、本発明の実施の形態では、前記の第
2の工程のエッチバックによりトレンチ開口部７はサイ
ドウォール状に丸みが形成されるので、従来にくらべて
低温でのダミー酸化が可能となる。
トレンチ３および半導体基板表面のダメージを取り除く
ために施すものである。従来は前記の目的の他に、トレ
ンチ開口部に丸みをつける目的もあったので高温で熱処
理を施していたが、本発明の実施の形態では、前記の第
2の工程のエッチバックによりトレンチ開口部７はサイ
ドウォール状に丸みが形成されるので、従来にくらべて
低温でのダミー酸化が可能となる。
【００３６】これによりゲート酸化膜内にエッチングダ
メージが残らず、ゲート−ソース破壊耐圧の劣化を抑制
でき、ダミー酸化量を低減できるため、トレンチ３の幅
を縮小、もしくは広がりを抑制できる。
メージが残らず、ゲート−ソース破壊耐圧の劣化を抑制
でき、ダミー酸化量を低減できるため、トレンチ３の幅
を縮小、もしくは広がりを抑制できる。
【００３７】例えば本発明の実施の形態では、第１の工
程でトレンチ形成後、ポリシリコンを堆積し、エッチン
グすると一時トレンチ幅は形成時の1/2程度まで縮小す
る。その後、ダミー酸化を施し、ゲート酸化膜を形成し
たトレンチ３の仕上がり幅は、従来のトレンチ２７の仕
上がり幅のおよそ1/2に縮小できる。
程でトレンチ形成後、ポリシリコンを堆積し、エッチン
グすると一時トレンチ幅は形成時の1/2程度まで縮小す
る。その後、ダミー酸化を施し、ゲート酸化膜を形成し
たトレンチ３の仕上がり幅は、従来のトレンチ２７の仕
上がり幅のおよそ1/2に縮小できる。
【００３８】更にポリシリコンを全面に堆積し、エッチ
バックをして不純物を拡散し、トレンチに埋設されたゲ
ート電極１０を形成する。このとき、トレンチ開口部７
が露出し、半導体基板表面よりも低い位置にゲート電極
１０の上面が位置するようにオーバーエッチする。
バックをして不純物を拡散し、トレンチに埋設されたゲ
ート電極１０を形成する。このとき、トレンチ開口部７
が露出し、半導体基板表面よりも低い位置にゲート電極
１０の上面が位置するようにオーバーエッチする。
【００３９】本発明の第5の工程は、図６および図７に
示す如く、全面に層間絶縁膜を形成し、層間絶縁膜をエ
ッチバック後全面に金属電極を形成することにある。
示す如く、全面に層間絶縁膜を形成し、層間絶縁膜をエ
ッチバック後全面に金属電極を形成することにある。
【００４０】図６は、フォトレジストでチャネル層５表
面の隣接するソース領域８の間を露出させ、Ｐ＋型のイ
オンを注入後拡散して、ボディコンタクト領域１１を形
成する。その後、全面にＮＳＧを2000Å堆積し、層間絶
縁膜１２を形成する。このとき第4の工程でゲート電極
１０を半導体基板表面よりも低くなるように埋設してあ
り、トレンチ幅が狭いので、ゲート電極１０上部に層間
絶縁膜１２が埋め込まれる。
面の隣接するソース領域８の間を露出させ、Ｐ＋型のイ
オンを注入後拡散して、ボディコンタクト領域１１を形
成する。その後、全面にＮＳＧを2000Å堆積し、層間絶
縁膜１２を形成する。このとき第4の工程でゲート電極
１０を半導体基板表面よりも低くなるように埋設してあ
り、トレンチ幅が狭いので、ゲート電極１０上部に層間
絶縁膜１２が埋め込まれる。
【００４１】図７は金属電極の形成を示す。全面の層間
絶縁膜１２をエッチバックして、トレンチ３を除く半導
体基板を露出させ、全面に金属をスパッタなどにより蒸
着して金属電極１３を形成する。これにより平坦な金属
電極１３が形成できる。
絶縁膜１２をエッチバックして、トレンチ３を除く半導
体基板を露出させ、全面に金属をスパッタなどにより蒸
着して金属電極１３を形成する。これにより平坦な金属
電極１３が形成できる。
【００４２】ここで、本発明では層間絶縁膜１２がゲー
ト電極１０上に埋め込まれており、ソース領域８および
ボディコンタクト領域１１が金属電極１３と密着してい
るため、従来必要であった金属電極とソース領域および
ボディコンタクト領域とのコンタクト孔を形成する必要
がない。
ト電極１０上に埋め込まれており、ソース領域８および
ボディコンタクト領域１１が金属電極１３と密着してい
るため、従来必要であった金属電極とソース領域および
ボディコンタクト領域とのコンタクト孔を形成する必要
がない。
【００４３】また、従来のようにソース領域上に層間絶
縁膜およびゲート酸化膜が残らないので、形成されたソ
ース領域８がすべて金属電極１３と密着するため、ソー
ス領域８と金属電極１３との密着する幅（図７、Ｘ）が
従来に比べておよそ２倍に増加する。従ってソース領域
８と金属電極１３の接触面積が増加するので、オン抵抗
の低減に大きく寄与できる。
縁膜およびゲート酸化膜が残らないので、形成されたソ
ース領域８がすべて金属電極１３と密着するため、ソー
ス領域８と金属電極１３との密着する幅（図７、Ｘ）が
従来に比べておよそ２倍に増加する。従ってソース領域
８と金属電極１３の接触面積が増加するので、オン抵抗
の低減に大きく寄与できる。
【００４４】また、各トランジスタに均一な厚みで埋め
込まれた層間絶縁膜１２により、ゲート電極１０とソー
ス領域８に均一なエクステンションを形成できるため、
ゲート−ソース間のショートを低減できる。
込まれた層間絶縁膜１２により、ゲート電極１０とソー
ス領域８に均一なエクステンションを形成できるため、
ゲート−ソース間のショートを低減できる。
【００４５】さらに、金属配線が平坦にできるため、ボ
イドを抑制でき、熱によるボイドの膨張でゲート酸化膜
を破壊したり、ソース領域との接触不良などによる信頼
性の低下を抑制できる。
イドを抑制でき、熱によるボイドの膨張でゲート酸化膜
を破壊したり、ソース領域との接触不良などによる信頼
性の低下を抑制できる。
【００４６】
【発明の効果】本発明の製造方法に依れば、第1にソー
ス領域がセルフアラインで形成でき、マスクの削減が実
現でき、コストの大幅な削減が可能となる。
ス領域がセルフアラインで形成でき、マスクの削減が実
現でき、コストの大幅な削減が可能となる。
【００４７】第2に、全面をエッチバックしてトレンチ
開口部のポリシリコンを形成するので、トレンチ開口部
にサイドウォール状の丸みができ、トレンチ開口部での
電界の集中を緩和できる。これによりゲート酸化膜の破
壊を防ぎ、ゲート−ソース間のショートを抑制できる。
開口部のポリシリコンを形成するので、トレンチ開口部
にサイドウォール状の丸みができ、トレンチ開口部での
電界の集中を緩和できる。これによりゲート酸化膜の破
壊を防ぎ、ゲート−ソース間のショートを抑制できる。
【００４８】第3にトレンチ開口部の丸みを形成するた
めの高温のダミー酸化を必要とせず、低温のダミー酸化
ができる。これによりゲート酸化膜内にエッチングダメ
ージが残らず、ゲート−ソース破壊耐圧の劣化を抑制で
きるのでダミー酸化量を低減でき、トレンチの仕上がり
幅を縮小または、広がりを抑制できる。
めの高温のダミー酸化を必要とせず、低温のダミー酸化
ができる。これによりゲート酸化膜内にエッチングダメ
ージが残らず、ゲート−ソース破壊耐圧の劣化を抑制で
きるのでダミー酸化量を低減でき、トレンチの仕上がり
幅を縮小または、広がりを抑制できる。
【００４９】第４に、層間絶縁膜がゲート電極上に埋め
込まれているため、従来必要であった金属電極とソース
領域およびボディコンタクト領域とのコンタクト孔を形
成する必要がない。
込まれているため、従来必要であった金属電極とソース
領域およびボディコンタクト領域とのコンタクト孔を形
成する必要がない。
【００５０】第５に、従来のようにソース領域上に層間
絶縁膜が残らないので、形成されたソース領域がすべて
金属電極と密着するため、ソース領域と金属電極との密
着する幅が従来に比べておよそ２倍に増加する。従って
ソース領域と金属電極の接触面積が増加するので、オン
抵抗の低減に大きく寄与できる。
絶縁膜が残らないので、形成されたソース領域がすべて
金属電極と密着するため、ソース領域と金属電極との密
着する幅が従来に比べておよそ２倍に増加する。従って
ソース領域と金属電極の接触面積が増加するので、オン
抵抗の低減に大きく寄与できる。
【００５１】第６に、各トランジスタに均一な厚みで埋
め込まれた層間絶縁膜により均一なゲート−ソース間エ
クステンションを形成できるため、ゲート−ソース間の
ショートを低減できる。
め込まれた層間絶縁膜により均一なゲート−ソース間エ
クステンションを形成できるため、ゲート−ソース間の
ショートを低減できる。
【００５２】第７に、金属配線が平坦にできるため、ボ
イドを抑制でき、熱によるボイドの膨張でゲート酸化膜
が破壊したり、ソース領域との接触不良などによる信頼
性の低下を抑制できる。
イドを抑制でき、熱によるボイドの膨張でゲート酸化膜
が破壊したり、ソース領域との接触不良などによる信頼
性の低下を抑制できる。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置の製造方法を説
明する断面図である。
明する断面図である。
【図９】従来の絶縁ゲート型半導体装置の製造方法を説
明する断面図である。
明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板にトレンチを形成
し、該トレンチ周辺に逆導電型のチャネル層を形成する
工程と、 全面にポリシリコン層を成膜し、高濃度の一導電型不純
物を導入後、全面をエッチバックして前記トレンチ開口
部のチャネル層表面にのみ前記ポリシリコン層を残存さ
せる工程と、 前記ポリシリコン中の前記一導電型不純物を前記チャネ
ル層に拡散してソース領域を形成する工程とを具備する
ことを特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項２】 前記ソース領域はセルフアラインで形成
されることを特徴とする請求項１に記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板にトレンチを形成
後、全面に絶縁膜を形成し、前記トレンチの周辺に逆導
電型のチャネル層を形成する工程と、 前記絶縁膜を除去後全面にポリシリコン層を成膜し、高
濃度の一導電型不純物を導入後、全面をエッチバックし
て前記トレンチ開口部のチャネル層表面にのみ前記ポリ
シリコン層を残存させる工程と、 前記ポリシリコン層中の前記一導電型不純物を前記チャ
ネル層に拡散してソース領域を形成する工程と、 少なくとも前記トレンチ内壁にゲート酸化膜を形成し、
前記トレンチに埋設され且つ前記トレンチ開口部を露出
した半導体材料からなるゲート電極を形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜をエッチバッ
ク後全面に金属電極を形成する工程とを具備することを
特徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項４】 前記ソース領域はセルフアラインで形成
されることを特徴とする請求項３に記載の絶縁ゲート型
半導体装置の製造方法。 - 【請求項５】 前記層間絶縁膜は前記トレンチ開口部に
埋め込まれ、金属電極が平坦に形成されることを特徴と
する請求項３に記載の絶縁ゲート型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308619A JP4093712B2 (ja) | 2000-10-10 | 2000-10-10 | 絶縁ゲート型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000308619A JP4093712B2 (ja) | 2000-10-10 | 2000-10-10 | 絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118117A true JP2002118117A (ja) | 2002-04-19 |
| JP4093712B2 JP4093712B2 (ja) | 2008-06-04 |
Family
ID=18788899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000308619A Expired - Fee Related JP4093712B2 (ja) | 2000-10-10 | 2000-10-10 | 絶縁ゲート型半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4093712B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100895943B1 (ko) * | 2007-07-04 | 2009-05-07 | 주식회사 동부하이텍 | 반도체 고전압 소자 제조 방법 |
| WO2021044814A1 (ja) * | 2019-09-05 | 2021-03-11 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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|---|---|---|---|---|
| KR102280238B1 (ko) | 2015-01-30 | 2021-07-20 | 삼성전자주식회사 | 반도체 소자 제조 방법 |
-
2000
- 2000-10-10 JP JP2000308619A patent/JP4093712B2/ja not_active Expired - Fee Related
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| US7687388B2 (en) | 2007-07-04 | 2010-03-30 | Dongbu Hitek Co., Ltd. | Method of fabricating semiconductor high-voltage device comprising the steps of using photolithographic processes to form nitride spacer regions and dry etch process to form deep trench regions |
| WO2021044814A1 (ja) * | 2019-09-05 | 2021-03-11 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2021044814A1 (ja) * | 2019-09-05 | 2021-03-11 | ||
| JP7201093B2 (ja) | 2019-09-05 | 2023-01-10 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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| JP4093712B2 (ja) | 2008-06-04 |
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