JPS58216439A - 半導体装置 - Google Patents
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- JPS58216439A JPS58216439A JP57100252A JP10025282A JPS58216439A JP S58216439 A JPS58216439 A JP S58216439A JP 57100252 A JP57100252 A JP 57100252A JP 10025282 A JP10025282 A JP 10025282A JP S58216439 A JPS58216439 A JP S58216439A
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- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の改良に係り、特にダイシングラ
インを有する半導体装置に関するものである。
インを有する半導体装置に関するものである。
一般に、半導体クエハーに複数の半導体チップを形成し
、これら半導体チップを分割するダイシングラインに沿
って切断し個々の半導体チップを得るものである。
、これら半導体チップを分割するダイシングラインに沿
って切断し個々の半導体チップを得るものである。
オ１図囚〜＋Ｃ１は従来のダイシングラインを有する半
導体装置を得るための製造工程順に示した隣接する半導
体チップの要部を示した側面図である。
導体装置を得るための製造工程順に示した隣接する半導
体チップの要部を示した側面図である。
このオ１図囚〜ｉｃｌに基づいて、その製造工程にりい
て説明する 、１ずオ１図（ＡＩに示すようと にシリコン基板１菫１上に比較的厚いβ化シリコン膜１
２）（以下フィールド酸化膜と称す。）を生成知られて
いる写真製版及びエツチング技術によりフィルド酸化膜
（２１を除去してダイシングライン明域（７）を形成す
る。
て説明する 、１ずオ１図（ＡＩに示すようと にシリコン基板１菫１上に比較的厚いβ化シリコン膜１
２）（以下フィールド酸化膜と称す。）を生成知られて
いる写真製版及びエツチング技術によりフィルド酸化膜
（２１を除去してダイシングライン明域（７）を形成す
る。
次に半導体チップとしての素子を構成するデー トｔｌ
ｆ化膜シリコン膜（図示せず）、ゲート電極Ｃ図示せず
）、及びシリコン基板（１）と反対導を型不線動拡赦頭
域等を形成するとともに、ダイシングラインｍ ［（７
１にシリコン基板（１１と反対導電型の不純物拡散領域
（３）を形成した後、＠聞納縁膜としてリンを含んだ酸
化シリコン膜（４）（以下スムースコートＩＩＩ（と称
す。）を全面に生成させ、一般に知られている写真製版
及びエツチング技術によりゲート電極等のコンタクトホ
ールを開孔するのと同時に、ダイシングライン領域（７
）上のスムースコート膜（４１を不純物拡散明域（３）
上の一部を残して除去してダイシングライン（７ａ）を
形成し、 第１図＋８１に示す構造のものを形１ｉする
。その後第１図１ｃＩに示すように、ダイシングライン
（７ａ）のフィールド酸化膜１２）の不純物拡散領域（
３１側端部に寄生チャネルを防止する目的で、アルミ層
（６）をスムースコー）１９％＋４１の不純物拡散＠域
（３１側端部上にその一端が不純物拡散領域（３１まで
覆うように形成するものである。そして、ダイシングラ
イン（７ａ〕に沿って半導体チップ相互間をψノ断した
後９個々の半導体装置として完成させるものである。
ｆ化膜シリコン膜（図示せず）、ゲート電極Ｃ図示せず
）、及びシリコン基板（１）と反対導を型不線動拡赦頭
域等を形成するとともに、ダイシングラインｍ ［（７
１にシリコン基板（１１と反対導電型の不純物拡散領域
（３）を形成した後、＠聞納縁膜としてリンを含んだ酸
化シリコン膜（４）（以下スムースコートＩＩＩ（と称
す。）を全面に生成させ、一般に知られている写真製版
及びエツチング技術によりゲート電極等のコンタクトホ
ールを開孔するのと同時に、ダイシングライン領域（７
）上のスムースコート膜（４１を不純物拡散明域（３）
上の一部を残して除去してダイシングライン（７ａ）を
形成し、 第１図＋８１に示す構造のものを形１ｉする
。その後第１図１ｃＩに示すように、ダイシングライン
（７ａ）のフィールド酸化膜１２）の不純物拡散領域（
３１側端部に寄生チャネルを防止する目的で、アルミ層
（６）をスムースコー）１９％＋４１の不純物拡散＠域
（３１側端部上にその一端が不純物拡散領域（３１まで
覆うように形成するものである。そして、ダイシングラ
イン（７ａ〕に沿って半導体チップ相互間をψノ断した
後９個々の半導体装置として完成させるものである。
このようにして製造された半導体装置においては、特に
層間絶縁膜であるスムースコートＩＩＩ；４）がリンを
含んでいるだめ１分極する性質をもっており、その分極
された電荷によりフィールド酸化膜（２）下のシリコン
基板（１１表面に反転層ができ、ダイシングライン（７
ａ）部となるシリコン基板（１）と反対導電型不純物拡
散領域（３１との間にリークが生じて、特性を悪化させ
るという欠点があった。
層間絶縁膜であるスムースコートＩＩＩ；４）がリンを
含んでいるだめ１分極する性質をもっており、その分極
された電荷によりフィールド酸化膜（２）下のシリコン
基板（１１表面に反転層ができ、ダイシングライン（７
ａ）部となるシリコン基板（１）と反対導電型不純物拡
散領域（３１との間にリークが生じて、特性を悪化させ
るという欠点があった。
この発明は上記欠点に鑑みてなされたものであり、スム
ースコート膜の不純物明域側端部を酸化膜の端部より内
側に形成して、特にスムースコート膜のダイリングライ
ン側端部をフィールド膜化酸の縁端より内側に形成して
、特性の。ｉ’ｔｔｇ、ｂ ｃ 、＝ ’ｔ” ｇｈよ
オ、、。７あ、。 ”以下にこの発明の一実施
例を第２図（４）〜ＩｃＩに基づいて説明する。
ースコート膜の不純物明域側端部を酸化膜の端部より内
側に形成して、特にスムースコート膜のダイリングライ
ン側端部をフィールド膜化酸の縁端より内側に形成して
、特性の。ｉ’ｔｔｇ、ｂ ｃ 、＝ ’ｔ” ｇｈよ
オ、、。７あ、。 ”以下にこの発明の一実施
例を第２図（４）〜ＩｃＩに基づいて説明する。
牙２装置〜＋ＣＩはこの発明の一実施例である半導体装
置を得るための製造工程順に示した隣接する半導体チッ
プの要部のみを示した断面図であり、その製造は、まず
、第２回置に示すように、第１装置で示したと同様に、
シリコン基板＋１１上にフィールド酸化膜（２）を生成
したものにおいて、写真製造及びエツチング技術により
フィールド酸化膜（２）を除去してダイシングライン領
域（７）全形成する。次に半導体チップとしての素子を
構成するためのゲート酸化シリコン膜（図示せず）、及
びシリコン基板（１）と反対導電型不純物拡散領域等を
形成するとともに、ダイシングライン領域（７１にシリ
コン基板１！１と反対導電型の不純物拡散＠域（３）を
形成した後、スムースコート膜（４）を生成する。この
時不純物拡散層（３１は拡散によりフィールド酸化膜（
３）下にも若干存在することになる。しかる後、写真製
版及びエツチング技術によりゲート電極等のコンタクト
ホールを開孔するのと同時に、ダイシングライン頭［ｔ
ｅ＋上のスムースコート膜（４）を不純物拡散領域（３
）側の縁端（４ａ）がフィールド酸化膜１２）の不純物
拡散領域（：Ｉ）側の縁端（２ａ）よりも約８μｍ以上
内側に位置するように、つまりフィールド酸化膜（２１
の不純物拡散領域（３）側の端部上面が露出するように
形成する。この時、フィールド酸化膜（ｚｌの端部も若
干エツチングされ、股部（２ｂ）が形成されること罠々
る。この時の構造を第２図（Ｂｌに示す。その後、第２
図１ｃ） ＩＣ示すように。
置を得るための製造工程順に示した隣接する半導体チッ
プの要部のみを示した断面図であり、その製造は、まず
、第２回置に示すように、第１装置で示したと同様に、
シリコン基板＋１１上にフィールド酸化膜（２）を生成
したものにおいて、写真製造及びエツチング技術により
フィールド酸化膜（２）を除去してダイシングライン領
域（７）全形成する。次に半導体チップとしての素子を
構成するためのゲート酸化シリコン膜（図示せず）、及
びシリコン基板（１）と反対導電型不純物拡散領域等を
形成するとともに、ダイシングライン領域（７１にシリ
コン基板１！１と反対導電型の不純物拡散＠域（３）を
形成した後、スムースコート膜（４）を生成する。この
時不純物拡散層（３１は拡散によりフィールド酸化膜（
３）下にも若干存在することになる。しかる後、写真製
版及びエツチング技術によりゲート電極等のコンタクト
ホールを開孔するのと同時に、ダイシングライン頭［ｔ
ｅ＋上のスムースコート膜（４）を不純物拡散領域（３
）側の縁端（４ａ）がフィールド酸化膜１２）の不純物
拡散領域（：Ｉ）側の縁端（２ａ）よりも約８μｍ以上
内側に位置するように、つまりフィールド酸化膜（２１
の不純物拡散領域（３）側の端部上面が露出するように
形成する。この時、フィールド酸化膜（ｚｌの端部も若
干エツチングされ、股部（２ｂ）が形成されること罠々
る。この時の構造を第２図（Ｂｌに示す。その後、第２
図１ｃ） ＩＣ示すように。
アルミ層（５）を不純物拡散領域１３１の一部、フィー
ル）’ 酸化Ｉｌｌ＋２１の股部（２ｂ） 、およびス
ムースコート膜（４１の不純物拡散領域（３）側端部ま
でΦうように形成する。そして、ダイシングライン（７
ａ）に沿って半導体チップ相互間を切断した後１個々の
半導体装置として完成させるものである。
ル）’ 酸化Ｉｌｌ＋２１の股部（２ｂ） 、およびス
ムースコート膜（４１の不純物拡散領域（３）側端部ま
でΦうように形成する。そして、ダイシングライン（７
ａ）に沿って半導体チップ相互間を切断した後１個々の
半導体装置として完成させるものである。
このようにして製造された半導体装置においては、フィ
ールド酸化膜（２）の不純物拡散領域（３）側端部上に
廿スムースコート膜（４）が存在しないだめ仮にスムー
スコート膜（４）が分極されたとしても、フィールド酸
化膜＋２１の不純物拡散明域（３）側端部直下のシリコ
ン基板（１）の明域（６）表面に反転層ができなくなる
ので、不純物拡散領域（３）へのリーク、つまりダイシ
ングラインへのリークを完全に除去することができるも
のである。しだがって、特性のよい半導体装置が得られ
るため信頌性の向上にきわめて有効なものとなるもので
ある。
ールド酸化膜（２）の不純物拡散領域（３）側端部上に
廿スムースコート膜（４）が存在しないだめ仮にスムー
スコート膜（４）が分極されたとしても、フィールド酸
化膜＋２１の不純物拡散明域（３）側端部直下のシリコ
ン基板（１）の明域（６）表面に反転層ができなくなる
ので、不純物拡散領域（３）へのリーク、つまりダイシ
ングラインへのリークを完全に除去することができるも
のである。しだがって、特性のよい半導体装置が得られ
るため信頌性の向上にきわめて有効なものとなるもので
ある。
なお、上記実施例ではダイシングライン領域に形成され
る不純物拡散層域（３）において、フィールド酸化膜（
２）上に形成されるり−・を含んだ層１４絶Ｒ膜（５）
の分極により、不純物拡散領域１３１へのリークを防止
するものとして説明したが、不純物拡散領域（３）とし
てダイシングライン領域に形成され９ないものであって
も１．不純物拡散・５口域（３）の一部及びリンを含入
だ軸間絶縁膜（９）上を覆うアルミ層の導体層が形成さ
れるものであって１層間絶縁膜（５）の分極により不純
物拡散層（３１へのリークの可能性があるものにおいて
は、上記実施例と同様の構成にすれば、不純物拡散層（
３）へのリークが防止できるものである。
る不純物拡散層域（３）において、フィールド酸化膜（
２）上に形成されるり−・を含んだ層１４絶Ｒ膜（５）
の分極により、不純物拡散領域１３１へのリークを防止
するものとして説明したが、不純物拡散領域（３）とし
てダイシングライン領域に形成され９ないものであって
も１．不純物拡散・５口域（３）の一部及びリンを含入
だ軸間絶縁膜（９）上を覆うアルミ層の導体層が形成さ
れるものであって１層間絶縁膜（５）の分極により不純
物拡散層（３１へのリークの可能性があるものにおいて
は、上記実施例と同様の構成にすれば、不純物拡散層（
３）へのリークが防止できるものである。
この発明は以上述べたように、オ１４電型の半導体基板
の一生面上に形成された第２導電形の不純物領域上に少
なくとも縁端が延在している酸化膜が形成されるととも
にこの酸化膜上に不純物領域側の端部が酸化膜の縁端よ
りも内側に位置されるようにリンを含んだ層間絶縁膜が
形成され、導体層が不純物領域の一部、ならびに酸化膜
および層間絶縁膜の不純物領域側端部上に形成されたも
のとしたので１層間絶縁膜が分極されたとしても、酸化
膜の不純物領域側端部直下のシリコン基板表面に反転層
ができなくなるため不純物領域へのリークが防止でき、
良好な特性が得られるとｈう効果を有するものである。
の一生面上に形成された第２導電形の不純物領域上に少
なくとも縁端が延在している酸化膜が形成されるととも
にこの酸化膜上に不純物領域側の端部が酸化膜の縁端よ
りも内側に位置されるようにリンを含んだ層間絶縁膜が
形成され、導体層が不純物領域の一部、ならびに酸化膜
および層間絶縁膜の不純物領域側端部上に形成されたも
のとしたので１層間絶縁膜が分極されたとしても、酸化
膜の不純物領域側端部直下のシリコン基板表面に反転層
ができなくなるため不純物領域へのリークが防止でき、
良好な特性が得られるとｈう効果を有するものである。
第１図は従来のダイシングラインを有する半導体装置を
得るための製造工程順に示した隣接する半導体チップの
要部を示した断面構成図。 第２図はこの発明の一実施−１である半導体装置
□１を説明するための製造工程順に示゛した隣接する半
導体チップの要部を示した断面構成図である。 図においてｍ ｔｄシリコン基板、（２）は酸化シリコ
−・膜、（３）は不純物拡散領域、（４）は層間絶縁膜
。 （５）はアルミ配線である。 代理人 葛 野 信 − 第１図 ３ ３ 第２図 ７３ Ｚ２ｂ６３ ２ｂ 手続補正書（山気ｊ） 昭和 ５％、４月２６日 持許庁長宮殿 １、事件、の表示 特願昭 ５７−１００２５２
Ｑ−２、発明の名称 半導体装置 ３、補正をする者 代表者片由仁へ部 ５、補正の対象 明紐亨の特許請求の範囲の欄、発明の詳細な説明の欄及
び図面 ６− 補正の円容 （１）明細會の特許請求の範囲を別紙のとおり訂正する
。 （２）明細筈中痕じ頁傭Ｌ６行に「フィールド酸化膜（
３）」とあるのを「フィールド酸化膜（２１Ｊと訂正す
る。 （３）同第６頁第１行か６第２行に「フィールド酸化、
膜（２）の不純物拡散領域（３）側」とあるのを「不純
物拡散領域（３） 」と訂正する。 （４）同第τ頁第９行から第１０行及び第、１５行から
匹１６行にそれぞれ「層間絶縁膜（５）」とあるのを「
層間絶縁［（４）ｕと訂正する。 （５）同簗８頁算１行に「−主面上」とあるのを「一生
面」と訂正する。 （６）同釘８・頁第を行に「酸化＃１とあるのを「不純
物領候」と訂正する。。 ″１ゝ？ −ｉｚ！（ＢＪ、＜“？’ＣＣ） を墾°゛
Ｇ）ｆ７ｆ：＊ｈ・ よ □特許請求の範囲 （１）第１導電型の半導体基板、この半導体基板の一生
面に形成された第２．導、電形の不純物領域、と記半導
体基板とに形成され、少な、くとも縁端がＬ配子線動領
域とに延在している酸化膜、この酸化膜りに形成され、
ト記不線動領域側の端部がＬ配子線動領域の縁端よりも
内側に位置されるリンを含んだ層間絶縁膜、北記不純物
領域、の一部、ならびに酸化膜および層間絶縁膜の不純
物領域伺端部北に形成された導体層を端えた半導体装置
。 （２）不純物領域１よ半導体基板の一主面外局五に設け
られたダイシングライン領域の一部をな−し、酸化膜は
、比較的厚いフィールド酸化膜としたことを一特徴とす
る％Ｊ’ｌＦ請求の範囲第り項記載の本導体装置Ｏ
得るための製造工程順に示した隣接する半導体チップの
要部を示した断面構成図。 第２図はこの発明の一実施−１である半導体装置
□１を説明するための製造工程順に示゛した隣接する半
導体チップの要部を示した断面構成図である。 図においてｍ ｔｄシリコン基板、（２）は酸化シリコ
−・膜、（３）は不純物拡散領域、（４）は層間絶縁膜
。 （５）はアルミ配線である。 代理人 葛 野 信 − 第１図 ３ ３ 第２図 ７３ Ｚ２ｂ６３ ２ｂ 手続補正書（山気ｊ） 昭和 ５％、４月２６日 持許庁長宮殿 １、事件、の表示 特願昭 ５７−１００２５２
Ｑ−２、発明の名称 半導体装置 ３、補正をする者 代表者片由仁へ部 ５、補正の対象 明紐亨の特許請求の範囲の欄、発明の詳細な説明の欄及
び図面 ６− 補正の円容 （１）明細會の特許請求の範囲を別紙のとおり訂正する
。 （２）明細筈中痕じ頁傭Ｌ６行に「フィールド酸化膜（
３）」とあるのを「フィールド酸化膜（２１Ｊと訂正す
る。 （３）同第６頁第１行か６第２行に「フィールド酸化、
膜（２）の不純物拡散領域（３）側」とあるのを「不純
物拡散領域（３） 」と訂正する。 （４）同第τ頁第９行から第１０行及び第、１５行から
匹１６行にそれぞれ「層間絶縁膜（５）」とあるのを「
層間絶縁［（４）ｕと訂正する。 （５）同簗８頁算１行に「−主面上」とあるのを「一生
面」と訂正する。 （６）同釘８・頁第を行に「酸化＃１とあるのを「不純
物領候」と訂正する。。 ″１ゝ？ −ｉｚ！（ＢＪ、＜“？’ＣＣ） を墾°゛
Ｇ）ｆ７ｆ：＊ｈ・ よ □特許請求の範囲 （１）第１導電型の半導体基板、この半導体基板の一生
面に形成された第２．導、電形の不純物領域、と記半導
体基板とに形成され、少な、くとも縁端がＬ配子線動領
域とに延在している酸化膜、この酸化膜りに形成され、
ト記不線動領域側の端部がＬ配子線動領域の縁端よりも
内側に位置されるリンを含んだ層間絶縁膜、北記不純物
領域、の一部、ならびに酸化膜および層間絶縁膜の不純
物領域伺端部北に形成された導体層を端えた半導体装置
。 （２）不純物領域１よ半導体基板の一主面外局五に設け
られたダイシングライン領域の一部をな−し、酸化膜は
、比較的厚いフィールド酸化膜としたことを一特徴とす
る％Ｊ’ｌＦ請求の範囲第り項記載の本導体装置Ｏ
Claims (1)
- 【特許請求の範囲】 １１ン オｌ導電型の半導体基板、この半導体基板の
一生面上に形成された牙２導電形の不純物領域、上記半
導体基板上に形成され、少なくとも縁端が上記不純物領
域上に延在している酸化膜、この酸化膜上に形成され、
上記不純物領域側の端部が上記酸化膜の縁端よりも内側
に位置されるリンを含入だ層間絶縁膜、上記不侘物頭域
の一部、ならびに酸化膜および層間絶縁膜の不純物領域
側端部上に形成された導体層を備えた半導体装置。 （２） 不鈍物領域は半導体基板の一生面外周上に１
９けられたダイシングライン領域の一部をなし、酸化膜
は比較的厚いフィールド酸化膜としたことを特徴とする
特許請求の範囲オ１項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100252A JPS58216439A (ja) | 1982-06-09 | 1982-06-09 | 半導体装置 |
| DE19833320424 DE3320424A1 (de) | 1982-06-09 | 1983-06-06 | Halbleiterelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100252A JPS58216439A (ja) | 1982-06-09 | 1982-06-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58216439A true JPS58216439A (ja) | 1983-12-16 |
Family
ID=14269027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100252A Pending JPS58216439A (ja) | 1982-06-09 | 1982-06-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS58216439A (ja) |
| DE (1) | DE3320424A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009088081A1 (ja) * | 2008-01-09 | 2011-05-26 | ローム株式会社 | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3817918A1 (de) * | 1987-05-27 | 1988-12-08 | Mitsubishi Electric Corp | Halbleiterspeichereinrichtung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3247428A (en) * | 1961-09-29 | 1966-04-19 | Ibm | Coated objects and methods of providing the protective coverings therefor |
| US3967310A (en) * | 1968-10-09 | 1976-06-29 | Hitachi, Ltd. | Semiconductor device having controlled surface charges by passivation films formed thereon |
| JPS5321989B2 (ja) * | 1973-10-12 | 1978-07-06 | ||
| NL176415C (nl) * | 1976-07-05 | 1985-04-01 | Hitachi Ltd | Halfgeleidergeheugeninrichting omvattende een matrix van halfgeleidergeheugencellen, die bestaan uit een veldeffekttransistor en een opslagcapaciteit. |
-
1982
- 1982-06-09 JP JP57100252A patent/JPS58216439A/ja active Pending
-
1983
- 1983-06-06 DE DE19833320424 patent/DE3320424A1/de active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009088081A1 (ja) * | 2008-01-09 | 2011-05-26 | ローム株式会社 | 半導体装置及びその製造方法 |
| JP5543786B2 (ja) * | 2008-01-09 | 2014-07-09 | ローム株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3320424A1 (de) | 1983-12-15 |
| DE3320424C2 (ja) | 1990-10-31 |
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