JP2020021773A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】導体パターンのパターニングの際のアライメントキーの認識を的確に行うことができる半導体装置の製造方法を提供する。【解決手段】導体材料２１をパターニングする際にマスク合わせに用いるアライメントキー２０となる領域およびその周囲において、層間絶縁膜１０を除去しておき、その上に導体材料２１を成膜する。【選択図】図２Ｅ

Description

本発明は、半導体装置の製造方法に関し、特に炭化珪素（以下、ＳｉＣという）が半導体材料として用いられる半導体装置の製造方法に関するものである。
ＳｉＣ半導体装置は、ＳｉＣ基板上にエピタキシャル層を形成し、所定の半導体製造プロセスを行うことにより製造される。半導体製造プロセスでは、アライメントキーを用いたマスク位置合わせが行われており、アライメントキーを基準としてＳｉＣ半導体装置を構成する各部を所望位置に形成することで、高品質にＳｉＣ半導体装置が製造されるようにしている（特許文献１参照）。
アライメントキーとしては、例えばＳｉＣ基板やエピタキシャル層に対して形成したトレンチなどが用いられ、ステッパと呼ばれる読取装置にてアライメントキーを認識し、その認識結果に基づいてマスク位置合わせが行われる。具体的には、ＳｉＣ基板に対して、アライメントマークとなるトレンチを形成したのち、アライメントキーを基準として位置合わせしたマスクを用いて各部が形成される。例えば、アライメントキーを基準としたイオン注入を行うことで不純物層を形成し、さらに層間絶縁膜を介して電極などの導体パターンを形成するというプロセスが行われる。例えば、アライメントキーをトレンチで構成する場合、その上にＳｉＣ層や層間絶縁膜さらには導体パターンを形成する際にもトレンチの凹みが引き継がれ、引き継がれたトレンチを新たなアライメントキーとして、その都度マスク位置合わせを行うことができる。
特開２００７−２８０９７８号公報
しかしながら、例えばデバイス形成した後に層間絶縁膜を介して導体パターンを形成する際に、導体材料として用いられるＡｌ（アルミニウム）の粒界の影響でステッパがアライメントキーを誤認識し、マスク位置合わせが精度良くできないという課題が発生する。
本発明は上記点に鑑み、導体パターンのパターニングの際のアライメントキーの認識を的確に行うことができる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、半導体層（４、３０）を有する半導体基板（１）の表面に絶縁膜（１０）を形成することと、絶縁膜に対してコンタクトホールを形成することと、絶縁膜の上に、コンタクトホールを通じて半導体層に接触させられる導体材料（１１、２１、３１〜３３）を形成することと、導体材料をパターニングすることと、を含み、絶縁膜を形成することでは、半導体層の表面に形成されたアライメントキー（２０）を含めて半導体層の上に絶縁膜を形成し、さらに、絶縁膜を形成することの後に、アライメントキーとなる領域および該領域の周囲において、絶縁膜を除去して半導体層を露出させることを行い、導体材料を形成することでは、絶縁膜から露出した半導体層の上に直接導体材料を形成し、導体材料をパターニングすることでは、導体材料の表面に引き継がれたアライメントキーを基準としてパターニングを行う。
このように、導体材料をパターニングする際にマスク合わせに用いるアライメントキーとなる領域およびその周囲において、絶縁膜を除去しておき、その上に導体材料を成膜するようにしている。これにより、ステッパを用いてアライメントキーを認識する際の読み取り精度を向上することができ、的確にアライメントキーを認識することができる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態で説明するにかかる半導体装置の断面構成を示す図である。 図１に示す半導体装置の製造工程を示した断面図である。 図２Ａに続く半導体装置の製造工程を示した断面図である。 図２Ｂに続く半導体装置の製造工程を示した断面図である。 図２Ｃに続く半導体装置の製造工程を示した断面図である。 図２Ｄに続く半導体装置の製造工程を示した断面図である。 アライメントキー部分において、層間絶縁膜を除去することなく導体材料を形成した場合の様子を電子顕微鏡で観察したときの図である。 図３Ａの場合のステッパでの検出波形を示した図である。 アライメントキー部分において、層間絶縁膜を除去してから導体材料を形成した場合の様子を電子顕微鏡で観察したときの図である。 図４Ａの場合のステッパでの検出波形を示した図である。 構造（１）〜（４）それぞれの表面画像、半値幅、表面粗度Ｒａの測定結果をまとめた図表である。 ロッキングカーブ測定結果と半値幅の求め方を示した図である。 他の実施形態で説明するアライメントキーの上面レイアウトを示した図である。 アライメントキーを凹部で構成する場合の断面図である。 アライメントキーを凸部で構成する場合の断面図である。 アライメントキーを異種材料部で構成する場合の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。ここでは導体パターンが備えられるＳｉＣ半導体装置の製造方法について説明するが、まず、この製造方法の適用対象となるＳｉＣ半導体装置の一例について説明する。
図１に示すＳｉＣ半導体装置は、半導体素子として縦型ＭＯＳＦＥＴが形成されたものである。縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように外周耐圧構造が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下の説明では、図１の左右方向を幅方向とし、上下方向を厚み方向もしくは深さ方向として説明を行う。
ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１は、所定のオフ角を有するオフ基板で構成され、例えば主表面の面方位が（０００１）Ｓｉ面とされた４Ｈもしくは６Ｈ−ＳｉＣが用いられ、＜１１−２０＞方向がオフ方向とされる。なお、オフ方向とは、「成長面の法線ベクトルを（０００１）面に投影したベクトルに平行な方向」のことを言う。
ｎ＋型基板１の主表面上に、ｎ＋型基板１よりも低不純物濃度のＳｉＣからなるｎ−型低濃度層２が形成されている。ｎ−型低濃度層２は、ｎ＋型基板１から離れた位置において幅狭とされたＪＦＥＴ部２ａと連結されている。なお、本明細書では、便宜上、ｎ−型低濃度層２およびＪＦＥＴ部２ａという別々の構成として説明しているが、これら各ｎ型層はドリフト層として機能する部分となる。ＪＦＥＴ部２ａは、ｎ−型低濃度層２と同じ不純物濃度で構成されていても良いし、異なる不純物濃度で構成されていても良い。
ＪＦＥＴ部２ａの両側には、ＳｉＣからなるｐ型ディープ層３が形成されている。ｐ型ディープ層３は、ＪＦＥＴ部２ａと同じ厚みで構成される。
また、ＪＦＥＴ部２ａおよびｐ型ディープ層３の上には、ＳｉＣからなるｐ型ベース領域４が形成されている。さらにｐ型ベース領域４の上には、ＳｉＣからなるｎ＋型ソース領域５およびｐ＋型コンタクト領域６が形成されている。ｎ＋型ソース領域５は、ｐ型ベース領域４のうちＪＦＥＴ部２ａと対応する部分の上に形成されており、ｐ＋型コンタクト領域６は、ｐ型ベース領域４のうちｐ型ディープ層３と対応する部分の上に形成されている。
また、ｐ型ベース領域４およびｎ＋型ソース領域５を貫通してＪＦＥＴ部２ａに達するゲートトレンチ７が形成されている。このゲートトレンチ７の側面と接するように上述したｐ型ベース領域４およびｎ＋型ソース領域５が配置されている。ゲートトレンチ７は、図１の紙面左右方向を幅方向、紙面法線方向となる一方向を長手方向、紙面上下方向を深さ方向とするライン状のレイアウトで形成されている。また、図１には１本しか示していないが、ゲートトレンチ７は、複数本が紙面左右方向に等間隔に配置され、それぞれｐ型ディープ層３の間に挟まれるように配置されていてストライプ状とされている。
また、ｐ型ベース領域４のうちゲートトレンチ７の側面に位置している部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域５とＪＦＥＴ部２ａとの間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ７の内壁面にゲート絶縁膜８が形成されている。そして、ゲート絶縁膜８の表面にはドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９が形成されており、これらゲート絶縁膜８およびゲート電極９によってゲートトレンチ７内が埋め尽くされている。これにより、トレンチゲート構造が構成されている。
また、ｎ＋型ソース領域５やｐ＋型コンタクト領域６およびトレンチゲート構造の表面には、層間絶縁膜１０が形成されている。そして、層間絶縁膜１０の上に導体パターンとして、ソース電極１１や図示しないゲート配線層が形成されている。層間絶縁膜１０にはコンタクトホール１０ａが形成されており、ソース電極１１がｎ＋型ソース領域５やｐ＋型コンタクト領域６と電気的に接触させられている。また、図１とは別断面において、さらに層間絶縁膜１０はコンタクトホールが形成されており、このコンタクトホールを通じてゲート電極９とゲート配線層とが電気的に接続されている。
ソース電極１１やゲート配線層は、導体材料で構成されており、例えばＮｉ、Ｔｉ、ＴｉＮｉ、Ａｌ等の複数の金属で構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域５やｎ型ドープの場合のゲート電極９と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはｐ＋型コンタクト領域６やｐ型ドープの場合のゲート電極９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。
層間絶縁膜１０は、ＳｉＯ２膜などの絶縁膜によって構成され、例えば２００〜１０００ｎｍの膜厚とされる。ＳｉＯ２膜としては、テトラエトキシシラン（ＴＥＯＳ）を用いて成長させたＴＥＯＳ膜、ボロン（Ｂ）とリン（Ｐ）が添加されたＢＰＳＧ（Boro-phospho silicate glass）膜、リンが添加されたＰＳＧ膜などを用いることができる。
さらに、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。そして、このような縦型ＭＯＳＦＥＴが形成されたセル領域を囲むように図示しないガードリングなどによる外周耐圧構造が構成されることでＳｉＣ半導体装置が構成されている。
続いて、このように構成されるＳｉＣ半導体装置の製造方法について説明する。このＳｉＣ半導体装置を製造するにあたり、各導電型層やトレンチゲート構造の形成時および層間絶縁膜１０のパターニング時などに、アライメントキーを用いてマスク位置合わせが行われる。このとき、マスク位置合わせの際の精度が良好でないと、ＳｉＣ半導体装置の特性に影響を及ぼすことになる。ここでは、ステッパを用いてマスク位置合わせを行うが、層間絶縁膜１０の上にソース電極１１やゲート配線層を形成する際に、アライメントキーの検出を的確に行えるようにすることが必要となる。以下では、アライメントキーを用いたマスク合わせの説明も合わせて、ＳｉＣ半導体装置の製造方法について、図２Ａ〜図２Ｆに示す製造工程中の断面図を参照して説明する。
〔図２Ａに示す工程〕
まず、半導体基板として、ｎ＋型基板１を用意する。そして、エピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ−型低濃度層２を形成する。本実施形態の場合、ＪＦＥＴ部２ａをｎ−型低濃度層２と同じ不純物濃度としているため、ＪＦＥＴ部２ａを構成するためのｎ型のＳｉＣ層として、ＪＦＥＴ部２ａの厚み分を加えた厚みでｎ−型低濃度層２をエピタキシャル成長させている。
〔図２Ｂに示す工程〕
図示しないマスクによってＪＦＥＴ部２ａの形成予定領域を覆いつつｎ−型低濃度層２をエッチングすることで、ｐ型ディープ層３の形成予定領域が開口するトレンチ２ｂを形成する。また、このとき同時に、もしくは、トレンチ２ｂの形成に先立ってアライメントキー２０を形成しておく。
アライメントキー２０は、例えばウェハ状態からチップ単位への分割を行ってＳｉＣ半導体装置を完成させる際にダイシングカットされるスクライブ領域やチップとして用いられない無効領域に形成される。ここでは、凹部２ｃによってアライメントキー２０を形成しているが、アライメントキー２０として、周囲にトレンチを形成することで構成した凸部などを用いることもできる。凹部２ｃの深さについては任意であるが、最終的に導体材料をパターニングしてソース電極１１やゲート配線層を形成する際のアライメントキー２０とされる際の後述する凹部２１ａの深さが１μｍ以上となるようにしている。また、アライメントキー２０の形状についても任意であるが、ここでは複数本のラインで構成されたストライプ状としている。
アライメントキー２０をトレンチ２ｂと同時に形成する場合には、トレンチ２ｂはアライメントキー２０と位置合わせされたものとして形成される。アライメントキー２０をトレンチ２ｂに先立って形成した場合には、ステッパによってアライメントキー２０を認識し、アライメントキー２０を基準としたマスク位置合わせを行ってトレンチ２ｂの形成が行われることになる。
〔図２Ｃに示す工程〕
ｐ型ＳｉＣをエピタキシャル成長させることにより、トレンチ２ｂ内にｐ型ＳｉＣをエピタキシャル成長させる。これにより、トレンチ２ｂ内にｐ型ディープ層３が形成され、トレンチ２ｂの間にＪＦＥＴ部２ａが構成される。このときのｐ型ディープ層３の形成は、トレンチ２ｂ以外の部分をマスクした選択エピタキシャル成長にて行っても良いし、トレンチ２ｂ内を含めてｎ−型低濃度層２の上にｐ型ＳｉＣをエピタキシャル成長させたのち、平坦化することによって行ってもよい。
なお、この工程の際に、アライメントキー２０とされる位置にもｐ型ＳｉＣが形成され得るが、表面の凹凸が引き継がれるため、それが新たなアライメントキー２０となる。
〔図２Ｄに示す工程〕
続いて、ＪＦＥＴ部２ａやｐ型ディープ層３の表面にｐ型ＳｉＣをエピタキシャル成長させることでｐ型ベース領域４を形成する。このとき、アライメントキー２０とされる位置にもｐ型ＳｉＣが形成されるが、表面の凹凸が引き継がれるため、それが新たなアライメントキー２０となる。
そして、図示しないマスクを用いて、ｐ型ベース領域４の表層部にｎ型不純物として例えば窒素またはリンをイオン注入することでｎ＋型ソース領域５を形成すると共に、ｐ型不純物として例えばアルミニウムをイオン注入することでｐ＋型コンタクト領域６を形成する。
さらに、ｎ＋型ソース領域５などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ７の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことで、ゲートトレンチ７を形成する。
なお、ｎ＋型ソース領域５やｐ＋型コンタクト領域６を形成する際のイオン注入マスクやゲートトレンチ７を形成する際のエッチングマスクの位置合わせについても、アライメントキー２０を基準として行っている。このため、ＪＦＥＴ部２ａ、ｐ型ディープ層３、ｎ＋型ソース領域５、ｐ＋型コンタクト領域６およびゲートトレンチ７の形成位置の位置ずれが所定範囲内に収まるようにできる。
その後、マスクを除去してから例えば熱酸化を行うことによって、ゲート絶縁膜８を形成し、ゲート絶縁膜８によってゲートトレンチ７の内壁面上およびｎ＋型ソース領域５の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ−Ｓｉをデポジションした後、これをエッチバックし、少なくともゲートトレンチ７内にＰｏｌｙ−Ｓｉを残すことでゲート電極９を形成する。
〔図２Ｅに示す工程〕
ゲート電極９およびゲート絶縁膜８の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１０を形成する。また、層間絶縁膜１０の表面上に図示しないマスクを形成したのち、マスクのうちｐ＋型コンタクト領域６と対応する部分およびその近傍を開口させる。この後、マスクを用いて層間絶縁膜１０をパターニングすることでｐ＋型コンタクト領域６およびｎ＋型ソース領域５などを露出させるコンタクトホールを形成する。
さらに、層間絶縁膜１０の表面上に例えば複数の金属の積層構造により構成される導体材料２１を形成したのち、導体材料２１をパターニングすることでソース電極１１やゲート配線層を形成する。
ここで、コンタクトホールを形成する際のパターニング用マスクや、ソース電極１１やゲート配線層を形成する際のパターニング用マスクについても、アライメントキー２０を用いて位置合わせを行うことになる。層間絶縁膜１０を形成したときに、その下地層、例えばスクライブ領域まで形成されたｐ型ベース領域４に、アライメントキー２０となる凹部が引き継がれているため、その上に形成される層間絶縁膜１０にも凹凸が引き継がれる。したがって、その凹凸をアライメントキー２０として用いることができる。さらに、層間絶縁膜１０の上に導体材料２１を形成した際にも、下地層の凹凸が引き継がれるため、凹部２１ａが残る。従来では、この凹部２１ａをアライメントキー２０として用いていた。
しかしながら、仮に、層間絶縁膜１０やその上に形成した導体材料２１に引き継がれた凹部２１ａをアライメントキー２０として用いると、ステッパによる認識が的確に行えず誤認識してしまい、マスク位置合わせが精度良くできなくなることが確認された。
このため、本発明者らが試作実験などを行い、その原因について調べた。そして、理由については後述するが、アライメントキー２０となる領域およびその周囲において層間絶縁膜１０を除去した上で導体材料２１を形成すると、ステッパによる認識が的確に行われることを見出した。このため、層間絶縁膜１０ではなく、層間絶縁膜１０の下地層となるＳｉＣの上に導体材料２１を形成し、下地層の凹凸が導体材料２１に引き継がれることで形成された凹部２１ａを新たなアライメントキー２０として用いるようにする。
このようにすることで、ステッパを用いてアライメントキー２０を認識する際の読み取り精度を向上することができ、的確にアライメントキー２０を認識することができる。したがって、マスク位置合わせを的確に行うことが可能となり、ソース電極１１やゲート配線層を所望位置に的確に形成することが可能となる。また、上記したように、ｎ−型低濃度層２に対して形成した凹部２ｃの深さに基づき、導体材料２１に引き継がれた凹部２１ａの深さが１μｍ以上となるようにしている。このため、ステッパを用いたアライメントキー２０の認識において、ＳＮ比が向上してより的確な認識が可能となる。
この後の工程については図示しないが、ｎ＋型基板１の裏面側にドレイン電極１２を形成することにより、本実施形態にかかるＳｉＣ半導体装置が完成する。
以上説明した製造方法により、精度良いマスク位置合わせにより、所望位置に的確にソース電極１１やゲート配線層を形成することが可能となる。
ここで、上記したように、層間絶縁膜１０の上に形成した導体材料２１に引き継がれた凹凸をアライメントキー２０として用いると、ステッパが誤認識してしまう。これに対して、本実施形態のように、アライメントキー２０となる領域およびその周囲において層間絶縁膜１０を除去した上で導体材料を形成し、導体材料に引き継がれた凹凸をアライメントキー２０として用いると、ステッパが誤認識しなかった。この理由について、比較例を用いて説明する。
まず、比較例として、下地層となるｐ型ベース領域４の上に層間絶縁膜１０を形成したのち、アライメントキー２０となる領域およびその周囲において層間絶縁膜１０を除去せずに導体材料２１を成膜した。導体材料２１としては、Ｔｉ／ＴｉＮに加えてＡｌもしくはＡｌＳｉなどのＡｌ含有層を成膜した。Ｔｉ／ＴｉＮは、下地層との密着性を高めるためのＴｉと、バリアメタルとなるＴｉＮの積層膜である。Ａｌ含有層は、一般的に電極や配線に用いられる金属である。本実施形態のような縦型ＭＯＳＦＥＴでは、パワーデバイスとして高電圧、高電流が適用されることから、これらの導体材料２１が比較的厚くされ、例えば６μｍ以上の厚みとされる。
図３Ａは、比較例におけるアライメントキー２０の様子を電子顕微鏡で観察したとき様子を線図で示した図である。ここでは、アライメントキー２０を構成する凹部２１ａを複数本のラインで構成されたストライプ状としている。この図に示されるように、導体材料２１に形成されたアライメントキー２０となる凹部２１ａに歪みが生じるのに加えて、その周囲がヒビのように結晶性が悪化した状態となる。その結果、ステッパでのアライメントキー２０の検出波形は図３Ｂの結果となり、的確にアライメントキー２０を認識することができず、マスク位置合わせの精度が悪化する。
これに対して、本実施形態では、アライメントキー２０を含めた周囲において層間絶縁膜１０を除去した上で、上記の導体材料２１を成膜した。図４Ａは、その場合のアライメントキー２０の様子を電子顕微鏡で観察したとき様子を線図で示した図である。この図に示されるように、導体材料２１に形成されたアライメントキー２０となる凹部２１ａは歪みが殆ど無い直線状になっており、その周囲も結晶性が悪化した部分は確認できなかった。また、ステッパでのアライメントキー２０の検出波形は図４Ｂの結果となり、的確にアライメントキー２０を認識することができ、マスク位置合わせの精度が向上した。
このような結果になるメカニズムは定かではないが、導体材料２１の下地層が層間絶縁膜１０である場合、層間絶縁膜１０の下地層であったＳｉＣの結晶性が層間絶縁膜１０に引き継がれないために、その上の導体材料２１の結晶性が悪化するためと推定される。
上記したように、主表面が（０００１）Ｓｉ面のｎ＋型基板１を用いており、その上に形成される各種ＳｉＣの表面も、同じく（０００１）Ｓｉ面となる。つまり、Ｓｉ（１１１）と等価の配向で、かつ格子定数が２．５〜３．５ｎｍとされたものとなる。ここで、Ａｌ含有層に含まれるＡｌがＡ面方向に配向したＡｌ（１１１）配向の場合、ＡｌとＳｉＣ中のＳｉとは近い配向となり、格子間距離が近くなる。このため、Ａｌが良好に配向したと考えられる。これに対して、層間絶縁膜１０をＢＰＳＧ（Boron Phosphorus Silicon Glass)で構成した場合においては、Ａｌ含有層に含まれるＡｌと層間絶縁膜１０中のＳｉとの配向が相違し、格子間距離の差が大きい。このため、Ａｌが良好に配向しなかったと考えられる。
したがって、層間絶縁膜１０上に導体材料２１を形成した場合には結晶性が悪化し、アライメントキー２０となる凹部２１ａに歪みが生じるし、その周囲においてもヒビのように結晶性が悪化した状態となる。特に、パワーデバイスでは、導体材料２１が厚くされ、例えば６μｍ以上の厚みとされることから、凹部２１ａが埋まって浅くなってしまうために、よりステッパによる誤認識を助長してしまう。
逆に、層間絶縁膜１０を除去してから導体材料２１を形成した場合には結晶性が良好になり、アライメントキー２０となる凹部２１ａの歪みも少なくなるし、その周囲においても結晶性が良好な状態となる。このため、導体材料２１が厚くされて凹部２１ａが浅くなってしまっても、ステッパによって的確にアライメントキー２０を認識することが可能になると考えられる。
また、実験として、複数種類の積層構造を形成し、表面画像、半値幅、表面粗度Ｒａについて調べた。具体的には、次の構造（１）〜（４）を形成した。構造（１）は、ＳｉＣの上にＢＰＳＧとＴｉ／ＴｉＮおよびＡｌＳｉを順に形成した構造とした。構造（２）は、ＳｉＣの上に直接Ｔｉ／ＴｉＮおよびＡｌＳｉを形成した構造とした。構造（３）は、ＳｉＣではなくＳｉの上にＢＰＳＧとＴｉ／ＴｉＮおよびＡｌＳｉを順に形成した構造とした。構造（４）は、Ｓｉの上に直接Ｔｉ／ＴｉＮおよびＡｌＳｉを形成した構造とした。各構造（１）〜（４）共に、ＡｌＳｉの膜厚をパワーデバイスに適用した場合を想定して６μｍとしてある。図５は、その結果の一覧を示している。
この図に示すように、比較例として示した構造（１）のように、ＳｉＣの上にＢＰＳＧを介してＴｉ／ＴｉＮおよびＡｌＳｉを順に形成した場合には、ヒビのように結晶性が悪化した表面画像となっていた。また、構造（３）は、ＳｉＣではなくＳｉの上にＢＰＳＧを介してＴｉ／ＴｉＮおよびＡｌＳｉを順に形成したものであるが、この場合も、構造（１）と同様の結果であった。
一方、本実施形態と同様の構造となる構造（２）のように、ＳｉＣの上に直接Ｔｉ／ＴｉＮおよびＡｌＳｉを形成した場合には、ヒビのような結晶性の悪い部分が見られず、結晶性が良好な表面画像であった。なお、構造（４）は、ＳｉＣではなくＳｉの上に直接Ｔｉ／ＴｉＮおよびＡｌＳｉを順に形成したものであるが、この場合には、ヒビのように結晶性が悪化した表面画像となっていた。
また、半値幅については、構造（１）では１５．２７６４°、構造（２）では０．４３８６４９６°、構造（３）では１４．６１３９８°、構造（４）では７．３２８２１７°となった。
半値幅は、Ｘ線回折（ＸＲＤ（X-ray diffraction））によるロッキングカーブ測定結果から得たものである。ロッキングカーブ測定は、単色化された平行性の良好なＸ線を固定位置から測定対象となる試料に入射すると共に、その反射Ｘ線を固定位置に配置した検出器にて測定し、測定される回折強度曲線に基づいて結晶性、歪みなどを評価するのに用いられる。また、ロッキングカーブ測定において、試料を回転させて回折条件を満たす入射・回折角度近傍をスキャンした逆格子マップを作成することで、結晶格子歪みの評価を行うことができる。例えば入射角ωとなるように試料を回転させ、入射Ｘ線の入射方向に対して反射Ｘ線を検出する検出器の検出方向のなす角度を２θとし、角度２θを一定として試料を回転させることで角度ωを変化させて測定を行う。ＡｌＳｉの場合、Ａｌ（１１１）配向を測定するために、角度ωが−２５〜２５°の範囲で測定している。
このロッキングカーブ測定により、逆格子マップを観測し、最表面となるＡｌＳｉの配向性を見積もっている。すなわち、配向性が良好ではなく、面方位の揺らぎがある場合、例えば下地層を構成するウェハが湾曲していたり、面方位が整っていないと、測定対象の配向においてピークが広がったロッキングカーブ測定結果となる。逆に、配向性が良好で、面方位の揺らぎが少ない場合、測定対象の配向においてピークの広がりが少ないロッキングカーブ測定結果となる。Ａｌ（１１１）のピークをロッキングカーブ測定結果をくさび形積分することにより、回折強度を得て、その強度マップに基づいて半値幅を求めている。図６は、ロッキングカーブ測定結果に基づいて作成した構造（１）〜（４）における強度マップであり、このマップから求めた半値幅が図５中に示した各値となっている。なお、図５中に矢印で示した半値幅は、構造（４）の半値幅を一例として示したものである。
半値幅については、５°を超えると結晶性が良くないため、少なくとも５°以下であることが要求され、好ましくは１°以下であると良い。図５を確認すると分かるように、構造（２）では半値幅が１°以下となっており、良好な結果が得られていることが分かる。
また、表面粗度Ｒａについては、構造（１）では２０．５０４ｎｍ、構造（２）では３．７４８ｎｍ、構造（３）では１９．５７８ｎｍ、構造（４）では１９．６７１ｎｍとなった。ここでは、４００μｍ□の範囲において多数点の表面高さ測定を行った結果から表面粗度Ｒａを得ている。
表面粗度Ｒａに関しても、結晶性を見積もる指標となる。結晶性が良好なほど表面粗度Ｒａが小さな値となり、結晶性が悪化するほど表面粗度Ｒａが大きな値となる。また、アライメントキー２０を的確に認識するためには、表面粗度Ｒａが小さな値であることが好ましい。具体的には、表面粗度Ｒａが５ｎｍ以下であることが好ましく、２０ｎｍ以上だと的確な認識を行うことが困難である。上記結果より、構造（２）では、表面粗度Ｒａが５ｎｍ以下となっており、アライメントキー２０を的確に認識できる値となっていた。
表面粗度Ｒａは、導体材料２１の膜厚が大きくなる程、配向性の不揃いに基づく表面荒れが大きくなり易い。具体的には、導体材料２１の膜厚が１μｍ以上になると表面粗度Ｒａが大きくなり易く、パワーデバイスのように導体材料２１の膜厚が大きくされる場合には特に表面粗度Ｒａが大きな値になり得る。これに対して、本実験では、導体材料２１として用いられるＡｌＳｉの膜厚を６μｍと厚くしてあっても、構造（２）においては表面粗度Ｒａを５ｎｍ以下という小さな値に押さえることができていた。
このため、パワーデバイスのように導体材料２１の膜厚が大きくされるＳｉＣ半導体装置においても、アライメントキー２０を的確に認識することが可能になることが分かる。
なお、参考として、単に、ＳｉＣの上にＢＰＳＧを配置したときのＢＰＳＧの表面粗度Ｒａは０．３３９ｎｍとなり、Ｓｉの上にＢＰＳＧを配置したときのＢＰＳＧの表面粗度Ｒａは０．３８２ｎｍとなった。このことから、上記各構造（１）〜（４）の表面粗度Ｒａは、導体材料２１の配向性の不揃いに起因する値であり、下地の表面粗度Ｒａの影響ではないと考えられる。
以上説明したように、本実施形態では、導体材料２１をパターニングする際にマスク合わせに用いるアライメントキー２０となる領域およびその周囲において、層間絶縁膜１０を除去しておき、その上に導体材料２１を成膜するようにしている。これにより、ステッパを用いてアライメントキー２０を認識する際の読み取り精度を向上することができ、的確にアライメントキー２０を認識することができる。したがって、マスク位置合わせを的確に行うことが可能となり、ソース電極１１やゲート配線層を所望位置に的確に形成することが可能となる。
なお、ソース電極１１を形成する際には、ｎ型ＳｉＣとのコンタクト抵抗低減のために、ｎ＋型ソース領域５の表面にＮｉ（ニッケル）層を成膜したのち加熱処理を行ってＮｉシリサイドを形成することができる。その場合、アライメントキー２０を構成する部分においてＮｉシリサイドが形成されないように、Ｎｉ層の形成およびシリサイド化の後に、改めて、アライメントキー２０を含むその周囲において層間絶縁膜１０を除去して開口部を形成すると良い。例えば、ゲート電極９をｐ型ドープとする場合、ソース電極１１のコンタクト用のコンタクトホールとは別にゲート配線層の電気的接続用のコンタクトホールを形成することになる。このとき同時に、アライメントキー２０を含むその周囲において層間絶縁膜１０に開口部を形成するようにすれば、製造工程の簡略化を図ることが可能となる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
（１）例えば、上記実施形態では、密着性の向上やバリアメタル効果を得るためにＴｉ／ＴｉＮの上にＡｌ含有層を形成する場合について説明した。しかしながら、Ｔｉ／ＴｉＮは必須では無く、少なくともＡｌ含有層を含む導体材料２１のパターニングにおいて、本発明を適用できる。
（２）また、上記実施形態では、アライメントキー２０が凹部２１ａによって構成される場合について説明したが、アライメントキー２０としては、次の３通りの構造がある。例えば、図７に示すように複数本のライン状のアライメントキー２０とする場合において、VIII−VIII線上での各構造の断面を示すと、図８Ａ〜図８Ｃのように示される。
図８Ａは、第１実施形態で説明した構造であり、半導体層としてＳｉＣ層３０に対して凹部３０ａを形成してアライメントキー２０としている。この構造では、ＳｉＣ層３０の上にＴｉ層３１、ＴｉＮ層３２およびＡｌＳｉ等のＡｌ含有層３３を形成した場合、Ａｌ含有層３３にも凹部３０ａが引き継がれた凹部３３ａが形成され、これを新たなアライメントキー２０として用いることができる。
なお、凹部３３ａによる高低差に基づいてステッパでアライメントキー２０を認識する場合、高低差が１μｍ以上あると好ましい。このため、ＳｉＣ層３０に形成する凹部３０ａの深さについては、Ａｌ含有層３３を形成した後に残る凹部３３ａの深さが１μｍ以上になるように設定されると好ましい。
図８Ｂは、ＳｉＣ層３０に対して凸部３０ｂを形成してアライメントキー２０としている。例えば、ＳｉＣ層３０に対して、アライメントキー２０とする領域の周囲をエッチングして凹ませることで凸部３０ｂを形成することができる。この構造では、ＳｉＣ層３０の上にＴｉ層３１、ＴｉＮ層３２およびＡｌＳｉ等のＡｌ含有層３３を形成した場合、Ａｌ含有層３３にも凸部３０ｂが引き継がれた凸部３３ｂが形成され、これを新たなアライメントキー２０として用いることができる。
なお、凸部３３ｂによる高低差に基づいてステッパでアライメントキー２０を認識する場合も、高低差が１μｍ以上あると好ましい。このため、ＳｉＣ層３０に形成する凸部３０ｂの高さについては、Ａｌ含有層３３を形成した後に残る凸部３３ｂの高さが１μｍ以上になるように設定されると好ましい。
図８Ｃは、ＳｉＣ層３０の表面にＳｉＣとは異種材料で構成された異種材料部３４を形成してアライメントキー２０としている。例えば、ＳｉＣ層３０の表面に酸化膜を形成し、これをパターニングして異種材料部３４を形成している。この構造では、ＳｉＣ層３０および異種材料部３４の上にＴｉ層３１、ＴｉＮ層３２およびＡｌＳｉ等のＡｌ含有層３３を形成した場合、異種材料部３４の上に形成された部分３３ｃにおいて結晶性および表面粗度Ｒａが他の部分と変わる。このため、ステッパで認識する際に、結晶性の悪い部分３３ｃとＳｉＣ層３０の上に形成された結晶性の良好な部分３３ｄとの間において反射率が変わることで、部分３３ｃを新たなアライメントキー２０として用いることができる。
なお、異種材料部３４による結晶性の変化に基づいてステッパでアライメントキー２０を認識する場合、高低差に基づくものでは無いため、高さが１μｍ以上無くてもＳＮ比が劣化しない。このため、ＳｉＣ層３０に形成する異種材料部３４の高さについては任意である。
また、異種材料部３４をアライメントキー２０とする形態では、ＳｉＣ層３０の上に異種材料部３４を形成することになるため、ＳｉＣ層３０に対して半導体素子を構成する各不純物層が形成された後となる。このため、ＳｉＣ層３０に対して半導体素子を構成する各不純物層を形成する際には、凹部３０ａや凸部３０ｂをアライメントキー２０として用いる形態とし、導体材料２１のパターニングの際に異種材料部３４を用いる形態とすれば良い。例えば、層間絶縁膜１０をパターニング際に、アライメントキー２０として用いる領域に部分的に層間絶縁膜１０を残し、それによって異種材料部３４を形成する等とすれば良い。
このように、図８Ａ〜図８Ｃに示した様々な構造のアライメントキー２０を用いることができ、構造が異なっていても、第１実施形態と同様の効果を得ることができる。
また、ここでは半導体層としてＳｉＣ層３０と記載したが、半導体層は半導体素子が形成されて導体材料２１が接触させられる部分の半導体を想定したものであり、半導体基板そのものが半導体層となる場合も含まれる。
（３）また、上記実施形態では、半導体素子として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、他の半導体素子が形成される場合においても、本発明を適用できる。
（４）また、上記実施形態では、アライメントキー２０としてライン状のものを用いる場合について説明したが、ライン状に限らず、他の形状、例えばドット状のものであっても良い。
（５）また、上記各実施形態では半導体装置としてＳｉＣ半導体装置を例に挙げて説明したが、半導体材料としてＳｉを用いた半導体装置に対しても本発明を適用できる。また、他のワイドバンドギャップ半導体装置、例えばＧａＮ、ダイヤモンドなどの半導体材料を用いた半導体装置に対して上記実施形態を適用することもできる。
１ ｎ＋型基板
１０ 層間絶縁膜
１１ ソース電極
２０ アライメントキー
２１ 導体材料
２１ａ、３０ａ、３３ａ 凹部
３０ ＳｉＣ層
３０ｂ、３３ｂ 凸部
３３ Ａｌ含有層
３４ 異種材料部

Claims (12)

  1. 半導体層（４、３０）を有する半導体基板（１）の表面に絶縁膜（１０）を形成することと、
    前記絶縁膜に対してコンタクトホールを形成することと、
    前記絶縁膜の上に、前記コンタクトホールを通じて前記半導体層に接触させられる導体材料（１１、２１、３１〜３３）を形成することと、
    前記導体材料をパターニングすることと、を含み、
    前記絶縁膜を形成することでは、前記半導体層の表面に形成されたアライメントキー（２０）を含めて前記半導体層の上に前記絶縁膜を形成し、
    さらに、前記絶縁膜を形成することの後に、前記アライメントキーとなる領域および該領域の周囲において、前記絶縁膜を除去して前記半導体層を露出させることを行い、
    前記導体材料を形成することでは、前記絶縁膜から露出した前記半導体層の上に直接前記導体材料を形成し、
    前記導体材料をパターニングすることでは、前記導体材料の表面に引き継がれた前記アライメントキーを基準として前記パターニングを行う半導体装置の製造方法。
  2. 前記半導体層の表面に凹部（３０ａ）が形成されることで前記アライメントキーとされており、
    前記導体材料をパターニングすることでは、前記半導体層の表面の前記凹部が前記導体材料の表面に引き継がれることで形成された凹部（３３ａ）を新たなアライメントキーとして用いて前記パターニングを行う請求項１に記載の半導体装置の製造方法。
  3. 前記導体材料をパターニングすることでは、前記新たなアライメントキーとなる前記凹部の深さが１μｍ以上となるようにする請求項２に記載の半導体装置の製造方法。
  4. 前記半導体層の表面に凸部（３０ｂ）が形成されることで前記アライメントキーとされており、
    前記導体材料をパターニングすることでは、前記半導体層の表面の前記凸部が前記導体材料の表面に引き継がれることで形成された凸部（３３ｂ）を新たなアライメントキーとして用いて前記パターニングを行う請求項１に記載の半導体装置の製造方法。
  5. 前記導体材料をパターニングすることでは、前記新たなアライメントキーとなる前記凸部の高さが１μｍ以上となるようにする請求項４に記載の半導体装置の製造方法。
  6. 前記絶縁膜を除去して前記半導体層を露出させることを、前記コンタクトホールを形成する際に同時に行う請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
  7. 半導体層（４、３０）を有する半導体基板（１）の表面に絶縁膜（１０）を形成することと、
    前記絶縁膜に対してコンタクトホールを形成することと、
    前記絶縁膜の上に、前記コンタクトホールを通じて前記半導体層に接触させられる導体材料（１１、２１、３１〜３３）を形成することと、
    前記導体材料をパターニングすることと、を含み、
    前記絶縁膜を形成することの後に、前記半導体層のうちアライメントキーとなる領域の周囲において前記絶縁膜を除去し、前記アライメントキーとなる領域に前記絶縁膜を残すことで異種材料部（３４）を構成すると共に、前記アライメントキーとなる領域の周囲において前記半導体層を露出させることを行い、
    前記導体材料を形成することでは、前記絶縁膜から露出した前記半導体層および前記異種材料部の上に直接前記導体材料を形成し、
    前記導体材料をパターニングすることでは、前記導体材料のうち前記異種材料部の上に形成された部分（３３ｃ）と前記半導体層の上に形成された部分（３３ｄ）との結晶性の相違に基づき、前記異種材料部の上に形成された部分を新たなアライメントキーとして前記パターニングを行う半導体装置の製造方法。
  8. 前記導体材料を形成することでは、前記導体材料として、Ａｌを含むＡｌ含有層を形成する請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
  9. 前記半導体層を有する半導体基板として、主表面が（１１１）配向かつ格子定数が２．５〜３．５ｎｍとされているものを用意することを含む請求項８に記載の半導体装置の製造方法。
  10. 前記導体材料を形成することでは、前記導体材料として、前記半導体層に接触させられるＴｉ層（３１）と、該Ｔｉ層の上に形成されるＴｉＮ層（３２）を形成したのち、前記Ａｌ含有層を形成する請求項８または９に記載の半導体装置の製造方法。
  11. 前記導体材料を形成することでは、前記半導体層の上に直接形成された前記導体材料の表面粗度Ｒａが５ｍｍ以下となる請求項１ないし１０のいずれか１つに記載の半導体装置の製造方法。
  12. 前記導体材料を形成することでは、前記導体材料の厚みを１μｍ以上とする請求項１ないし１１のいずれか１つに記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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JP7420756B2 (ja) 2021-02-12 2024-01-23 株式会社デンソー 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117124A (ja) * 1988-10-27 1990-05-01 Matsushita Electron Corp 位置検出用マーク
JPH09223656A (ja) * 1996-02-16 1997-08-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH104139A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000021737A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 位置合わせマークおよびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294776A (ja) 2004-04-06 2005-10-20 Canon Inc 位置検出装置、及び位置検出方法
JP4772565B2 (ja) 2006-04-03 2011-09-14 三菱電機株式会社 半導体装置の製造方法
JP6179409B2 (ja) * 2014-01-24 2017-08-16 株式会社デンソー 炭化珪素半導体装置の製造方法
WO2016038833A1 (ja) * 2014-09-08 2016-03-17 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
KR20180036879A (ko) * 2016-09-30 2018-04-10 삼성전자주식회사 정렬 키를 포함하는 반도체 소자

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02117124A (ja) * 1988-10-27 1990-05-01 Matsushita Electron Corp 位置検出用マーク
JPH09223656A (ja) * 1996-02-16 1997-08-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPH104139A (ja) * 1996-06-14 1998-01-06 Mitsubishi Electric Corp 半導体装置の製造方法
JP2000021737A (ja) * 1998-07-07 2000-01-21 Mitsubishi Electric Corp 位置合わせマークおよびその製造方法

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