JP2006148048A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法 Download PDFInfo
- Publication number
- JP2006148048A JP2006148048A JP2005175048A JP2005175048A JP2006148048A JP 2006148048 A JP2006148048 A JP 2006148048A JP 2005175048 A JP2005175048 A JP 2005175048A JP 2005175048 A JP2005175048 A JP 2005175048A JP 2006148048 A JP2006148048 A JP 2006148048A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor layer
- layer
- semiconductor
- silicon carbide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】半導体層表面に対する粗面やステップバンチングの形成を抑制しつつ、半導体層と電極との接触抵抗を低減する。
【解決手段】基板の表面に形成された半導体層10と、半導体層10と電気的に接触するオーミック電極5と、半導体層10の少なくとも一部を覆うゲート電極6とを備えた半導体素子であって、半導体層10の表面のうちオーミック電極5に対向する部分7の表面粗さRz1は、半導体層10の表面のうちゲート電極6に対向する部分8の表面粗さRz2よりも大きい。
【選択図】図1
【解決手段】基板の表面に形成された半導体層10と、半導体層10と電気的に接触するオーミック電極5と、半導体層10の少なくとも一部を覆うゲート電極6とを備えた半導体素子であって、半導体層10の表面のうちオーミック電極5に対向する部分7の表面粗さRz1は、半導体層10の表面のうちゲート電極6に対向する部分8の表面粗さRz2よりも大きい。
【選択図】図1
Description
本発明は、半導体素子およびその製造方法に関する。
炭化珪素(シリコンカーバイド:SiC)は、珪素(Si)に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。SiCを用いたパワー素子は、Siパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
SiCを用いたパワー素子のうち代表的なスイッチング素子はMOSFETやMESFETであり、代表的な整流素子はショットキーダイオードやpnダイオードである。これらのパワー素子は何れも炭化珪素層と接触するオーミック電極を有しており、多くの場合、炭化珪素層とオーミック電極との間には数A(アンペア)程度の電流が流れる。
SiCを用いたパワー素子を製造する際には、通常、炭化珪素層に対して所望の導電型を有する不純物を注入することにより、伝導度が制御された不純物ドープ領域を形成する。不純物ドープ領域は、例えばMOSFETではp型ウェル領域やn+ソース領域として機能する。
以下、不純物ドープ領域の一般的な形成方法について、より具体的に説明する。
まず、SiC基板上にエピタキシャル成長によって炭化珪素層を形成し、炭化珪素層の選択された領域に対して、所望の導電型を有する不純物のイオン注入を行う。p型の不純物としてボロンやアルミニウムなど、n型の不純物として窒素やリンなどが用いられ得る。このイオン注入は、数百度の高温雰囲気下で行われる。
イオン注入後、1500℃〜1800℃程度の高温でアニール処理を行い、不純物イオンを活性化させる。これにより、導電型や不純物濃度が制御された不純物ドープ領域が得られる。
次に、上述したような方法を用いて形成されたパワー素子の構成を、縦型MOSFETを例に説明する。図8は、SiCを用いた縦型蓄積型MOSFETにおけるユニットセル90の構成を示す断面模式図である。なお、縦型蓄積型MOSFETは、典型的には複数のユニットセルを備えている。
縦型蓄積型MOSFETのユニットセル90は、低抵抗のn型炭化珪素基板91の主面上に形成された炭化珪素エピタキシャル層80を有している。炭化珪素基板91は、例えば、4H−SiCからなり、(0001)Si面より数度(オフ角)傾けてステップ密度を増大させた表面を有するオフカット基板である。炭化珪素エピタキシャル層80は、p型ウェル領域93とドリフト領域92とを有している。ドリフト領域92は、炭化珪素エピタキシャル層80のうちウェル領域93が形成されていない部分から構成され、炭化珪素基板91よりも低濃度でn型不純物を含む炭化珪素層である。ウェル領域93の内部には、p+コンタクト領域95およびn型のソース領域94が形成されている。p+コンタクト領域95は、ウェル領域93よりも高い濃度でp型不純物を含んでいる。ソース領域94は、高濃度でn型不純物を含んでいる。ウェル領域93、ソース領域94、およびコンタクト領域95は、炭化珪素エピタキシャル層80に対する不純物注入および活性化アニール(高温熱処理)によって形成されている。
ソース領域94とドリフト領域92とは、炭化珪素エピタキシャル層80の表面に形成されたチャネル層96によって接続されている。チャネル層96は、例えば4H−SiCのエピタキシャル層である。チャネル層96は、例えば、炭化珪素エピタキシャル層80にウェル領域93、ソース領域94およびコンタクト領域95などの不純物ドープ領域を形成した後に、炭化珪素エピタキシャル層80の上に形成される。
コンタクト領域95およびソース領域94の一部は、それぞれソース電極(例えばNi電極)81とオーミック接触している。各ユニットセルのソース電極81は、上部配線電極(例えばAl電極)83によって並列接続されている。一方、チャネル層96の上には、ゲート酸化膜97を介して、例えばAlからなるゲート電極98が設けられている。ゲート酸化膜97は、例えばチャネル層96の表面を熱酸化することによって形成される。ゲート電極98は、層間絶縁膜82で覆われている。一方、炭化珪素基板91の裏面(C面)には、ドレイン電極(例えばNi電極)84が形成されている。
図8に示す構成のユニットセル90を備えたMOSFETでは、ゲート電極98に印加する電圧により、ゲート電極98の下にあるチャネル層96に電流を流すことができるため、ドレイン電極84からn型炭化珪素基板91、ドリフト領域92、チャネル層96およびソース領域94を介してソース電極81へ電流が流れる(オン状態)。
このようなMOSFETでは、イオン注入後に行う活性化アニール処理によって、表面荒れを有する粗面が形成される。特に基板がオフカット基板の場合には、炭化珪素エピタキシャル層80にステップバンチングと呼ばれる表面荒れが生じるという問題がある。以下に、ステップバンチングの問題を詳しく説明する。
炭化珪素エピタキシャル層80に、p型ウェル領域93、ソース領域94、コンタクト領域95などを形成する際には、炭化珪素エピタキシャル層80に対して上述したような高温(1700℃程度)の活性化アニールが行われる。このとき、活性化アニールによって炭化珪素エピタキシャル層80の表面における原子層レベルのステップが数層ずつ合体して束になり、炭化珪素エピタキシャル層80の表面に、炭化珪素エピタキシャル層80の結晶方向に沿った複数のステップ(ステップバンチング)80Rが形成される。なお、図8では、ステップ80Rは、強調のため、実際のサイズよりもかなり大きく示されている。また、各ステップ80Rのサイズは、イオン注入されていない領域上よりもイオン注入によって形成された領域上で大きくなることもある。
また、上記ステップバンチングを抑制するために活性化アニール処理の条件を変更した場合には、ステップバンチングは発生しないが、炭化珪素表面に凹凸を有する粗面が形成される場合がある。活性化アニール処理条件として、例えば1700℃で30分の熱処理を施した場合にはステップバンチングが形成されるが、1900℃で1分の熱処理の場合には表面荒れが発生し、活性化アニール処理前に比べて表面荒さが増加する。
表面荒れを有する粗面やステップ80Rを総称して凹凸面80Sと呼ぶことにする。凹凸面80Sの断面形状は、図9(a)に示すように、山と谷を有する波面で表すことができる。凹凸面80Sのサイズは例えば断面形状における山の高さによって表わしてもよい。
ここで、山の高さとは、基板と略垂直な断面図において、山の両端の谷底を結んだ直線からの略垂直な高さHをいう。この凹凸がステップ80Rの場合には、図9(b)に示すように、ステップ80Rの稜線80aが延びる方向および基板主面の両方に対して略垂直な断面を選択し、この断面上で観察されるステップ80Rの両端の谷を結んだ直線からの略垂直な高さをステップ高さHとする。
ステップ80Rの稜線80aが延びる方向は、基板主面に平行な面内においてランダムではなく、一定の方向に整合する。この方向は、オフカット基板のオフ角を規定する回転軸に平行である。図10は、ステップ80Rの稜線80aが延びる方向を模式的に示す図である上面図である。図10のB−B’線に平行な面で断面を切り取ると、図9(b)に示すような凹凸はほとんど観測されない。このように、ステップバンチングが形成された表面の凹凸は、面内異方性を有している。
一方、オフカット基板を用いる場合でも、活性化アニール処理の時間を短縮すると、ステップバンチングの形成は明確には観察されなくなるが、表面に形成される凹凸の平面形状は、基板主面に平行な面内で異方性を示す。このような面内異方性を有する凹凸形状は、一般に、熱処理によって形成されたものであると同定できる。
なお、山の高さ(またはステップ高さ)Hは、断面TEMや断面SEMにて測定可能であるが、凹凸面80Sのサイズは均一ではないため、測定範囲内に含まれる単数または複数の山の高さ(またはステップ高さ)Hの平均値を求めることが好ましい。本明細書における「略垂直」とは、垂直方向から±5度以内の方向を指し、「略平行」とは、平行方向から±5度以内の方向を指すものとする。
炭化珪素エピタキシャル層80の表面に、凹凸面80Sが形成されると、次のような問題を引き起こす。
MOSFETでは、素子特性はチャネル移動度によって大きく左右される。よって、チャネル移動度を向上できれば、電力損失をより低く抑えることが可能になる。図8に示すような縦型蓄積型MOSFETでは、チャネル移動度を向上させるためには、チャネル層96を平坦にする必要があるが、炭化珪素エピタキシャル層80にウェル領域93などの不純物ドープ領域を形成する工程において、炭化珪素エピタキシャル層80に上述したような粗面やステップバンチングが形成されると、その後に炭化珪素エピタキシャル層80の上に形成されるチャネル層96にも凹凸が生じやすくなる。このため、粗面やステップバンチングを有する表面上に形成されたチャネル層96では、チャネル移動度に面内異方性が生じたり、チャネル移動度が低下する。その結果、チャネル抵抗が増大し、素子特性を低下させてしまう。
また、チャネル層96が凹凸を有していると、チャネル層96の凹凸を反映したゲート絶縁膜97が形成されやすくなるため、ゲート絶縁膜97の耐圧が低くなり、素子の信頼性を低下させるという問題もある。
これらの問題を防止する方法が、例えば特許文献1に提案されている。特許文献1の方法によると、活性化アニールによって炭化珪素エピタキシャル層の表面に粗面やステップバンチングが形成されないように、イオン注入後、活性化アニールを行う前に、ダイヤモンドライクカーボン(DLC)膜やフォトレジストを保護膜として炭化珪素エピタキシャル層の表面に形成する。
特許文献1の方法によると、活性化アニール工程において、炭化珪素エピタキシャル層にステップバンチングが形成されることを抑制できるので、ステップバンチングに起因するチャネル移動度の低下やゲート絶縁膜の信頼性の低下を防止できる。
特開2001−68428号公報
しかしながら、本発明者らは、特許文献1に提案されている方法を用いてMOSFETを製造すると、後で詳しく説明するように、ソース電極と炭化珪素エピタキシャル層との間の接触抵抗が増大してしまうという問題点を見い出した。すなわち、チャネル抵抗は低減されるが、その一方で接触抵抗が増大するので、所望の低いオン抵抗が実現できず、結果的に素子特性を向上させることは難しい。
このように、従来技術によっては、接触抵抗およびチャネル抵抗の両方が低減された、低いオン抵抗を有する半導体素子は実現できなかった。
本発明は、上記事情を鑑みてなされたものであり、その目的は、半導体層表面に対する粗面やステップバンチングの形成を抑制しつつ、半導体層と電極との接触抵抗を低減して、高性能かつ信頼性の高い半導体素子を提供することにある。
本発明の半導体素子は、基板の表面に形成された半導体層と、前記半導体層と電気的に接触するオーミック電極と、前記半導体層の少なくとも一部を覆うゲート電極とを備えた半導体素子であって、前記半導体層の表面のうち前記オーミック電極に対向する部分の表面粗さRz1は、前記半導体層の表面のうち前記ゲート電極に対向する部分の表面粗さRz2よりも大きい。
ある好ましい実施形態において、前記表面粗さRz2は5nm以下である。
ある好ましい実施形態において、前記ゲート電極に対向する部分と前記ゲート電極との間に形成されたチャネル層をさらに有する。
前記基板の裏面に形成された他のオーミック電極をさらに有していてもよい。
ある好ましい実施形態において、前記半導体層の表面のうち前記オーミック電極に対向する部分における表面粗さRz1は、10nm以上であり、さらに好ましくは30nm以上である。
ある好ましい実施形態において、前記基板の表面は、所定の結晶面から10度以下の角度で傾斜している。
前記半導体層は炭化珪素を含むことが好ましい。
本発明の他の半導体素子は、基板の表面に形成された半導体層と、前記半導体層と電気的に接触するオーミック電極とを備えた半導体素子であって、前記半導体層は、表面が荒れた凹凸面領域と、表面荒れが抑制された平面領域とを有し、前記凹凸面領域に前記オーミック電極が形成されている。
本発明の半導体素子の製造方法は、(A)表面に半導体層が形成された基板を用意する工程と、(B)前記半導体層におけるコンタクト形成領域を規定する開口部を有する保護層を形成する工程と、(C)前記半導体層の表面のうち前記保護層で覆われていない部分に表面が荒れた凹凸面領域を形成する工程とを包含する。
ある好ましい実施形態において、前記工程(C)における凹凸面領域が半導体層に対して熱処理を行うことにより形成される。
ある好ましい実施形態において、前記工程(A)と前記工程(C)との間に、前記半導体層の選択された領域に対して不純物のイオン注入を行う工程(D)が行われる。
本発明によると、高いチャネル移動度を確保しつつ、半導体層と電極との接触抵抗を低減できる。そのため、オン抵抗の小さい高性能な半導体素子を提供できる。また、そのような半導体素子を簡易なプロセスで製造できる。
特許文献1で提案されているように、半導体層に対する活性化アニールを行う前に、半導体層を覆う保護膜を形成すると、活性化アニールによる粗面やステップバンチングの形成が抑制できる。しかし、本発明者らは、特許文献1の方法によって得られた半導体素子では、粗面やステップバンチングの形成が抑制されたことによってチャネル抵抗が低減されている一方で、図8に示すような半導体素子に比べて、接触抵抗が大幅に増大してしまうことを確認した。接触抵抗が増大する原因の1つとして、まず、以下のことが考えられる。
縦型MOSFETを例に説明する。粗面やステップバンチングの形成が抑制されると、活性化アニール後における炭化珪素層などの半導体層は、従来よりも平坦な表面を有する。この後、半導体層の一部(コンタクト領域やソース領域)はソース電極とオーミック接触を形成するが、このとき、半導体層表面が平坦であれば、半導体層とソース電極との間で十分な接触面積が確保できず、接触抵抗が大きくなる。そのため、MOSFETのオン抵抗が増加する。特に縦型MOSFETにおいては、そのユニットセルが微細化され、ユニットセル一つ当たりのソース電極の一辺の長さはミクロンオーダーの非常に小さいサイズとなるために、接触抵抗の増加は無視できない。
また、本発明者らは、半導体層における特定の結晶面が接触抵抗の低減に大きく寄与することを見い出した。具体的には、半導体層における特定の結晶面とソース電極とを接触させることにより、平坦化された半導体層表面とソース電極とを接触させる場合と比べて、半導体層とソース電極との接触抵抗を1桁程度低減させることが可能になる。この知見に基づいて本発明者らがさらに検討を行った結果、上記特定の結晶面は、活性化アニールによって形成されるステップバンチングを構成する結晶面と略一致しており、ステップバンチングを利用すれば接触抵抗をさらに低減できることがわかった。
これらの検討結果を踏まえて、本発明者らは、半導体層表面のうちチャネル層やゲート絶縁膜などが形成される領域では表面荒れを防止し、電極と接触する領域では粗面やステップバンチングを形成することにより、表面荒れに起因する素子特性の低下を抑制しつつ、半導体層と電極との間で良好なコンタクトを確保できると考え、本発明に至った。
上述したように、活性化アニールによって半導体層表面に形成される粗面やステップバンチングは、半導体素子の特性や信頼性を低下させる要因と考えられており、特許文献1の方法に代表されるように、従来から、粗面やステップバンチングの形成を防止するための技術が検討されてきた。本発明は、粗面やステップバンチングの形成を防止しようとする従来の流れに反して、半導体層表面における所定の領域に粗面やステップバンチングを積極的に形成させて、より高性能な半導体素子を実現するものである。
(第1の実施形態)
以下、図面を参照しながら、本発明による半導体素子の第1の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型あるいは横型MOSFETであり、蓄積チャネル構造を有している。
以下、図面を参照しながら、本発明による半導体素子の第1の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型あるいは横型MOSFETであり、蓄積チャネル構造を有している。
本実施形態の半導体素子は、半導体層と、半導体層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。
図1は、本実施形態におけるユニットセルの一部を示す断面模式図である。図1に示すユニットセルの一部は、基板(図示せず)の表面に形成された半導体層(炭化珪素層)10と、半導体層10と電気的に接続されたオーミック電極5と、半導体層10の少なくとも一部を覆うゲート電極6とを備える。半導体層10とゲート電極6との間には、チャネル層3およびゲート絶縁膜4がこの順で形成されている。
半導体層10は、例えば炭化珪素基板上に形成された炭化珪素エピタキシャル層である。半導体層10には、不純物ドープ領域として、p型領域1およびn型領域2が形成されている。本実施形態における半導体素子が縦型MOSFETの場合、p型領域1は、ユニットセル毎に離間して形成されたp型ウェル領域であり、n型領域2はn型のソース領域である。これらの領域1および2は、いずれも半導体層10に対して所定の導電型を有する不純物イオンを注入した後、活性化アニールを行うことによって形成された不純物ドープ領域である。一方、本実施形態における半導体素子が横型MOSFETの場合、p型領域1は不純物注入またはエピタキシャル成長によって形成されたp型領域であり、n型領域2はn型のソース領域またはドレイン領域である。
なお、半導体層10は、イオン注入および活性化アニールによって形成された不純物ドープ領域を少なくとも1つ有していればよく、図示するような構成に限定されない。
半導体層10におけるn型領域2の表面のうちオーミック電極5に対向する部分(第1領域)7には、複数のステップが形成されている。これに対し、半導体層10の表面のうちゲート電極6によって覆われた部分(ゲート電極に対向する部分)である第2領域8は、そのようなステップを有していない。なお、第2領域8にもステップが形成されていてもよいが、その場合、第2領域8におけるステップ高さHは、第1領域7におけるステップ高さよりも小さい。従って、半導体層10の表面のうち、オーミック電極5に対向する第1領域7における表面粗さRzは、ゲート電極6に対向する第2領域8における表面粗さRzよりも大きい。
本明細書において、「平均表面粗さRz(単に表面粗さRzともいう)」は、JISB0601−1994で規格される10点平均粗さRzJISで定義される。表面粗さRzの測定は、TEMやSEMによる断面観察により、基準長さを1μmとして行う。但し、ステップバンチングのように、より広範囲に評価した方が全体の表面荒れを表現できる場合には、基準長さを10μmにまで拡大してもよい。このように基準長さを変えて複数測定した場合には、その測定結果の最大値を表面荒さRzとする。表面荒れがステップバンチングの場合には、ステップ高さを評価するために、基板面に略垂直かつステップ方向に略垂直な面を断面に選ぶことが好ましい。表面荒れがステップを形成していない粗面の場合には基板に略垂直な任意の断面を選定してもよい。なお、表面粗さRzを測定しようとする領域が基準長さよりも小さい場合には、その領域において測定可能な最大の長さを基準として測定を行う。また、可能であれば、AFMを用いて測定対象とする表面の凹凸を直接評価してもよく、例えば図1に示すユニットセルの一部において、オーミック電極5を除去した後に、第1領域7の表面を評価してもよい。なお、測定領域は、できる限り構造端を除くことが好ましい。例えば、電極と炭化珪素の界面の評価の場合には、電極端から0.1μmは測定対象としないことが好ましい。
このように、半導体層表面における粗さ(凹凸のレベル差)は、図9に示す「山の高さ」「ステップ高さ」の平均値で評価する代わりに、上記表面粗さRzで評価することもできる。
本実施形態における半導体素子によると、半導体層10における第1領域7の表面粗さRzが大きいので、オーミック電極5と第1領域7の表面との接触面積が増大し、第1領域とオーミック電極5との間の接触抵抗を低く抑えることができる。第1領域7における表面粗さRzは、10nm以上であることが好ましく、さらに好ましくは30nm以上である。表面粗さRzを200nmよりも大きくするには、高温の熱処理を長時間行うことが必要になるので好ましくない。このため、表面粗さRzの上限は、200nm以下にすることが好ましい。なお、コンタクト領域の面積が10μm2を下回る場合は、表面粗さRzが大きすぎると、コンタクト面積増大の効果が小さくなるため、表面粗さRzを100nm以下に抑制することが好ましい。
また、本実施形態では、半導体層10の表面のうち第2領域8は第1領域7よりも表面粗さRzが小さいため、半導体層10の第2領域8の上に平坦なチャネル層3を形成できる。このようなチャネル層3は、高いチャネル移動度を有するので、低チャネル抵抗を実現できる。さらに、そのようなチャネル層3の上には、均質な厚さを有する信頼性の高いゲート絶縁膜4を形成できるので、ゲート絶縁膜の耐圧不良を防止できる。
本実施形態では、半導体層10の表面のうち第1領域7以外の領域全体の表面粗さRzが低減されているが、本発明では、半導体層10の表面のうち少なくともゲート電極6に対向する部分(第2領域)8の表面粗さRzが、第1領域7における表面粗さRzよりも小さければよい。具体的には、第2領域8の表面粗さRzが5nm以下、より好ましくは2nm以下であれば、良好なチャネル層3およびゲート絶縁膜4が得られる。
半導体層10は、指定された結晶面から10度以下の角度で傾斜した表面を有するオフカット基板の上に形成されていることが好ましい。これにより、半導体層10の第1領域7に、オフカット方向に対して略垂直なステップを容易に形成できる。ここで、半導体層10がオフカット基板でなく指定された結晶面(たとえば(0001)面)を主面とする基板上に形成された場合や、活性化アニールの処理時間が短時間である場合には、ステップが形成されずに表面荒れの大きな粗面が形成されることもある。
チャネル層3は、例えばn型の半導体層であってもよいし、n型の半導体層を含む積層構造を有していてもよい。このようなチャネル層3は、エピタキシャル成長によって形成され得る。または、イオン注入により形成してもよい。
図1に示す構成を有する半導体素子の製造方法を、炭化珪素を用いた縦型MOSFETを例に説明する。ここでは、半導体層の表面に平均表面粗さRzの異なる2つの領域を形成し、このうち平均表面粗さRzが大きい方の領域に対してオーミック接合を形成する工程を中心に説明する。
まず、図2(a)に示すように、基板9の上に形成された半導体層10にp型不純物注入領域1aとn型不純物注入領域2aとを形成する。p型不純物注入領域1aは最終的にウェル領域になり、n型不純物注入領域2aは最終的にコンタクト領域になる領域である。これらの領域は、図2(a)では1個ずつ形成されているが、典型的には1つの半導体層10に複数個形成される。
基板9として、例えばn型のオフカット4H−SiC(0001)基板を用いる。また、半導体層10は、エピタキシャル成長により基板9の主面上に形成されたn型の炭化珪素層である。ここで、半導体層10の平均表面粗さRzを測定すると、10nm以下であった。
不純物注入領域1aおよび2aは、半導体層10の所定の領域に対して、500℃の温度でアルミニウムを注入し、続いて、アルミニウムが注入された領域の一部に対して、500℃の温度で窒素を注入することによって形成できる。本実施形態では、窒素の注入深さはアルミニウムの注入深さよりも小さくなるように、注入の際の加速電圧を設定する。これにより、窒素が注入された領域はn型不純物注入領域2aとなり、アルミニウムが注入された領域のうちn型不純物注入領域2aが形成されなかった領域はp型不純物領域1aとなる。なお、これらの不純物注入の際、半導体層における所望の領域のみに不純物を注入するために、例えば高温雰囲気に耐えるSiO2からなるマスクを用いる。マスクは、不純物注入後に除去される。
この後に続く工程を説明するための図面では、図2(a)に示す半導体層10のうち不純物注入領域1aおよび2aが形成された部分のみを示す拡大断面図を参照する。
不純物注入後、図2(b)に示すように、半導体層10の表面全体を覆う保護膜(厚さ:例えば100nm)31を形成する。保護膜31として、後の不純物注入工程における高温熱処理に耐えることができるように、耐熱性の高い薄膜を用いることが好ましく、例えば、スパッタ法によって形成されたグラファイト膜またはダイヤモンドライクカーボン(DLC膜)を用いる。保護膜31は、p型不純物注入領域1a、n型不純物注入領域2a、および不純物が注入されていない領域(図示せず)の表面を覆っている。
次に、保護膜31をパターニングするために、図2(c)に示すように、保護膜31の上にレジスト層32を形成する。レジスト層32は、n型不純物注入域2aのうちオーミック電極を形成しようとする領域を規定する開口部32Pを有している。レジスト層32は、例えば、フォトリソグラフィ法を用いて、フォトレジスト膜のパターニングを行うことによって形成される。
この後、図2(d)に示すように、レジスト層32をマスクとして用いて保護膜31のパターニングを行い、保護膜31のうちレジスト層32の開口部によって露出されている部分を選択的に除去する。これにより、保護層31aが形成される。本実施形態では、保護層31aは、半導体層10のうちオーミック電極を形成しようとする領域以外の領域を覆っている。なお、保護層31aは、半導体層10の表面のうちオーミック電極を形成しようとする領域以外の領域の少なくとも一部を覆っていればよい。保護膜31がスパッタ法によって形成されたグラファイト膜である場合には、保護膜31のパターニングを酸素プラズマ雰囲気中で行うことができる。保護膜31のパターニングの際にレジスト層32の一部も除去されるが、パターニング後に、基板表面を有機溶媒等で洗浄することによって、レジスト層32を完全に除去する。
次いで、半導体層10に対して、アルゴン雰囲気中、1500℃以上の温度、例えば1700℃で30分間の熱処理(活性化アニール)を行う。この熱処理により、図2(e)に示すように、p型不純物注入領域1aおよびn型不純物注入領域2aに注入された不純物が活性化されて、それぞれ、p型領域(p型ウェル領域)1およびn型領域(ソース領域)2となる。
このとき、半導体層10の表面のうち保護層31aから露出している領域7aと、保護層31aで覆われている領域7bとでは、表面状態が異なっている。保護層31aから露出している領域7aでは、熱処理によって、基板9のオフカット方向に対して略垂直なステップバンチングが発生する。このステップバンチングのステップ高さは、活性化の際の熱処理温度によって異なるが、熱処理温度が1700℃の場合には、ステップ高さが30nm以上となる。このようなステップを有する領域7a(以下、「ステップ形成領域」と呼ぶこともある)における平均表面粗さRzは30nm以上となる。一方、保護層31aで覆われている領域7bでは、保護層31aの作用によって、熱処理工程前の半導体層10の表面状態が熱処理工程後もある程度維持されるので、ステップバンチングの形成が抑制されている。熱処理後の領域7b(以下、「平面領域」と呼ぶこともある)における平均表面粗さRzは10nm以下である。
続いて、保護層31aを選択的に除去した後、図3(a)に示すように、半導体層10の上に、チャネル層を形成するための半導体層3aと、ゲート絶縁膜を形成するための酸化膜4aとを形成する。保護層31aの除去は、保護層31aがグラファイト膜であれば、基板表面を酸素プラズマ雰囲気に暴露することにより、保護層31aを選択的に除去することができる。半導体層3aは、例えばCVD法(エピタキシャル成長法)によって半導体層10の表面に炭化珪素を堆積させることによって形成される。ここで、半導体層10の上に半導体層3aを形成すると、その表面荒さが改善される。本実施例の場合、半導体層3aの形成前における半導体層10の表面荒さは10nm程度であったが、半導体層3aの堆積により表面荒さが改善し、半導体層3aの表面荒さは5nm以下に改善した。また、酸化膜4aは、半導体層3aの表面を熱酸化することによって形成できる。
この後、基板9の裏面に電極膜を形成し、1000℃程度の温度で熱処理を行うことによってドレイン電極(図示せず)を形成する。
次に、図3(b)に示すように、酸化膜4aのうちステップ形成領域7aの上に位置する部分の少なくとも一部を除去して、ゲート酸化膜4を形成する。ゲート酸化膜4は、典型的には半導体層10の平面領域7bに形成される。これにより、半導体層3aの一部がゲート酸化膜4から露出する。
続いて、図3(c)に示すように、半導体層3aの露出表面上に金属膜5’(ここではニッケル膜)を形成する。
金属膜5’を形成した後、1000℃程度の温度で熱処理を行うことにより、図3(d)に示すように、半導体層3aのうち金属膜5’と半導体層10との間に位置する部分、および半導体層10におけるn型領域2aまで、金属膜5’のニッケルを拡散させることにより、n型領域2に接触するオーミック電極5を形成する。得られたオーミック電極5は、半導体層10のステップ形成領域7aと接する。ここで、半導体層3aのうちオーミック電極5が形成されずに残った部分はチャネル層3となる。さらに、ゲート絶縁膜4の上に電極膜を堆積した後、電極膜のパターニングを行うことにより、ゲート電極6を形成する。
図3(d)において、半導体層10の表面のうちオーミック電極5に対向する部分7は、活性化アニールの際に炭化珪素層表面の原子が移動して形成されたステップバンチングを有している。ステップバンチングを有する面は、結晶学的に安定な面であることが確認されている。オーミック電極に対向する部分7におけるステップバンチングは、典型的には結晶面に沿って形成される。例えば4H−SiC(0001)Si面が<11−20>方向(−2は、2バーを表す)のオフカットを有している場合には、ステップの筋は<1−100>方向(−1は1バーを表す。)に延びる。このようなステップバンチングにより、オーミック電極5と半導体層10との接触面積を増大でき、また、ステップバンチングが形成された面は結晶として安定な面であることから、平坦な半導体層表面にオーミック電極を形成する場合に比べて、半導体層10とオーミック電極5との接触抵抗を低減することができる。なお、熱処理条件を変更したり、基板の種類を変更することにより、ステップバンチング以外の表面荒れを有する粗面が形成される場合があるが、この場合も平坦な半導体層表面と比較して、半導体層10とオーミック電極5との接触抵抗を低減することができる。
一方、保護層31aの効果により、半導体層10の表面のうちチャネル層3と接する部分には粗面やステップバンチングが発生しないので、チャネル層3におけるチャネル部分の平坦性を確保できる。また、チャネル層3は平坦な表面を有するので、その上に信頼性の高いゲート絶縁膜4を形成できる。このように、上記方法を用いると、プロセスを複雑化することなく、高チャネル移動度と低接触抵抗とを同時に実現できる半導体素子が得られる。
なお、上記方法では、保護層31aとして、スパッタ法によって形成されたグラファイト膜を用いるが、保護層31aの形成方法や材料はこれに限定されない。保護層31aは、活性化アニールに必要な高温に耐え、かつ活性化アニール後に除去可能な膜であればよい。保護層31aの厚さは、特に限定されないが、例えば10nm以上10μm以下である。なお、保護層31aとしてグラファイト膜を用いる場合には、保護層31aの厚さは例えば10nm以上500nm以下が好ましい。
保護層31aは、フォトレジストからなるレジスト層(厚さ:例えば10nm以上10μm以下)であってもよい。その場合、保護層31aは、上記方法におけるレジスト層32と同様の方法で形成され得る。すなわち、半導体層10の表面に亘ってフォトレジスト膜を形成した後、フォトレジスト膜のパターニングを行うことにより、n型不純物注入領域2aの一部を露出する開口部を有するレジスト層を形成できる。なお、レジスト層を保護層31aとして用いると、活性化アニールの際にレジスト層の組成が変化して、炭素を主成分とする膜(カーボン膜)となる。カーボン膜は、高い耐熱性を有し、活性化アニールに起因する半導体層の表面荒れを十分に低減できる。また、活性化アニール後、酸素プラズマで除去できる。
あるいは、保護層31aは、半導体層(炭化珪素層)のグラファイト化によって得られたキャップ層から形成されてもよい。キャップ層は、炭化珪素層に対して、10-5Pa以上10Pa以下の圧力下、1100℃以上1400℃以下の温度で熱処理を行い、炭化珪素層の表面から珪素を昇華させることによって形成できる。得られたキャップ層に対して、酸素プラズマ雰囲気中でパターニングを行うか、またはリアクティブイオンエッチング(RIE)によりキャップ層の一部をエッチングすることにより、所定の平面形状を有する保護層を形成できる。なお、キャップ層の形成方法は、本出願人による特願2004−117111号に詳述されている。
本実施形態における半導体素子の構成や製造方法は、図1に示す構成や上述した方法に限定されない。
本実施形態におけるチャネル層3は、半導体層10の内部に形成されていてもよい。その場合、半導体層10の表面上にゲート絶縁膜4が形成される。そのような半導体素子の構成を図4に示す。
図4に示す構成を有する半導体素子は、図2および図3を参照しながら説明した方法と基本的には同様の方法で製造される。ただし、p型不純物注入領域1aを形成するためのp型不純物を半導体層10に注入した後、n型不純物注入領域2aを形成するためのn型不純物を注入する前に、半導体層10にチャネル層3を形成するための不純物を注入する点で異なる。
不純物注入後、前述の方法と同様に、半導体層10の上に保護層31aを形成し、続いて活性化アニールを行うことにより、半導体層10の表面に、粗面やステップバンチングが選択的に形成された凹凸面領域と、粗面やステップバンチングの形成が抑制された平面領域とを形成する。次いで、半導体層10の表面を熱酸化することにより、半導体層10の平面領域上にゲート絶縁膜4を形成する。この後、半導体層10におけるステップ形成領域の少なくとも一部にNi膜を堆積して、例えば1000℃で熱処理を行うことにより、半導体層10とオーミック接触するオーミック電極5を形成する。また、ゲート絶縁膜4の上にゲート電極6を形成する。
図4に示す構成を有する半導体素子においても、半導体層10の表面のうちオーミック電極に対向する部分7における表面粗さRzを、ゲート電極6に対向する部分8における表面粗さRzよりも大きくできるので、半導体層10とオーミック電極5との間の接触抵抗を低減できる。また、チャネル層3の表面が平坦化されているので、チャネル抵抗を低減できる。さらに、半導体層10における略平坦な表面にゲート絶縁膜4を形成できるので、ゲート部の耐圧不良低減を実現できる。
なお、本実施形態は、チャネル層を有する、いわゆる蓄積型MOSFETであるが、本発明の半導体素子は蓄積型MOSFETに限定されず、反転型MOSFETであってもよい。この場合も、半導体層の表面に表面粗さRzの異なる少なくとも2つの領域を設け、表面粗さRzの大きい領域にオーミック電極を形成し、表面粗さRzの小さい領域にゲート絶縁膜を形成することにより、オーミック電極と半導体層との間における接触抵抗を低減しつつ、ゲート酸化膜の信頼性を向上できる。反転型MOSFETでは、オン状態のときに半導体層の一部に反転チャネル層が形成されるが、反転チャネル層が形成される部分が、半導体層における表面粗さRzの小さい領域に位置するように設計することによって、高いチャネル移動度を確保できる。
(第2の実施形態)
以下、図面を参照しながら、本発明による第2の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された縦型蓄積型MOSFETである。
以下、図面を参照しながら、本発明による第2の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された縦型蓄積型MOSFETである。
縦型蓄積型MOSFET100は複数のユニットセルを備えており、図5(a)は、そのうちの4個のユニットセルの構成を示す平面図である。図5(b)は、図5(a)における1つのユニットセルのA−A’断面図である。なお、図5(a)には、四角形の平面形状を有するユニットセルを示すが、ユニットセルの平面形状は他の形状でも構わない。また、ユニットセルの配置についても特に限定されない。
図5に示すように、縦型蓄積型MOSFET100は、炭化珪素(例えば4H−SiC)基板51の主面上にエピタキシャル成長によって形成された炭化珪素層50を有している。ここでは、炭化珪素基板51として、(0001)面より数度(オフ角)傾けてステップ密度を増大させた表面(ステップ構造表面)を有するオフカット基板を用いる。炭化珪素層50は、ドリフト領域52、ウェル領域41、ウェル領域41の内部に設けられたソース領域42およびコンタクト領域53を有している。
ドリフト領域52は、例えば3×1015cm-3の濃度でn型不純物(N)を含むn型の高抵抗領域である。ウェル領域41は、例えばAlイオンを炭化珪素層10に注入することによって形成されたp型の領域(Al濃度:2×1018cm-3)である。ソース領域42は、例えばNイオンをウェル領域41に注入することによって形成されたn型の領域(N濃度:1×1019cm-3)である。コンタクト領域53は、例えばAlイオンをウェル領域41に注入することによって形成されたn型の領域(Al濃度:5×1019cm-3)である。
炭化珪素層50の上には、オン状態において、ドリフト領域52とソース領域42とを電気的に接続するためのチャネル層43が形成されている。チャネル層43は、例えば4H−SiCのエピタキシャル層で、アンドープ層とn型のドープ層とが交互に積層された構造を有するデルタドープ層である。なお、チャネル層43は、n型の半導体層を含んでいればよく、n型不純物を均一な濃度で含む炭化珪素エピタキシャル層であってもよい。
チャネル層43の上には、ゲート絶縁膜44と、ゲート電極46と、ゲート電極46を保護する層間絶縁膜55とがこの順で形成されている。ゲート電極46は、例えばAlを用いて形成されている。また、炭化珪素層10の上には、ソース領域42およびコンタクト領域53と接するソース電極45と、ソース電極45に接する上部配線電極56とが形成されている。ソース電極45は、例えばNiからなり、上部配線電極56は、例えばAlの厚膜から形成されている。一方、炭化珪素基板51の裏面には、例えばNiからなるドレイン電極54が形成されている。
縦型蓄積型MOSFET100において、ソース領域42とソース電極45とのコンタクト面47は、活性化アニールに起因する凹凸を有しているため、ソース領域42とソース電極45との間の接触抵抗が低減されて良好なコンタクトが形成される。なお、コンタクト領域53とソース電極45とのコンタクト面57では、コンタクト面47と同様の凹凸が形成されていてもよいし、そのような凹凸の形成が抑制されていてもよい。コンタクト面57はソース電極45とウェル領域41を電気的に接続する面であり、ウェル領域41の電位を決定できる程度のオーミック接合が得られていればよく、低接触抵抗は必要ないからである。また、炭化珪素層50とチャネル層43とのコンタクト面では、コンタクト面47と比べて、活性化アニールに起因する凹凸が大幅に低減されており、チャネル層43におけるチャネル移動度を向上できるとともに、ゲート絶縁膜44の信頼性を確保できる。
なお、チャネル層43は、図4を参照しながら説明したように、炭化珪素層50の内部に、例えばイオン注入によって形成された層であってもよい。
また、図5(b)では炭化珪素層50の一部をエッチングして、ソース電極45がウェル領域41とコンタクト領域53を介して接触する構造を有しているが、このエッチングは必ずしも必要ではなく、図6(a)に示すように、コンタクト領域53を深くすることで炭化珪素層50のエッチングを省略してもよい。
(第3の実施形態)
以下、図面を参照しながら、本発明による第3の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された縦型反転型MOSFETである。
以下、図面を参照しながら、本発明による第3の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された縦型反転型MOSFETである。
図5(c)は、縦型反転型MOSFET200におけるユニットセルの構成を示す断面図である。縦型反転型MOSFET200は、図5(a)および(b)に示す縦型蓄積型MOSFET100と同様の構成を有しているが、蓄積型のチャネル層43を有していない点で異なっている。
縦型反転型MOSFET200においても、ソース領域42とソース電極45とのコンタクト面7は、活性化アニールに起因する凹凸を有しているため、ソース領域42とソース電極45との間の接触抵抗が低減されて良好なコンタクトが形成される。また、オン状態において反転チャネル層が形成される領域、すなわちソース領域42とドリフト領域52との間におけるウェル領域41の表面では、活性化アニールに起因する凹凸が低減されているので、高いチャネル移動度を実現できる。さらに、炭化珪素層50の表面におけるゲート絶縁膜44と接する部分の凹凸が低減されているので、ゲート絶縁膜44の信頼性を確保できる。
なお、図5(c)では炭化珪素層50の一部をエッチングして、ソース電極45がウェル領域41とコンタクト領域53を介して接触する構造を有しているが、このエッチングは必ずしも必要ではなく、図6(b)に示すように、コンタクト領域53を深くすることで炭化珪素層50のエッチングを省略してもよい。
(第4の実施形態)
以下、図面を参照しながら、本発明による第4の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された横型蓄積型MOSFETである。
以下、図面を参照しながら、本発明による第4の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された横型蓄積型MOSFETである。
図7(a)は、炭化珪素を用いた横型蓄積型MOSFET300の構成を示す断面図である。
図7(a)に示すように、横型蓄積型MOSFET300は、炭化珪素基板61の上にエピタキシャル成長によって形成された炭化珪素層60を有している。炭化珪素基板61は、例えば、(0001)面より数度(オフ角)傾けてステップ密度を増大させた表面(ステップ構造表面)を有する4H−SiC基板である。炭化珪素層60は、半絶縁性領域または不純物濃度の低いp型領域であるエピタキシャル層62と、p型領域71と、p型領域71の内部に互いに離間して形成された2つのn型領域72と、コンタクト領域63とを有している。
p型領域71は、例えばAlイオンを炭化珪素層60に注入することによって形成された領域(Al濃度:2×1018cm-3)である。なお、炭化珪素層60として、所望の濃度のp型炭化珪素層が形成された場合には、炭化珪素層にp型不純物を注入してp型領域を形成する必要はない。この場合、エピタキシャル層62がp型領域として機能する。n型領域72は、Nイオンをp型領域71に注入することによって形成された領域(N濃度:1×1019cm-3)である。また、コンタクト領域63は、例えばAlを注入することによって形成された領域(Al濃度:5×1019cm-3)である。
炭化珪素層60の上には、オン状態において、互いに離間して形成されたn型領域72を電気的に接続するためのチャネル層73が形成されている。チャネル層73は、例えば4H−SiCのエピタキシャル層で、アンドープ層とn型のドープ層とが交互に積層された構造を有するデルタドープ層である。なお、チャネル層73は、n型の半導体層を含んでいればよく、n型不純物を均一な濃度で含む炭化珪素エピタキシャル層であってもよい。
チャネル層73の上には、ゲート絶縁膜74およびゲート電極76がこの順で形成されている。ゲート電極76は、例えばAlを用いて形成されている。また、炭化珪素層60の上には、2つのn型領域72にそれぞれ接する2つのn型電極75と、コンタクト領域63に接するp型電極64とが形成されている。n型電極75のうち一方はドレイン電極となり、他方はソース電極となる。p型電極64は、例えばAlとNiとの合金からなり、好ましくはp型領域71に対してコンタクト領域63を介してオーミック接触を形成している。
横型蓄積型MOSFET300において、n型領域72とn型電極75とのコンタクト面77は、活性化アニールに起因する凹凸を有しているため、ソース領域72とn型電極75との間の接触抵抗が低減されて良好なコンタクトが形成される。なお、コンタクト領域63とp型電極64とのコンタクト面67では、コンタクト面77と同様の凹凸が形成されていてもよいし、そのような凹凸の形成が抑制されていてもよい。また、炭化珪素層60とチャネル層73とのコンタクト面では、コンタクト面77と比べて、活性化アニールに起因する凹凸が大幅に低減されており、チャネル層73におけるチャネル移動度を向上できるとともに、ゲート絶縁膜74の信頼性を確保できる。
(第5の実施形態)
以下、図面を参照しながら、本発明による第5の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された横型反転型MOSFETである。
以下、図面を参照しながら、本発明による第5の実施形態の半導体素子を説明する。本実施形態の半導体素子は、図2および図3を参照しながら説明した方法を用いて製造された横型反転型MOSFETである。
図7(b)は、横型反転型MOSFET400におけるユニットセルの構成を示す断面図である。横型反転型MOSFET400は、図7(a)に示す横型蓄積型MOSFET300と同様の構成を有しているが、蓄積型のチャネル層73を有していない点で異なっている。
横型反転型MOSFET400においても、n型領域72とn型電極75とのコンタクト面77は、活性化アニールに起因する凹凸を有しているため、n型領域72とn型電極75との間の接触抵抗が低減されて良好なコンタクトが形成される。また、オン状態において反転チャネル層が形成される領域、すなわち2つのn型領域72の間に位置するp型領域71の表面では、活性化アニールに起因する凹凸が低減されているので、高いチャネル移動度を実現できる。さらに、炭化珪素層60の表面におけるゲート絶縁膜74と接する部分の凹凸が低減されているので、ゲート絶縁膜74の信頼性を確保できる。
なお、上述した実施形態では、半導体基板として4H−SiC基板を用いているが、4H−SiC以外のポリタイプからなる炭化珪素基板を用いてもよい。また、炭化珪素以外の半導体基板であってもよい。例えば、半導体基板としてSi基板を用いる場合、Si基板の上にヘテロエピタキシャル成長によって炭化珪素層を形成してもよい。
本実施形態の半導体素子は、炭化珪素を用いて形成されることが好ましい。炭化珪素は、ワイドハンドギャップ半導体のなかでも、絶縁破壊電界や熱伝導度が大きいなどの物性値に優れているため、炭化珪素を用いると、オン抵抗が小さく、高温でも動作可能な半導体素子を実現できるので有利である。
さらに、本実施形態では、ソース電極、ドレイン電極、ゲート電極の電極材料として、主にNiやAlを用いているが、本発明における電極材料はNiやAlに限定されない。また、これらの電極は積層構造を有していてもよい。
上述してきたように、本発明を縦型あるいは横型のMOSFETに適用すると、チャネル構造(蓄積型、反転型)にかかわらず、チャネル部分の平坦性が確保できるので、高チャネル移動度を実現できるとともに、オーミック接合部分における接触抵抗を低減できるので、従来のMOSFETに比べて、オン抵抗を低減することが可能になる。
本発明の半導体素子はMOSFETに限定されず、半導体素子を構成する半導体層の表面に、オーミック電極と接する部分と、チャネルのように平坦性が要求される部分とが存在する半導体素子であれば、いかなる素子形状を有していてもよい。例えば、ゲート酸化膜を有さないMESFETに本発明を適用しても、高チャネル移動度および低接触抵抗を同時に実現できるので、素子特性を向上できる。また、同一面にオーミック接合とショットキー接合を有するショットキーダイオードの場合には、ショットキー接合部は平坦性を要求されるが、オーミック接合部は低接触抵抗が要求される。もちろん、これらの素子構造以外であってもかまわない。
なお、特許文献1に記載されている方法などによって活性化熱処理後も平滑な表面を形成した場合でも、コンタクト形成領域に対して、RIE(リアクティブイオンエッチング)などのエッチング処理を施すと、コンタクト形成領域の凹凸が他の領域に比べて相対的に大きくなる場合がある。しかしながら、そのような凹凸は微細であり、また、イオン衝撃による損傷欠陥が生じている可能性もあるため、コンタクト抵抗低減の効果は小さい。なお、RIEなどのエッチングによって形成した凹凸は、基板主面に平行な面内において異方性を示さず、熱処理によって形成される本発明の凹凸からは区別される。
本発明によると、半導体層表面における所定の領域では粗面やステップバンチングの形成を抑制し、他の領域では粗面やステップバンチングを積極的に形成させることにより、表面荒れに起因する素子特性の低下を抑えつつ、半導体層と電極との接触抵抗を低減できるので、高性能かつ信頼性の高い半導体素子を提供できる。
本発明は、炭化珪素からなるオフカット基板を用いた炭化珪素素子に好適に用いられ得る。また、本発明をパワーMOSFETに適用すると、チャネル抵抗とコンタクト抵抗とを同時に低減でき、低損失化を実現できるので特に有利である。
1 p型領域
2 n型領域
3 チャネル層
4 ゲート酸化膜
5 オーミック電極
6 ゲート電極
7 オーミック電極に対向する部分(第1領域)
8 ゲート電極に対向する部分(第2領域)
10 半導体層
2 n型領域
3 チャネル層
4 ゲート酸化膜
5 オーミック電極
6 ゲート電極
7 オーミック電極に対向する部分(第1領域)
8 ゲート電極に対向する部分(第2領域)
10 半導体層
Claims (9)
- 基板の表面に形成された半導体層と、
前記半導体層と電気的に接触するオーミック電極と、
前記半導体層の少なくとも一部を覆うゲート電極と
を備えた半導体素子であって、
前記半導体層の表面のうち前記オーミック電極に対向する部分の表面粗さRz1は、前記半導体層の表面のうち前記ゲート電極に対向する部分の表面粗さRz2よりも大きい半導体素子。 - 前記半導体層の表面のうち前記ゲート電極に対向する部分と前記ゲート電極との間に形成されたチャネル層をさらに有する請求項1に記載の半導体素子。
- 前記基板の裏面に形成された他のオーミック電極をさらに有する請求項1または2に記載の半導体素子。
- 前記基板の表面は、所定の結晶面から10度以下の角度で傾斜している請求項1から3のいずれかに記載の半導体素子。
- 前記半導体層は炭化珪素を含む請求項1から4のいずれかに記載の半導体素子。
- 基板の表面に形成された半導体層と、
前記半導体層と電気的に接触するオーミック電極と
を備えた半導体素子であって、
前記半導体層は、表面が荒れた凹凸面領域と、表面荒れが抑制された平面領域とを有し、前記凹凸面領域に前記オーミック電極が形成されている半導体素子。 - (A)表面に半導体層が形成された基板を用意する工程と、
(B)前記半導体層におけるコンタクト形成領域を規定する開口部を有する保護層を形成する工程と、
(C)前記半導体層の表面のうち前記保護層で覆われていない部分に表面が荒れた凹凸面領域を形成する工程とを包含する半導体素子の製造方法。 - 前記工程(C)における凹凸面領域が半導体層に対して熱処理を行うことにより形成される、請求項7に記載の半導体素子の製造方法。
- 前記工程(A)と前記工程(C)との間に、前記半導体層の選択された領域に対して不純物のイオン注入を行う工程(D)が行われる請求項8に記載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005175048A JP2006148048A (ja) | 2004-10-19 | 2005-06-15 | 半導体素子およびその製造方法 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004303919 | 2004-10-19 | ||
JP2005175048A JP2006148048A (ja) | 2004-10-19 | 2005-06-15 | 半導体素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006148048A true JP2006148048A (ja) | 2006-06-08 |
Family
ID=36627342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005175048A Pending JP2006148048A (ja) | 2004-10-19 | 2005-06-15 | 半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006148048A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205323A (ja) * | 2007-02-22 | 2008-09-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
FR2926371A1 (fr) * | 2008-01-10 | 2009-07-17 | Pe Rl Soc Par Actions Simplifi | Detecteur de radon et dispositif de detection en continu integrant ledit detecteur. |
JP2011071281A (ja) * | 2009-09-25 | 2011-04-07 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
JP2011233780A (ja) * | 2010-04-28 | 2011-11-17 | Kwansei Gakuin Univ | 半導体素子の製造方法 |
US8754422B2 (en) | 2009-10-23 | 2014-06-17 | Panasonic Corporation | Semiconductor device and process for production thereof |
WO2014122863A1 (ja) * | 2013-02-07 | 2014-08-14 | 住友電気工業株式会社 | 半導体装置 |
-
2005
- 2005-06-15 JP JP2005175048A patent/JP2006148048A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008205323A (ja) * | 2007-02-22 | 2008-09-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
FR2926371A1 (fr) * | 2008-01-10 | 2009-07-17 | Pe Rl Soc Par Actions Simplifi | Detecteur de radon et dispositif de detection en continu integrant ledit detecteur. |
WO2009092945A2 (fr) * | 2008-01-10 | 2009-07-30 | Pe@Rl | Detecteur de radon et dispositif de detection en continu integrant ledit detecteur |
WO2009092945A3 (fr) * | 2008-01-10 | 2009-11-12 | Pe@Rl | Detecteur de radon et dispositif de detection en continu integrant ledit detecteur |
JP2011071281A (ja) * | 2009-09-25 | 2011-04-07 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
US8754422B2 (en) | 2009-10-23 | 2014-06-17 | Panasonic Corporation | Semiconductor device and process for production thereof |
JP2011233780A (ja) * | 2010-04-28 | 2011-11-17 | Kwansei Gakuin Univ | 半導体素子の製造方法 |
WO2014122863A1 (ja) * | 2013-02-07 | 2014-08-14 | 住友電気工業株式会社 | 半導体装置 |
JP2014154667A (ja) * | 2013-02-07 | 2014-08-25 | Sumitomo Electric Ind Ltd | 半導体装置 |
CN104885199A (zh) * | 2013-02-07 | 2015-09-02 | 住友电气工业株式会社 | 半导体器件 |
US9484414B2 (en) | 2013-02-07 | 2016-11-01 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5209152B1 (ja) | 炭化珪素半導体素子およびその製造方法 | |
JP5741584B2 (ja) | 半導体装置の製造方法 | |
US8564060B2 (en) | Semiconductor device with large blocking voltage and manufacturing method thereof | |
JP4935741B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2007115875A (ja) | 炭化珪素半導体装置およびその製造方法 | |
KR20110137280A (ko) | 절연 게이트형 전계 효과 트랜지스터 | |
KR20110007176A (ko) | 탄화규소 반도체 장치 및 그 제조 방법 | |
JP2005229105A (ja) | 半導体素子およびその製造方法 | |
JP2011035322A (ja) | 半導体装置およびその製造方法 | |
US20170207311A1 (en) | Silicon carbide semiconductor device and method for manufacturing same | |
JP2013062397A (ja) | 炭化珪素半導体装置の製造方法 | |
JP2008311261A (ja) | 半導体装置およびその製造方法 | |
JP2006148048A (ja) | 半導体素子およびその製造方法 | |
JP2015188066A (ja) | 半導体素子及びその製造方法 | |
JP2012064741A (ja) | 半導体装置およびその製造方法 | |
JP4532853B2 (ja) | 半導体装置 | |
JP5870672B2 (ja) | 半導体装置 | |
KR20090130017A (ko) | 반도체 장치 및 그 제조 방법 | |
JP3944575B2 (ja) | 炭化珪素半導体装置 | |
JP2011238726A (ja) | 半導体装置及びその製造方法 | |
JP2014038896A (ja) | 炭化珪素半導体装置 | |
JP2005033030A (ja) | 半導体装置及びその製造方法 | |
JP6928336B2 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2007036135A (ja) | 炭化珪素半導体装置及びその製造方法 | |
JP6939959B2 (ja) | 半導体装置 |