JP2003158159A - 半導体装置、その製造方法及び半導体装置の検査方法 - Google Patents
半導体装置、その製造方法及び半導体装置の検査方法Info
- Publication number
- JP2003158159A JP2003158159A JP2001354525A JP2001354525A JP2003158159A JP 2003158159 A JP2003158159 A JP 2003158159A JP 2001354525 A JP2001354525 A JP 2001354525A JP 2001354525 A JP2001354525 A JP 2001354525A JP 2003158159 A JP2003158159 A JP 2003158159A
- Authority
- JP
- Japan
- Prior art keywords
- film
- diffusion layer
- semiconductor device
- gate electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体素子が微細化しても電気的特性を正確
に測定できる半導体装置、その製造方法及び半導体装置
の検査方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板の表面上にゲート絶縁膜を形成し、このゲ
ート絶縁膜上にゲート電極３を形成し、シリコン基板の
ソース/ドレイン領域に拡散層６，７を形成しゲート電
極３及び拡散層６，７それぞれの上にＴｉ膜を形成し、
このＴｉ膜上に金属膜を形成し、Ｔｉ膜、ゲート電極３
及び拡散層６，７に熱処理を施すことにより、ゲート電
極及び拡散層それぞれの上にＴｉシリサイド膜を形成
し、金属膜をパターニングすることにより、ゲート電極
及び拡散層それぞれの上にＴｉシリサイド膜を介して取
出電極９ａ〜９ｃを形成し、これら取出電極に電気的特
性検査用針を当てて半導体装置の電気的特性を検査する
ものである。
に測定できる半導体装置、その製造方法及び半導体装置
の検査方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
シリコン基板の表面上にゲート絶縁膜を形成し、このゲ
ート絶縁膜上にゲート電極３を形成し、シリコン基板の
ソース/ドレイン領域に拡散層６，７を形成しゲート電
極３及び拡散層６，７それぞれの上にＴｉ膜を形成し、
このＴｉ膜上に金属膜を形成し、Ｔｉ膜、ゲート電極３
及び拡散層６，７に熱処理を施すことにより、ゲート電
極及び拡散層それぞれの上にＴｉシリサイド膜を形成
し、金属膜をパターニングすることにより、ゲート電極
及び拡散層それぞれの上にＴｉシリサイド膜を介して取
出電極９ａ〜９ｃを形成し、これら取出電極に電気的特
性検査用針を当てて半導体装置の電気的特性を検査する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、その
製造方法及び半導体装置の検査方法に係わり、特に、半
導体素子が微細化しても電気的特性を正確に測定できる
半導体装置、その製造方法及び半導体装置の検査方法に
関する。
製造方法及び半導体装置の検査方法に係わり、特に、半
導体素子が微細化しても電気的特性を正確に測定できる
半導体装置、その製造方法及び半導体装置の検査方法に
関する。
【０００２】
【従来の技術】以下、従来の半導体装置について説明す
る。この半導体装置は、プローブ針を用いた電気的特性
を測定する際に用いるものであり、ＴＥＧ(Test Elemen
t Group)に配置されている。ＴＥＧはスクライブライン
領域に配置されている。この半導体装置は、ゲート電極
及びソース／ドレイン領域の拡散層を有する。このゲー
ト電極及び拡散層それぞれの上にはＴｉシリサイド膜が
形成されている。
る。この半導体装置は、プローブ針を用いた電気的特性
を測定する際に用いるものであり、ＴＥＧ(Test Elemen
t Group)に配置されている。ＴＥＧはスクライブライン
領域に配置されている。この半導体装置は、ゲート電極
及びソース／ドレイン領域の拡散層を有する。このゲー
ト電極及び拡散層それぞれの上にはＴｉシリサイド膜が
形成されている。
【０００３】ゲート電極及びソース/ドレイン領域の拡
散層は、半導体製造工程の途中でシート抵抗やトランジ
スタ特性などの電気的特性を測定する際に、プローブ針
が直接当てられていた。
散層は、半導体製造工程の途中でシート抵抗やトランジ
スタ特性などの電気的特性を測定する際に、プローブ針
が直接当てられていた。
【０００４】次に、従来の半導体装置の製造方法につい
て説明する。まず、シリコン基板の表面上にゲート酸化
膜を形成し、このゲート酸化膜の上にゲート電極を形成
する。次いで、ゲート電極をマスクとしてシリコン基板
に不純物イオンをイオン注入する。その後、ゲート電極
の側壁にはサイドウオール（側壁材）を形成する。
て説明する。まず、シリコン基板の表面上にゲート酸化
膜を形成し、このゲート酸化膜の上にゲート電極を形成
する。次いで、ゲート電極をマスクとしてシリコン基板
に不純物イオンをイオン注入する。その後、ゲート電極
の側壁にはサイドウオール（側壁材）を形成する。
【０００５】この後、ゲート電極及びサイドウオールを
マスクとしてシリコン基板に不純物イオンをイオン注入
し、シリコン基板に熱処理を施す。これにより、シリコ
ン基板のＬＤＤ(Lightly Doped Drain)領域には低濃度
不純物層が形成され、シリコン基板のソース／ドレイン
領域にはソース／ドレイン領域の拡散層が形成される。
マスクとしてシリコン基板に不純物イオンをイオン注入
し、シリコン基板に熱処理を施す。これにより、シリコ
ン基板のＬＤＤ(Lightly Doped Drain)領域には低濃度
不純物層が形成され、シリコン基板のソース／ドレイン
領域にはソース／ドレイン領域の拡散層が形成される。
【０００６】次に、ゲート電極及びソース／ドレイン領
域の拡散層それぞれの上にＴｉシリサイド膜を形成す
る。次いで、前述したようにゲート電極及びソース/ド
レイン領域の拡散層にプローブ針を当ててトランジスタ
の電気的特性を測定する。
域の拡散層それぞれの上にＴｉシリサイド膜を形成す
る。次いで、前述したようにゲート電極及びソース/ド
レイン領域の拡散層にプローブ針を当ててトランジスタ
の電気的特性を測定する。
【０００７】
【発明が解決しようとする課題】ところで、近年の半導
体装置の微細化に伴い、ソース/ドレイン領域の拡散層
の深さも浅くなっている。このため、上述したように深
さの浅いソース/ドレイン領域の拡散層上のシリサイド
膜に直接プローブ針を当てると、その針当てのストレス
によりソース/ドレイン領域の拡散層でリーク電流が発
生することがある。また、プローブ針が浅い拡散層を突
き抜けることもある。これにより、電気的特性を正確に
測定することが困難であった。
体装置の微細化に伴い、ソース/ドレイン領域の拡散層
の深さも浅くなっている。このため、上述したように深
さの浅いソース/ドレイン領域の拡散層上のシリサイド
膜に直接プローブ針を当てると、その針当てのストレス
によりソース/ドレイン領域の拡散層でリーク電流が発
生することがある。また、プローブ針が浅い拡散層を突
き抜けることもある。これにより、電気的特性を正確に
測定することが困難であった。
【０００８】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、半導体素子が微細化して
も電気的特性を正確に測定できる半導体装置、その製造
方法及び半導体装置の検査方法を提供することにある。
れたものであり、その目的は、半導体素子が微細化して
も電気的特性を正確に測定できる半導体装置、その製造
方法及び半導体装置の検査方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成された
ゲート電極と、半導体基板のソース領域に形成されたソ
ース拡散層と、半導体基板のドレイン領域に形成された
ドレイン拡散層と、ゲート電極、ソース拡散層及びドレ
イン拡散層それぞれの上に形成された金属シリサイド膜
と、少なくとも各々の金属シリサイド膜と電気的に接続
し、金属膜からなる各々の取出電極であって、この各々
の金属シリサイド膜の表面面積よりも表面面積が大きい
各々の取出電極と、を具備することを特徴とする。
め、本発明に係る半導体装置は、半導体基板上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上に形成された
ゲート電極と、半導体基板のソース領域に形成されたソ
ース拡散層と、半導体基板のドレイン領域に形成された
ドレイン拡散層と、ゲート電極、ソース拡散層及びドレ
イン拡散層それぞれの上に形成された金属シリサイド膜
と、少なくとも各々の金属シリサイド膜と電気的に接続
し、金属膜からなる各々の取出電極であって、この各々
の金属シリサイド膜の表面面積よりも表面面積が大きい
各々の取出電極と、を具備することを特徴とする。
【００１０】また、本発明に係る半導体装置において、
さらに、素子分離膜を有し、取出電極は、ゲート電極、
ソース拡散層及びドレイン拡散層それぞれの上からこの
素子分離膜上に引き出されることも可能である。
さらに、素子分離膜を有し、取出電極は、ゲート電極、
ソース拡散層及びドレイン拡散層それぞれの上からこの
素子分離膜上に引き出されることも可能である。
【００１１】また、本発明に係る半導体装置において、
上記取出電極はＴｉＮ膜により形成されていることが好
ましい。
上記取出電極はＴｉＮ膜により形成されていることが好
ましい。
【００１２】また、本発明に係る半導体装置において、
上記金属シリサイド膜は、Ｔｉシリサイド膜、Ｗシリサ
イド膜、Ｃｏシリサイド膜及びＮｉシリサイド膜のうち
のいずれかであることが好ましい。
上記金属シリサイド膜は、Ｔｉシリサイド膜、Ｗシリサ
イド膜、Ｃｏシリサイド膜及びＮｉシリサイド膜のうち
のいずれかであることが好ましい。
【００１３】本発明に係る半導体装置の製造方法は、半
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上にゲート電極を形成する工程と、半導
体基板のソース/ドレイン領域にソース拡散層及びドレ
イン拡散層を形成する工程と、ゲート電極、ソース拡散
層及びドレイン拡散層それぞれの上に第１の金属膜を形
成する工程と、第１の金属膜上に第２の金属膜を形成す
る工程と、第１の金属膜、ゲート電極、ソース拡散層及
びドレイン拡散層に熱処理を施すことにより、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上に金
属シリサイド膜を形成する工程と、第２の金属膜をパタ
ーニングすることにより、ゲート電極、ソース拡散層及
びドレイン拡散層それぞれの上に金属シリサイド膜を介
して取出電極を形成する工程と、これら取出電極に電気
的特性検査用針を当てて半導体装置の電気的特性を検査
する工程と、を具備することを特徴とする。第１の金属
膜または第２の金属膜は、金属または金属化合物を含む
膜である。
導体基板の表面上にゲート絶縁膜を形成する工程と、こ
のゲート絶縁膜上にゲート電極を形成する工程と、半導
体基板のソース/ドレイン領域にソース拡散層及びドレ
イン拡散層を形成する工程と、ゲート電極、ソース拡散
層及びドレイン拡散層それぞれの上に第１の金属膜を形
成する工程と、第１の金属膜上に第２の金属膜を形成す
る工程と、第１の金属膜、ゲート電極、ソース拡散層及
びドレイン拡散層に熱処理を施すことにより、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上に金
属シリサイド膜を形成する工程と、第２の金属膜をパタ
ーニングすることにより、ゲート電極、ソース拡散層及
びドレイン拡散層それぞれの上に金属シリサイド膜を介
して取出電極を形成する工程と、これら取出電極に電気
的特性検査用針を当てて半導体装置の電気的特性を検査
する工程と、を具備することを特徴とする。第１の金属
膜または第２の金属膜は、金属または金属化合物を含む
膜である。
【００１４】上記半導体装置の製造方法によれば、ソー
ス拡散層及びドレイン拡散層それぞれの上に取出電極を
形成し、この取出電極に直接プローブ針を当てて電気的
特性を検査している。このため、半導体装置の微細化に
伴い、ソース拡散層及びドレイン拡散層の深さが浅くな
っても、従来技術のように針当てのストレスによりソー
ス/ドレイン領域の拡散層でリーク電流が発生すること
を防止できる。これにより、電気的特性を正確に測定す
ることが可能となる。
ス拡散層及びドレイン拡散層それぞれの上に取出電極を
形成し、この取出電極に直接プローブ針を当てて電気的
特性を検査している。このため、半導体装置の微細化に
伴い、ソース拡散層及びドレイン拡散層の深さが浅くな
っても、従来技術のように針当てのストレスによりソー
ス/ドレイン領域の拡散層でリーク電流が発生すること
を防止できる。これにより、電気的特性を正確に測定す
ることが可能となる。
【００１５】また、本発明に係る半導体装置の製造方法
においては、上記検査する工程の後に、上記取出電極を
除去する工程をさらに含むことも可能である。これによ
り、チップ領域に形成したトランジスタの電気的特性を
半導体製造工程の途中でプローブ針を用いて測定して
も、プローブ針のキズを残すことなく、半導体製造工程
に戻すことができる。従って、製品チップとなる半導体
装置を製造工程の途中でプローブ針を用いて電気的特性
を測定できる。
においては、上記検査する工程の後に、上記取出電極を
除去する工程をさらに含むことも可能である。これによ
り、チップ領域に形成したトランジスタの電気的特性を
半導体製造工程の途中でプローブ針を用いて測定して
も、プローブ針のキズを残すことなく、半導体製造工程
に戻すことができる。従って、製品チップとなる半導体
装置を製造工程の途中でプローブ針を用いて電気的特性
を測定できる。
【００１６】また、本発明に係る半導体装置の製造方法
において、さらに、半導体基板の表面上に素子分離膜を
形成する工程を有し、上記取出電極は、ゲート電極、ソ
ース拡散層及びドレイン拡散層それぞれの上からこの素
子分離膜上に引き出されることも可能である。これによ
り、取出電極にプローブ針を当てる際、取出電極とプロ
ーブ針との接触面積を大きくすることができ、その結
果、プローブ針との接触抵抗を低くすることができる。
において、さらに、半導体基板の表面上に素子分離膜を
形成する工程を有し、上記取出電極は、ゲート電極、ソ
ース拡散層及びドレイン拡散層それぞれの上からこの素
子分離膜上に引き出されることも可能である。これによ
り、取出電極にプローブ針を当てる際、取出電極とプロ
ーブ針との接触面積を大きくすることができ、その結
果、プローブ針との接触抵抗を低くすることができる。
【００１７】また、本発明に係る半導体装置の製造方法
において、上記取出電極はＴｉＮ膜により形成されてい
ることが好ましい。
において、上記取出電極はＴｉＮ膜により形成されてい
ることが好ましい。
【００１８】本発明に係る半導体装置の検査方法は、半
導体製造工程の途中のウエハにおける取出電極に電気的
特性検査用針を当てて半導体装置の電気的特性を検査す
る半導体装置の検査方法であって、上記ウエハは、半導
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、半導体基板のソース領
域に形成されたソース拡散層と、半導体基板のドレイン
領域に形成されたドレイン拡散層と、ゲート電極、ソー
ス拡散層及びドレイン拡散層それぞれの上に形成された
金属シリサイド膜と、少なくとも各々の金属シリサイド
膜と電気的に接続し、金属膜からなる各々の取出電極で
あって、この各々の金属シリサイド膜の表面面積よりも
表面面積が大きい各々の取出電極と、を具備するもので
あることを特徴とする。
導体製造工程の途中のウエハにおける取出電極に電気的
特性検査用針を当てて半導体装置の電気的特性を検査す
る半導体装置の検査方法であって、上記ウエハは、半導
体基板上に形成されたゲート絶縁膜と、このゲート絶縁
膜上に形成されたゲート電極と、半導体基板のソース領
域に形成されたソース拡散層と、半導体基板のドレイン
領域に形成されたドレイン拡散層と、ゲート電極、ソー
ス拡散層及びドレイン拡散層それぞれの上に形成された
金属シリサイド膜と、少なくとも各々の金属シリサイド
膜と電気的に接続し、金属膜からなる各々の取出電極で
あって、この各々の金属シリサイド膜の表面面積よりも
表面面積が大きい各々の取出電極と、を具備するもので
あることを特徴とする。
【００１９】また、本発明に係る半導体装置の検査方法
において、さらに、前記半導体基板の表面上に素子分離
膜を形成する工程を有し、上記取出電極は、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上から
この素子分離膜上に引き出されることも可能である。
において、さらに、前記半導体基板の表面上に素子分離
膜を形成する工程を有し、上記取出電極は、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上から
この素子分離膜上に引き出されることも可能である。
【００２０】また、本発明に係る半導体装置の検査方法
において、上記取出電極はＴｉＮ膜により形成されてい
ることが好ましい。
において、上記取出電極はＴｉＮ膜により形成されてい
ることが好ましい。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の実施の形
態による半導体装置を示す平面図である。この半導体装
置は、後述する図７に示す工程においてプローブ針を用
いた電気的特性を測定する際に用いるものであり、チッ
プ形成領域又はＴＥＧに配置されている。
施の形態について説明する。図１は、本発明の実施の形
態による半導体装置を示す平面図である。この半導体装
置は、後述する図７に示す工程においてプローブ針を用
いた電気的特性を測定する際に用いるものであり、チッ
プ形成領域又はＴＥＧに配置されている。
【００２２】この半導体装置は、ゲート電極３及びソー
ス／ドレイン領域の拡散層６，７を有する。このゲート
電極３及び拡散層６，７それぞれの上にはＴｉシリサイ
ドなどの金属シリサイド膜（図示せず）が形成されてい
る。ゲート電極３の一端上には金属シリサイド膜を介し
てＴｉＮ膜などからなる取出電極９ａが形成されてい
る。ソース/ドレイン領域の拡散層６，７それぞれの上
には金属シリサイド膜を介してＴｉＮ膜などからなる取
出電極９ｂ，９ｃが形成されている。
ス／ドレイン領域の拡散層６，７を有する。このゲート
電極３及び拡散層６，７それぞれの上にはＴｉシリサイ
ドなどの金属シリサイド膜（図示せず）が形成されてい
る。ゲート電極３の一端上には金属シリサイド膜を介し
てＴｉＮ膜などからなる取出電極９ａが形成されてい
る。ソース/ドレイン領域の拡散層６，７それぞれの上
には金属シリサイド膜を介してＴｉＮ膜などからなる取
出電極９ｂ，９ｃが形成されている。
【００２３】取出電極９ａ〜９ｃはゲート電極３及び拡
散層６，７それぞれの上から他の領域に引き出されてい
る。この引き出された他の領域としては例えばチップの
パッド部領域であることが好ましい。また、引き出され
た他の領域では、図１に示すように取出電極９ａ〜９ｃ
それぞれの表面が、ゲート電極、ソース拡散層及びドレ
イン拡散層それぞれの表面より広い表面面積を有するよ
うに形成されている。これらの取出電極９ａ〜９ｃは、
半導体製造工程の途中でシート抵抗やトランジスタ特性
をモニタするために、プローブ針を直接当てる部分であ
る。このプローブ針の先端の幅は２０μｍ程度であるの
に対して、ソース/ドレイン領域の拡散層６，７やゲー
ト電極３の幅は２μｍ程度である。このため、プローブ
針を直接当てる取出電極９ａ〜９ｃをゲート電極及び拡
散層それぞれの上から他の領域に引き出して、取出電極
の表面を大面積としているのである。
散層６，７それぞれの上から他の領域に引き出されてい
る。この引き出された他の領域としては例えばチップの
パッド部領域であることが好ましい。また、引き出され
た他の領域では、図１に示すように取出電極９ａ〜９ｃ
それぞれの表面が、ゲート電極、ソース拡散層及びドレ
イン拡散層それぞれの表面より広い表面面積を有するよ
うに形成されている。これらの取出電極９ａ〜９ｃは、
半導体製造工程の途中でシート抵抗やトランジスタ特性
をモニタするために、プローブ針を直接当てる部分であ
る。このプローブ針の先端の幅は２０μｍ程度であるの
に対して、ソース/ドレイン領域の拡散層６，７やゲー
ト電極３の幅は２μｍ程度である。このため、プローブ
針を直接当てる取出電極９ａ〜９ｃをゲート電極及び拡
散層それぞれの上から他の領域に引き出して、取出電極
の表面を大面積としているのである。
【００２４】なお、取出電極は、ゲート電極３及び拡散
層６，７それぞれの上から他の領域に引き出すことが必
ずしも必要ではなく、ゲート電極及び拡散層それぞれの
上に取出電極を形成することも可能である。
層６，７それぞれの上から他の領域に引き出すことが必
ずしも必要ではなく、ゲート電極及び拡散層それぞれの
上に取出電極を形成することも可能である。
【００２５】図２〜図８は、本発明の実施の形態による
半導体装置の製造方法を示す断面図である。
半導体装置の製造方法を示す断面図である。
【００２６】まず、図２に示すように、シリコン基板
（ウエハ）１の表面上に素子分離膜１ａを形成し、素子
分離膜１ａの相互間のシリコン基板１上にゲート絶縁膜
であるゲート酸化膜２を熱酸化法により形成する。素子
分離膜１ａとしては、ＬＯＣＯＳ、セミリセスＬＯＣＯ
Ｓ、シャロートレンチなどの構造を用いることができ
る。
（ウエハ）１の表面上に素子分離膜１ａを形成し、素子
分離膜１ａの相互間のシリコン基板１上にゲート絶縁膜
であるゲート酸化膜２を熱酸化法により形成する。素子
分離膜１ａとしては、ＬＯＣＯＳ、セミリセスＬＯＣＯ
Ｓ、シャロートレンチなどの構造を用いることができ
る。
【００２７】この後、ゲート酸化膜２の上にＣＶＤ(Che
mical Vapor Deposition)法により多結晶シリコン膜を
堆積する。次に、この多結晶シリコン膜上にフォトレジ
スト膜（図示せず）を塗布し、このフォトレジスト膜を
露光、現像することにより、多結晶シリコン膜上にはレ
ジストパターンが形成される。この後、このレジストパ
ターンをマスクとして多結晶シリコン膜をエッチングす
ることにより、ゲート酸化膜２の上には多結晶シリコン
からなるゲート電極３が形成される。
mical Vapor Deposition)法により多結晶シリコン膜を
堆積する。次に、この多結晶シリコン膜上にフォトレジ
スト膜（図示せず）を塗布し、このフォトレジスト膜を
露光、現像することにより、多結晶シリコン膜上にはレ
ジストパターンが形成される。この後、このレジストパ
ターンをマスクとして多結晶シリコン膜をエッチングす
ることにより、ゲート酸化膜２の上には多結晶シリコン
からなるゲート電極３が形成される。
【００２８】次に、ゲート電極３及び素子分離膜１ａを
マスクとしてシリコン基板１に不純物イオンをイオン注
入する。その後、ゲート電極３を含む全面上に例えばシ
リコン窒化膜をＣＶＤ法により堆積する。次に、このシ
リコン窒化膜をエッチバックすることにより、ゲート電
極３の側壁にはサイドウオール（側壁材）５が形成され
る。
マスクとしてシリコン基板１に不純物イオンをイオン注
入する。その後、ゲート電極３を含む全面上に例えばシ
リコン窒化膜をＣＶＤ法により堆積する。次に、このシ
リコン窒化膜をエッチバックすることにより、ゲート電
極３の側壁にはサイドウオール（側壁材）５が形成され
る。
【００２９】この後、ゲート電極３及びサイドウオール
５をマスクとしてシリコン基板１に不純物イオンをイオ
ン注入し、シリコン基板１に熱処理を施す。これによ
り、シリコン基板１のＬＤＤ領域には低濃度不純物層４
が形成され、シリコン基板１のソース／ドレイン領域に
は自己整合的にソース／ドレイン領域の拡散層６，７が
形成される。
５をマスクとしてシリコン基板１に不純物イオンをイオ
ン注入し、シリコン基板１に熱処理を施す。これによ
り、シリコン基板１のＬＤＤ領域には低濃度不純物層４
が形成され、シリコン基板１のソース／ドレイン領域に
は自己整合的にソース／ドレイン領域の拡散層６，７が
形成される。
【００３０】次に、図３に示すように、ゲート電極３、
サイドウオール５、ソース／ドレイン領域の拡散層６，
７及び素子分離膜１ａを含む全面上にスパッタリングに
より第１の金属膜として例えばＴｉ膜８を形成する。こ
の際、Ｔｉ膜８の厚さは例えば２０〜４０ｎｍ程度であ
る。このＴｉ膜８の厚さは、所望するＴｉシリサイド膜
の厚さをある定数で除すことにより算出できる。本実施
の形態では、この定数は例えば２．５程度である。
サイドウオール５、ソース／ドレイン領域の拡散層６，
７及び素子分離膜１ａを含む全面上にスパッタリングに
より第１の金属膜として例えばＴｉ膜８を形成する。こ
の際、Ｔｉ膜８の厚さは例えば２０〜４０ｎｍ程度であ
る。このＴｉ膜８の厚さは、所望するＴｉシリサイド膜
の厚さをある定数で除すことにより算出できる。本実施
の形態では、この定数は例えば２．５程度である。
【００３１】次いで、図４に示すように、Ｔｉ膜８の上
にスパッタリングにより保護膜（Ｃａｐ）としてＴｉＮ
膜９を形成する。この際、ＴｉＮ膜９の厚さは例えば２
０ｎｍ程度である。
にスパッタリングにより保護膜（Ｃａｐ）としてＴｉＮ
膜９を形成する。この際、ＴｉＮ膜９の厚さは例えば２
０ｎｍ程度である。
【００３２】次に、図５に示すように、Ｔｉ膜８、ゲー
ト電極３及びソース／ドレイン領域の拡散層６，７を例
えば７００℃で３０秒加熱処理する。この熱処理によっ
てゲート電極３及び拡散層６，７中のシリコンとＴｉ膜
８が反応することにより、ゲート電極３及び拡散層６，
７それぞれの表面には厚さが５０〜１００ｎｍ程度のＴ
ｉシリサイド膜８ａ〜８ｃが形成される。Ｔｉシリサイ
ド膜の膜厚としては、例えば、デザインルール０．８μ
ｍの製品であれば８０〜１００ｎｍ程度であり、デザイ
ンルール０．３５μｍ以下の製品であれば２０〜６０ｎ
ｍ程度である。
ト電極３及びソース／ドレイン領域の拡散層６，７を例
えば７００℃で３０秒加熱処理する。この熱処理によっ
てゲート電極３及び拡散層６，７中のシリコンとＴｉ膜
８が反応することにより、ゲート電極３及び拡散層６，
７それぞれの表面には厚さが５０〜１００ｎｍ程度のＴ
ｉシリサイド膜８ａ〜８ｃが形成される。Ｔｉシリサイ
ド膜の膜厚としては、例えば、デザインルール０．８μ
ｍの製品であれば８０〜１００ｎｍ程度であり、デザイ
ンルール０．３５μｍ以下の製品であれば２０〜６０ｎ
ｍ程度である。
【００３３】次に、Ｔｉシリサイド膜８ａ〜８ｃに例え
ば８００℃で３０秒間程度加熱するアニール処理を行
う。これは、半導体素子の活性化を図り、Ｔｉシリサイ
ド膜を高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構
造（Ｃ５４）に層転移させるためである。
ば８００℃で３０秒間程度加熱するアニール処理を行
う。これは、半導体素子の活性化を図り、Ｔｉシリサイ
ド膜を高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構
造（Ｃ５４）に層転移させるためである。
【００３４】この後、図６に示すように、ＴｉＮ膜９の
上にフォトレジスト膜を塗布し、このフォトレジスト膜
を露光、現像することにより、ＴｉＮ膜９上にはレジス
トパターン１０が形成される。
上にフォトレジスト膜を塗布し、このフォトレジスト膜
を露光、現像することにより、ＴｉＮ膜９上にはレジス
トパターン１０が形成される。
【００３５】次いで、このレジストパターン１０をマス
クとしてＴｉＮ膜９及びシリサイド化されずに残留する
Ｔｉ膜８を選択的なエッチングにより除去する。この際
のエッチング液としては、例えばアンモニア水に過酸化
水素水を加えたエッチング液、アンモニア水と塩酸に過
酸化水素水を加えたエッチング液、又は、アンモニア水
と硫酸に過酸化水素水を加えたエッチング液などが用い
られる。
クとしてＴｉＮ膜９及びシリサイド化されずに残留する
Ｔｉ膜８を選択的なエッチングにより除去する。この際
のエッチング液としては、例えばアンモニア水に過酸化
水素水を加えたエッチング液、アンモニア水と塩酸に過
酸化水素水を加えたエッチング液、又は、アンモニア水
と硫酸に過酸化水素水を加えたエッチング液などが用い
られる。
【００３６】この後、図７に示すように、レジストパタ
ーン１０を剥離する。このようにしてソース／ドレイン
領域の拡散層６，７それぞれにＴｉシリサイド膜８ｂ，
８ｃを介して取出電極９ｂ，９ｃが形成される。次い
で、前述したように取出電極９ｂ，９ｃにプローブ針を
当ててトランジスタの電気的特性を測定する。この際、
プローブ針がソース／ドレイン領域の拡散層６，７を突
き抜けることがなく、プローブ針を当てた際のストレス
によるリーク電流が流れることもない。
ーン１０を剥離する。このようにしてソース／ドレイン
領域の拡散層６，７それぞれにＴｉシリサイド膜８ｂ，
８ｃを介して取出電極９ｂ，９ｃが形成される。次い
で、前述したように取出電極９ｂ，９ｃにプローブ針を
当ててトランジスタの電気的特性を測定する。この際、
プローブ針がソース／ドレイン領域の拡散層６，７を突
き抜けることがなく、プローブ針を当てた際のストレス
によるリーク電流が流れることもない。
【００３７】次に、図８に示すように、ＴｉＮ膜９及び
シリサイド化されるに残留するＴｉ膜８を硫酸洗浄、Ｒ
ＣＡ洗浄などで除去する。
シリサイド化されるに残留するＴｉ膜８を硫酸洗浄、Ｒ
ＣＡ洗浄などで除去する。
【００３８】上記実施の形態によれば、ソース/ドレイ
ン領域の拡散層６，７の上に取出電極９ｂ，９ｃを形成
し、この取出電極に直接プローブ針を当てている。この
ため、半導体装置の微細化に伴い、ソース/ドレイン領
域の拡散層６，７の深さが浅くなっても、従来技術のよ
うに針当てのストレスによりソース/ドレイン領域の拡
散層でリーク電流が発生することを防止できる。また、
プローブ針が浅い拡散層を突き抜けることも防止でき
る。これにより、電気的特性を正確に測定することが可
能となり、半導体製造工程の途中でシート抵抗やトラン
ジスタ特性などを精度良くモニタリングすることが可能
となる。
ン領域の拡散層６，７の上に取出電極９ｂ，９ｃを形成
し、この取出電極に直接プローブ針を当てている。この
ため、半導体装置の微細化に伴い、ソース/ドレイン領
域の拡散層６，７の深さが浅くなっても、従来技術のよ
うに針当てのストレスによりソース/ドレイン領域の拡
散層でリーク電流が発生することを防止できる。また、
プローブ針が浅い拡散層を突き抜けることも防止でき
る。これにより、電気的特性を正確に測定することが可
能となり、半導体製造工程の途中でシート抵抗やトラン
ジスタ特性などを精度良くモニタリングすることが可能
となる。
【００３９】また、本実施の形態では、取出電極９ａ〜
９ｃをゲート電極３及び拡散層６，７それぞれの上から
他の領域に引き出し、この引き出された他の領域で取出
電極９ａ〜９ｃの表面を大面積となるように形成してい
る。このため、取出電極にプローブ針を当てる際、取出
電極とプローブ針との接触面積を大きくすることができ
る。これにより、プローブ針との接触抵抗を低くするこ
とができる。従って、この点においても電気的特性を正
確に測定でき、半導体製造工程の途中でシート抵抗やト
ランジスタ特性などを精度良くモニタリングすることが
可能となる。
９ｃをゲート電極３及び拡散層６，７それぞれの上から
他の領域に引き出し、この引き出された他の領域で取出
電極９ａ〜９ｃの表面を大面積となるように形成してい
る。このため、取出電極にプローブ針を当てる際、取出
電極とプローブ針との接触面積を大きくすることができ
る。これにより、プローブ針との接触抵抗を低くするこ
とができる。従って、この点においても電気的特性を正
確に測定でき、半導体製造工程の途中でシート抵抗やト
ランジスタ特性などを精度良くモニタリングすることが
可能となる。
【００４０】また、本実施の形態では、図８に示すよう
に、プローブ針を当てたＴｉＮ膜９を硫酸洗浄、ＲＣＡ
洗浄などで除去し、プローブ針のキズを除去している。
このため、チップ領域に形成したトランジスタの電気的
特性を半導体製造工程の途中でプローブ針を用いて測定
したウエハでも、プローブ針のキズを残すことなく、半
導体製造工程に戻すことができる。従って、製品チップ
となる半導体装置を製造工程の途中でプローブ針を用い
て電気的特性を測定できる。
に、プローブ針を当てたＴｉＮ膜９を硫酸洗浄、ＲＣＡ
洗浄などで除去し、プローブ針のキズを除去している。
このため、チップ領域に形成したトランジスタの電気的
特性を半導体製造工程の途中でプローブ針を用いて測定
したウエハでも、プローブ針のキズを残すことなく、半
導体製造工程に戻すことができる。従って、製品チップ
となる半導体装置を製造工程の途中でプローブ針を用い
て電気的特性を測定できる。
【００４１】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、取出電極９ａ〜９ｃにＴｉＮ膜９
を用いているが、取出電極はこの膜に限定されるもので
はなく、他の材質からなる取出電極を用いることも可能
である。
ず、種々変更して実施することが可能である。例えば、
上記実施の形態では、取出電極９ａ〜９ｃにＴｉＮ膜９
を用いているが、取出電極はこの膜に限定されるもので
はなく、他の材質からなる取出電極を用いることも可能
である。
【００４２】また、上記実施の形態では、金属シリサイ
ド膜としてＴｉシリサイド膜８ａ〜８ｃを用いている
が、他のシリサイド膜を用いることも可能であり、例え
ばＣｏシリサイド膜、Ｗシリサイド膜、Ｎｉシリサイド
膜などを用いることも可能である。
ド膜としてＴｉシリサイド膜８ａ〜８ｃを用いている
が、他のシリサイド膜を用いることも可能であり、例え
ばＣｏシリサイド膜、Ｗシリサイド膜、Ｎｉシリサイド
膜などを用いることも可能である。
【００４３】また、上記実施の形態では、ＴｉＮ膜９の
上にレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクとしてＴｉＮ膜９及びシリサイド化さ
れずに残留するＴｉ膜８をエッチングにより除去してい
るが、これに限定されるものではなく、ＴｉＮ膜９とレ
ジストパターン１０との間にシリコン窒化膜又はシリコ
ン酸化膜を配置することも可能である。つまり、ＴｉＮ
膜９の上にシリコン窒化膜又はシリコン酸化膜を形成
し、その上にフォトレジスト膜を塗布し、このフォトレ
ジスト膜を露光、現像することにより、シリコン窒化膜
又はシリコン酸化膜の上にはレジストパターンが形成さ
れる。次いで、このレジストパターンをマスクとしてシ
リコン窒化膜又はシリコン酸化膜をエッチングした後、
このシリコン窒化膜又はシリコン酸化膜をマスクとして
ＴｉＮ膜９及びシリサイド化されずに残留するＴｉ膜８
をエッチングにより除去することも可能である。
上にレジストパターン１０を形成し、このレジストパタ
ーン１０をマスクとしてＴｉＮ膜９及びシリサイド化さ
れずに残留するＴｉ膜８をエッチングにより除去してい
るが、これに限定されるものではなく、ＴｉＮ膜９とレ
ジストパターン１０との間にシリコン窒化膜又はシリコ
ン酸化膜を配置することも可能である。つまり、ＴｉＮ
膜９の上にシリコン窒化膜又はシリコン酸化膜を形成
し、その上にフォトレジスト膜を塗布し、このフォトレ
ジスト膜を露光、現像することにより、シリコン窒化膜
又はシリコン酸化膜の上にはレジストパターンが形成さ
れる。次いで、このレジストパターンをマスクとしてシ
リコン窒化膜又はシリコン酸化膜をエッチングした後、
このシリコン窒化膜又はシリコン酸化膜をマスクとして
ＴｉＮ膜９及びシリサイド化されずに残留するＴｉ膜８
をエッチングにより除去することも可能である。
【００４４】
【発明の効果】以上説明したように本発明によれば、ソ
ース拡散層及びドレイン拡散層それぞれの上に取出電極
を形成し、この取出電極に直接プローブ針を当てて電気
的特性を検査している。したがって、半導体素子が微細
化しても電気的特性を正確に測定できる半導体装置、そ
の製造方法及び半導体装置の検査方法を提供することが
できる。
ース拡散層及びドレイン拡散層それぞれの上に取出電極
を形成し、この取出電極に直接プローブ針を当てて電気
的特性を検査している。したがって、半導体素子が微細
化しても電気的特性を正確に測定できる半導体装置、そ
の製造方法及び半導体装置の検査方法を提供することが
できる。
【図１】本発明の実施の形態による半導体装置を示す平
面図である。
面図である。
【図２】本発明の実施の形態による半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図２の次の工程を示す断面図であ
る。
法を示すものであり、図２の次の工程を示す断面図であ
る。
【図４】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図３の次の工程を示す断面図であ
る。
法を示すものであり、図３の次の工程を示す断面図であ
る。
【図５】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図４の次の工程を示す断面図であ
る。
法を示すものであり、図４の次の工程を示す断面図であ
る。
【図６】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図５の次の工程を示す断面図であ
る。
法を示すものであり、図５の次の工程を示す断面図であ
る。
【図７】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図６の次の工程を示す断面図であ
る。
法を示すものであり、図６の次の工程を示す断面図であ
る。
【図８】本発明の実施の形態による半導体装置の製造方
法を示すものであり、図７の次の工程を示す断面図であ
る。
法を示すものであり、図７の次の工程を示す断面図であ
る。
１…シリコン基板（ウエハ）
１ａ…素子分離膜
２…ゲート酸化膜
３…ゲート電極
４…低濃度不純物層
５…サイドウオール
６，７…ソース／ドレイン領域の拡散層
８…Ｔｉ膜
８ａ〜８ｃ…Ｔｉシリサイド膜
９…ＴｉＮ膜
９ａ〜９ｃ…取出電極
１０…レジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/28 Ｇ０１Ｒ 31/28 Ｕ
29/78 Ｈ０１Ｌ 29/78 ３０１Ｔ
Ｆターム(参考） 2G132 AF01 AL03 AL06
4M104 BB01 BB14 BB20 BB21 BB25
BB28 CC01 CC05 DD04 DD26
DD37 DD43 DD64 DD84 FF13
FF14 GG09 HH20
4M106 AA01 AA07 AC02 AC05 AD02
CA01
5F140 AA00 AA24 AA37 AA39 BA01
BE07 BF04 BF11 BF18 BF21
BF30 BG08 BG14 BG28 BG30
BG34 BG44 BG45 BG52 BG53
BH15 BJ01 BJ08 BJ11 BJ20
BJ23 BJ25 BJ29 BK02 BK12
BK13 BK20 BK21 BK29 BK34
BK38 BK39 CA10 CB01 CB04
CF04 CF07
Claims (11)
- 【請求項１】 半導体基板上に形成されたゲート絶縁膜
と、 このゲート絶縁膜上に形成されたゲート電極と、 半導体基板のソース領域に形成されたソース拡散層と、 半導体基板のドレイン領域に形成されたドレイン拡散層
と、 ゲート電極、ソース拡散層及びドレイン拡散層それぞれ
の上に形成された金属シリサイド膜と、 少なくとも各々の金属シリサイド膜と電気的に接続し、
金属膜からなる各々の取出電極であって、この各々の金
属シリサイド膜の表面面積よりも表面面積が大きい各々
の取出電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 さらに、素子分離膜を有し、取出電極
は、ゲート電極、ソース拡散層及びドレイン拡散層それ
ぞれの上からこの素子分離膜上に引き出されることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 上記取出電極はＴｉＮ膜により形成され
ていることを特徴とする請求項１又は２に記載の半導体
装置。 - 【請求項４】 上記金属シリサイド膜は、Ｔｉシリサイ
ド膜、Ｗシリサイド膜、Ｃｏシリサイド膜及びＮｉシリ
サイド膜のうちのいずれかであることを特徴とする請求
項１〜３のうちいずれか１項記載の半導体装置。 - 【請求項５】 半導体基板の表面上にゲート絶縁膜を形
成する工程と、 このゲート絶縁膜上にゲート電極を形成する工程と、 半導体基板のソース/ドレイン領域にソース拡散層及び
ドレイン拡散層を形成する工程と、 ゲート電極、ソース拡散層及びドレイン拡散層それぞれ
の上に第１の金属膜を形成する工程と、 第１の金属膜上に第２の金属膜を形成する工程と、 第１の金属膜、ゲート電極、ソース拡散層及びドレイン
拡散層に熱処理を施すことにより、ゲート電極、ソース
拡散層及びドレイン拡散層それぞれの上に金属シリサイ
ド膜を形成する工程と、 第２の金属膜をパターニングすることにより、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上に金
属シリサイド膜を介して取出電極を形成する工程と、 これら取出電極に電気的特性検査用針を当てて半導体装
置の電気的特性を検査する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記検査する工程の後に、上記取出電極
を除去する工程をさらに含むことを特徴とする請求項５
に記載の半導体装置の製造方法。 - 【請求項７】 さらに、半導体基板の表面上に素子分離
膜を形成する工程を有し、上記取出電極は、ゲート電
極、ソース拡散層及びドレイン拡散層それぞれの上から
この素子分離膜上に引き出されることを特徴とする請求
項５又は６に記載の半導体装置の製造方法。 - 【請求項８】 上記取出電極はＴｉＮ膜により形成され
ていることを特徴とする請求項５〜７のうちいずれか１
項記載の半導体装置の製造方法。 - 【請求項９】 半導体製造工程の途中のウエハにおける
取出電極に電気的特性検査用針を当てて半導体装置の電
気的特性を検査する半導体装置の検査方法であって、 上記ウエハは、半導体基板上に形成されたゲート絶縁膜
と、 このゲート絶縁膜上に形成されたゲート電極と、 半導体基板のソース領域に形成されたソース拡散層と、 半導体基板のドレイン領域に形成されたドレイン拡散層
と、 ゲート電極、ソース拡散層及びドレイン拡散層それぞれ
の上に形成された金属シリサイド膜と、 少なくとも各々の金属シリサイド膜と電気的に接続し、
金属膜からなる各々の取出電極であって、この各々の金
属シリサイド膜の表面面積よりも表面面積が大きい各々
の取出電極と、 を具備するものであることを特徴とする半導体装置の検
査方法。 - 【請求項１０】 さらに、前記半導体基板の表面上に素
子分離膜を形成する工程を有し、上記取出電極は、ゲー
ト電極、ソース拡散層及びドレイン拡散層それぞれの上
からこの素子分離膜上に引き出されることを特徴とする
請求項９に記載の半導体装置の検査方法。 - 【請求項１１】 上記取出電極はＴｉＮ膜により形成さ
れていることを特徴とする請求項９又は１０に記載の半
導体装置の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354525A JP2003158159A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置、その製造方法及び半導体装置の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354525A JP2003158159A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置、その製造方法及び半導体装置の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003158159A true JP2003158159A (ja) | 2003-05-30 |
Family
ID=19166374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001354525A Withdrawn JP2003158159A (ja) | 2001-11-20 | 2001-11-20 | 半導体装置、その製造方法及び半導体装置の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003158159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015144211A (ja) * | 2014-01-31 | 2015-08-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-11-20 JP JP2001354525A patent/JP2003158159A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015144211A (ja) * | 2014-01-31 | 2015-08-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6350636B1 (en) | Junction leakage monitor for MOSFETs with silicide contacts | |
| JP3466874B2 (ja) | 半導体装置及びその製造方法 | |
| JP3104689B2 (ja) | シリサイド層の形成方法および半導体装置の製造方法 | |
| US6673640B2 (en) | Method of manufacturing semiconductor device for evaluation capable of evaluating crystal defect using in-line test by avoiding using preferential etching process | |
| US6380556B1 (en) | Test structure used to measure metal bottom coverage in trenches and vias/contacts and method for creating the test structure | |
| JPH0521459A (ja) | 半導体装置の製造方法 | |
| JP2003158159A (ja) | 半導体装置、その製造方法及び半導体装置の検査方法 | |
| US6461880B1 (en) | Method for monitoring silicide failures | |
| US5930650A (en) | Method of etching silicon materials | |
| US6689698B2 (en) | Method for etching a silicided poly using fluorine-based reactive ion etching and sodium hydroxide based solution immersion | |
| US20080048272A1 (en) | Silicidation monitoring pattern for use in semiconductor manufacturing process | |
| JP3647187B2 (ja) | 半導体装置の製造方法 | |
| US6939802B2 (en) | Method of manufacturing a semiconductor device | |
| JP4924451B2 (ja) | 洗浄方法及び半導体装置の製造方法 | |
| JP3732979B2 (ja) | 半導体装置の不良解析方法 | |
| US20020045344A1 (en) | Method of forming polycrystalline cosi2 salicide and products obtained thereof | |
| US6770495B1 (en) | Method for revealing active regions in a SOI structure for DUT backside inspection | |
| KR100190060B1 (ko) | 실리사이드 형성 방법 | |
| JP3395740B2 (ja) | 半導体装置及びその製造方法 | |
| JP2674964B2 (ja) | 半導体装置の製造方法 | |
| JP2808933B2 (ja) | 半導体装置の製造方法 | |
| JP4048527B2 (ja) | 半導体素子の製造方法 | |
| US20070120185A1 (en) | Semiconductor device manufacturing method and semiconductor device | |
| CN110600369A (zh) | 半导体器件的制备方法及半导体器件 | |
| JP3022396B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |