JP4744463B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体基板に形成された微小機械構造体を含む半導体装置、いわゆるＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ）チップの個片化方法に関する。

一般に、ＭＥＭＳチップの個片化は、ダイシング装置によるダイシングによって行なわれ、ウエハマウント工程でＵＶテープに貼り付けられたウエハを、決められたサイズ通りにＸ方向、Ｙ方向にカッティングして個片化する。例えばウエハ厚数百μｍのＳｉをカッティングする際には、Ｓｉより硬いダイヤモンド粒子とメタルボンド材を電着させた薄いブレードを使用している。

また、ＳＯＩ基板に形成されたＭＥＭＳチップの個片化方法として、支持基板にＭＥＭＳ構造体を形成する工程で、同時にスクライブラインに対応する支持基板を除去し、その後、ＳＯＩ層及び酸化膜をレーザによって切断することによって個片化するものがあった（例えば、特許文献１参照）

特開２００６―６２００２号公報（第６−７頁、図３，４）

前者による個片化方法では、ダイシングの際の一般的なチッピング防止法として、切削スピードの最適化及びカッティング方向（アッパーカット／ダウンカット）の選択を行なう。また、ブレードは、切削していくうちに磨耗と同時にダイヤモンド粒子が剥離して目詰まりすると、ブレード再生面が現れなくなってチッピングが発生するため、所定の頻度でドレッシングしてブレードの新生面を出して対応する。

しかしながら、ＭＥＭＳ製品のような特異的な面方位を使ったウエハのダイシングでは、これらの方法ではチッピングを回避できない場合がある。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｉｎｇ）の活性層（面方位１１０）を４５度回転させて支持基板（面方位１００）に貼り合わせている場合は、ダイシング時にチッピングが発生し易い。更に、このようなＳＯＩ基板は、例えば、支持基板が数百μｍ、絶縁酸化膜層及びＳＯＩ層が数μｍ程度の厚みで形成されるため、特に薄層のＳＯＩ層がダイシング時の衝撃の影響を受けてチッピングを発生し易い。

こうしたチッピングで生じたＳｉ片が、例えば後述するＭＥＭＳチップであるピエゾ抵抗型加速度センサ１（図２）の中空構造のストッパ部４１ａと錘部２２間の空隙６５に侵入すると、錘部２２の可動範囲が狭くなったり、錘部２２が可動しなくなり、センサとしての正常な特性が得られなくなる問題があった。

また、後者によるＳＯＩ基板に形成されたＭＥＭＳチップの個片化方法では、支持基板にＭＥＭＳ構造体を形成する工程で、同時にスクライブラインに対応する支持基板を除去するため、構造体の製造法の自由度が低くなる問題があった。

本発明の目的は、これらの問題を解消し、個片化によるＭＥＭＳチップの動作不良発生を抑制できるＭＥＭＳチップの個片化方法を提供することにある。

本発明による別の半導体装置の製造方法は、ＢＯＸ層の一方の面に面方位１１０のＳＯＩ層が形成され、他方の面に面方位１００のＳｉ層からなる支持基板が形成されたＳＯＩ基板を、前記支持基板に接して形成された前記ガラス基板と共に個片化する方法であって、
スクライブライン領域に設けられる前記面方位１１０のＳＯＩ層を所定の除去幅で予めエッチングして除去する第１のエッチング工程と、前記所定の除去幅よりも小さいブレード幅のダイシング装置によって、前記第１のエッチング工程で除去された箇所に対向する前記支持基板及び前記ガラス基板の所定箇所を、前記第１のエッチング工程で除去された前記ＳＯＩ層側から切削する工程とを有し、
前記ＳＯＩ基板を個片化することを特徴とする。

本発明の半導体装置の製造方法によれば、ＳＯＩ基板をダイシング装置を用いて個片化する際に、ＳＯＩ層のＳｉとダイシング装置のブレードとが干渉するのを避けられるため、チッピングし易いＳＯＩ層のチッピング発生を抑制することができる。

実施の形態１．
図１は、ＳＯＩ基板を用いて製造され、本発明方法によって個片化されたＭＥＭＳチップであるピエゾ抵抗型加速度センサの平面図であり、図２は、図１に示すピエゾ抵抗型加速度センサ１をＡ−Ａ線で切る断面を概略的に示す部分断面図である。

図３に示すように、ＳＯＩ基板１００は、ＳＯＩ層である活性層（Ｓｉ層）１０１及び支持基板（Ｓｉ層）１０２が、ＳｉＯ_２からなるＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ：埋め込み酸化膜）層１０３の両面に形成された構成を有している。尚、ここでは、ＳＯＩ基板１００として、面方位１１０の活性層（Ｓｉ層）１０１を、４５度回転させて面方位１００の支持基板（Ｓｉ層）１０２に重ねたものを使用している。

図１に示すピエゾ抵抗型加速度センサ１は、このＳＯＩ基板に、電気的要素及び機械的要素の製造工程を経て複数のＭＥＭＳ構造体を形成し、後述する本発明方法によって個片化されたものである。図１に示すように、ピエゾ抵抗型加速度センサ１は、４つの領域１ａ，１ｂ，１ｃ，１ｄから構成され、各領域は基準線ａ，ｂに対して線対称に形成されている。従ってここでは、領域１ａの部分を中心に、その断面図である図２を参照しながらその構成について説明する。

図２に示すように、ピエゾ抵抗型加速度センサ１は、ガラス基板１１、ガラス基板１１上の支持基板（Ｓｉ層）１０２（図３）に形成された筐体２１及び錘部２２、支持基板１０２上のＢＯＸ層１０３（図３）に形成された中間膜３１及び錘中間膜３２、ＢＯＸ層１０３上の活性層（Ｓｉ層）１０１（図３）に形成され外枠部４１、梁部４２（図１）、及び保持部４３、そして梁部４２の所定箇所に備えられたピエゾ抵抗素子５１（図１）とから構成される。

筐体２１は外周を囲むようにガラス基板１１に接して方形に形成され、錘部２２は、中央部に位置する中心部２２ｂとこの中心部２２ｂから四方に延在し、略方形に形成された４つの個別錘部２２ａからなる。この錘部２２とガラス基板１１間には、一様に空隙６１が形成されている。

略方形の外枠部４１は、中間膜３１を介して筐体２１に対応して形成され、４つの角部に形成されたストッパ部４１ａを有する。梁部４２（図１）は、外枠部４１の各辺中央部から中心に向って延在するように形成された梁腕部４２ａ，４２ｂ，４２ｃ，４２ｄからなり、保持部４３は、錘部２２の中心部２２ｂに対応して形成されて梁腕部４２ａ，４２ｂ，４２ｃ，４２ｄと連続する中心保持部４３ｂと、錘部２２の４つの個別錘部２２ｂにそれぞれ対応して形成されて中心保持部４３ｂから連続して形成された４つの個別保持部４３ａとからなる。

個別錘部２２ａの周囲には、隣接する個別錘部２２ａとの間に空隙６２が、筐体２１との間には空隙６４が、ガラス基板１１との間には空隙６１が、ストッパ部４１ａとの間には空隙６５が形成されている。また、個別保持部４３ａは、中心保持部４３ｂと連続する他は、空隙６２，６４，６６によって、周囲の梁腕部４２ａ，４２ｂ、外枠部４１、及びストッパ部４１ａと分離している。

前記したように、ピエゾ抵抗型加速度センサ１の４つの領域１ａ，１ｂ，１ｃ，１ｄは、基準線ａ，ｂに対して上下左右対称に形成されているため、他の領域１ｂ，１ｃ，１ｄの構成についての説明は省略するが、各領域の個別錘部２２ａも、同様に個別保持部４３ａ保持されている。従って、錘部２２は、錘中間膜３２を介して保持部４３に固定され、梁腕部４２ａ，４２ｂ，４２ｃ，４２ｄによって、中空に変位自在に保持されている。

次にこのピエゾ抵抗型加速度センサ１の動作について説明する。
ピエゾ抵抗型加速度センサ１に加速度が印加されると、その加速度の大きさに応じて錘部２２が変位すると同時に梁部４２が歪み、梁部４２に備えられたピエゾ抵抗素子５１の抵抗値が変化する。各ピエゾ抵抗素子５１は、図示しない配線によってブリッジ回路を構成して抵抗値変化が検出される。これにより、梁部４２の歪みが検出され、最終的にピエゾ抵抗型加速度センサ１に印加された加速度情報が抽出される。

従って、前記したように例えば図２に示す個別錘部２２ａとストッパ４１ａとの空隙６５にチッピングで生じたＳｉ片７１が浸入すると、錘部２２の可動範囲が狭くなったり、錘部２２が可動しなくなるため、加速度に応じた錘部２２の変位及び梁部４２の歪みが発生できず、印加される加速度が正常に検出できないこととなる。

次に、電気的要素及び機械的要素の製造工程を経て、ＳＯＩ基板に複数のＭＥＭＳ構造体としてのピエゾ抵抗型加速度センサ１を形成した後、ＭＥＭＳチップに個片化する個片化方法について説明する。

図４は、複数のピエゾ抵抗型加速度センサ１が形成された、個片化される前のＳＯＩ基板１００´の一部、ここでは隣接して形成された２つのピエゾ抵抗型加速度センサ１を示す平面図であり、図５は、図４に示すピエゾ抵抗型加速度センサ１が形成されたＳＯＩ基板１００´をＢ−Ｂ線で切る断面を概略的に示す部分断面図である。図４において、ＳＯＩ基板１００´の分離領域に描かれた仮想境界線ｃの位置に、複数のＭＥＭＳ構造体を個々に分離する個片化の基準となる切り代、いわゆるスクライブラインが形成される。

図４及び図５に示すように、個片化される前の隣接するピエゾ抵抗型加速度センサ１の各筐体２１、中間膜３１、及び外枠部４１は、スクライブライン（仮想境界線ｃに相当）が形成されるスクライブライン領域（分離領域）を介してそれぞれ同一層を形成している。図５に示すダイシングライン１５０は、後述する方法で個片化される際に、実際に削除される領域を示すもので、この領域が削除されることによって、各ピエゾ抵抗型加速度センサ１の各筐体２１、中間膜３１、及び外枠部４１はそれぞれ独立して備えられる。

図６、図７は、ＳＯＩ基板に形成された複数のＭＥＭＳ構造体をＭＥＭＳチップに個片化するため、図５にダイシングライン１５０で示す領域のダイシングを実施する個片化工程の各工程を示す説明図であり、便宜上ダイシング領域近傍のみを表し、ＭＥＭＳ構造の記述は省いている。同図を参照しながらその個片化方法について以下に説明する。

図６は、一連の個片化工程でのウエハプロセス工程を説明するもので、先ず同図（ａ）に示すように、Ｄ−ＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖ Ｉｏｎ Ｅｔｃｈｉｎｇ）装置によって、チッピングし易い活性層（方位面１１０）１０１をドライエッチングするため、そのマスク材としてレジストを塗布してレジストパターン１６０を形成する。

次に、同図（ｂ）に示すように、レジスト抜きの領域に対応する活性層１０１のＳｉをＤ−ＲＩＥ装置にて深堀エッチングする。このとき、活性層１０１の除去幅Ａは、後の工程で使用されるダイシング装置のブレードが活性層１０１のＳｉと干渉しないように設定する。

次に、同図（ｃ）に示すように、エッチング後に不要となったレジストパターン１６０をアッシングにより除去し、更にＢＯＸ層１０３の酸化膜をエッチングにより除去する。尚、Ｂｏｘ層１０３の酸化膜を除去する必要がない場合には、このエッチング処理は省略する。

以上で、ウエハプロセス工程が終了し、次に図７に示すアッセンブリ工程が行われる。このアッセンブリ工程では、所定のブレード幅を有する通常のダイシング装置で、支持基板（Ｓｉ層）１０２、及びガラス基板１１を切削してＭＥＭＳチップに個片化する。

図８は、ダイシングラインの寸法を示す寸法図である。ダイシングは、同図中のダイシングラインの中心線ｄが、図５の仮想境界線ｃ（スクライブライン相当）と一致するように行われ、上記したウエハプロセス工程で除去した活性層１０１の除去幅Ａが、上記したアッセンブリ工程でのブレードによる切削幅Ｂよりも大きく形成されている。これは、前記したように、ダイシング装置のブレードが活性層１０１のＳｉと干渉しないようにするためである。

例えば、ダイシング装置のブレード幅が７０μｍの場合、
切削幅Ｂは、
Ｂ＝７０μｍ＋α （α：切削時のぶれ等）
≒７０μｍ
であり、
このとき除去幅Ａを、例えば
Ａ＝Ｂ＋５０μｍ＝１２０μｍ
程度とする。このとき、上記アッセンブリ工程における、ブレードとその両側の活性層１０１のＳｉとは、各側においてそれぞれ２５μｍ程度の間隔を保つことができる。

以上のように、本実施の形態のＭＥＭＳチップの個片化方法によれば、スクライブラインを、ＳＯＩ基板のチッピングし易い活性層（ただし、面方位に依存して程度が異なる）のみ、所定の除去幅、即ち後工程の切削で使用されるダイシング装置のブレード幅よりも広い幅で、予めエッチングにより除去するため、後工程でのブレードによる切削時に、ブレードが活性層のＳｉと干渉することがないため、ＭＥＭＳチップの個片化工程でのチッピング発生を抑制することができる。

個片化工程でのチッピング発生が抑制されることにより、チッピングで生じたＳｉ片が、例えば図２に示す錘部２２とストッパ４１ａ間等のＭＥＭＳ製品の中空構造内に浸入し、動作異常を引き起こすといった不具合を回避でき、製品歩留まりの向上が期待できる。

更に、スクライブライン上のＳＯＩ基板の活性層をエッチングにより除去する工程は、ＭＥＭＳチップの電気的要素及び機械的要素を形成する工程時に行われるエッチング工程と同時に行うことも可能である。たとえば、活性層に空隙６２、６４、６６を形成することと、スクライブライン上の活性層を所定の除去幅除去することとを同時に行うことができる。すなわち、空隙６２、６４、６６とスクライブライン上に設けられた溝とを同じエッチング工程によって形成することができる。このようにしてスクライブライン上に溝を設けることによって、特別な工程を増やすことなくスクライブライン上に溝を形成することができるため、製造工程の効率を下げることなく、またコストの多大な増加をすることなく製品歩留まりの向上が期待できる。

尚、前記した実施の形態では、ＳＯＩ基板として、面方位１１０の活性層（Ｓｉ層）を、４５度回転させて面方位１００の支持基板に重ねたものを使用したが、本発明はこの形態に限定されるものではなく、種々の態様を取り得るものである。

ＳＯＩ基板を用いて製造され、本発明方法によって個片化されたＭＥＭＳチップであるピエゾ抵抗型加速度センサの平面図である。 図１に示すピエゾ抵抗型加速度センサをＡ−Ａ線で切る断面を概略的に示す部分断面図である。 ＳＯＩ基板の構造の説明に供する構成図である。 複数のピエゾ抵抗型加速度センサが形成されて個片化される前のＳＯＩ基板の一部、ここでは隣接する２つのピエゾ抵抗型加速度センサを示す平面図である。 図４に示すピエゾ抵抗型加速度センサが形成されたＳＯＩ基板をＢ−Ｂ線で切る断面を概略的に示す部分断面図である。 一連の個片化工程でのウエハプロセス工程を示す説明図である。 一連の個片化工程でのアッセンブリ工程を示す説明図である。 ダイシングラインの寸法を示す寸法図である。

符号の説明

１ ピエゾ抵抗型加速度センサ、
１ａ，１ｂ，１ｃ，１ｄ 領域、
１１ ガラス基板、
２１ 筐体、
２２ 錘部、
２２ａ 個別錘部、
２２ｂ 中心部、
３１ 中間膜、
３２ 錘中間膜、
４１ 外枠部、
４１ａ ストッパ部、
４２ 梁部、
４２ａ，４２ｂ，４２ｃ，４２ｄ 梁腕部、
４３ 保持部、
４３ａ 個別保持部、
４３ｂ 中心保持部、
５１ ピエゾ抵抗素子、
６１，６２，６４，６５ 空隙、
７１ Ｓｉ片、
１００，１００´ ＳＯＩ基板、
１０１ 活性層（Ｓｉ層）、
１０２ 支持基板（Ｓｉ層）、
１０３ ＢＯＸ層、
１５０ ダイシングライン、
１６０ レジストパターン。

Claims (5)

1. ＢＯＸ層の一方の面に面方位１１０のＳＯＩ層が形成され、他方の面に該ＳＯＩ層から４５度回転させて面方位１００のＳｉ層からなる支持基板を重ね合わせたＳＯＩ基板を、前記支持基板に接して形成されたガラス基板と共に個片化する方法において、
   スクライブライン領域に設けられる前記面方位１１０のＳＯＩ層を所定の除去幅で予めエッチングして除去する第１のエッチング工程と、
   前記所定の除去幅よりも小さいブレード幅のダイシング装置によって、前記第１のエッチング工程で除去された箇所に対向する前記支持基板及び前記ガラス基板の所定箇所を、前記第１のエッチング工程で除去された前記ＳＯＩ層側から切削する工程と
   を有し、
   前記ＳＯＩ基板を個片化することを特徴とする半導体装置の製造方法。
2. 前記第１のエッチング工程では、Ｄ−ＲＩＥ装置を用いてドライエッチングすることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記エッチング工程でのマスクとなるレジストパターンを形成する工程と、
   前記エッチング工程後に、
   前記レジストパターンをアッシングする工程と、
   前記ＳＯＩ層の、前記第１のエッチング工程で除去された箇所に対向する前記ＢＯＸ層をエッチングする第２のエッチング工程と
   を更に有することを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記ＳＯＩ基板には、複数のＭＥＭＳ構造体が形成されており、前記第１のエッチング工程は前記ＭＥＭＳ構造体の形成時に同時に実行され、前記スクライブラインが複数のＭＥＭＳ構造体を個々に分離する分離領域に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記ＭＥＭＳ構造体がピエゾ抵抗型加速度センサとしての構成を有することを特徴とする請求項４記載の半導体装置の製造方法。

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