JP2020136494A - 半導体記憶装置および検査方法 - Google Patents

半導体記憶装置および検査方法 Download PDF

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Abstract

【課題】導電層を貫通したコンタクトによるショートを精度よく検出すること。【解決手段】実施形態の半導体記憶装置１は、基板Ｓｕｂと、基板Ｓｕｂの上方に、複数の導電層ＷＬが絶縁層ＩＬを介して積層され、複数の導電層ＷＬの端部が階段状となった階段部ＳＲを有する積層体ＬＭと、階段部ＳＲの各段に配置され、各段の導電層ＷＬと導通を取るための複数のコンタクトＣＣと、を備え、下層から数えて（ｎ−１）層目（ｎは２以上の整数）の導電層ＷＬに接続されるコンタクトＣＣの上には第１のプラグＣＨが配置され、第１のプラグＣＨの上には第２のプラグＶ０が配置されており、下層から数えてｎ層目の導電層ＷＬに接続されるコンタクトＣＣの上には、第１のプラグＣＨが配置されることなく第２のプラグＶ０が配置されている。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置および検査方法に関する。
３次元不揮発性メモリでは、積層された複数の導電層を引き出すため、導電層の端部を階段状とし、そこに複数のコンタクトが配置される。この場合に、コンタクトが接続対象の導電層を貫通して下層の導電層とショートしていないかどうかを精度よく検査することが望まれる。
特開２０１０−０２７８７０号公報
一つの実施形態は、導電層を貫通したコンタクトによるショートを精度よく検出できる半導体記憶装置および検査方法を提供することを目的とする。
実施形態の半導体記憶装置は、基板と、前記基板の上方に、複数の導電層が絶縁層を介して積層され、前記複数の導電層の端部が階段状となった階段部を有する積層体と、前記積層体を貫通するように前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部に複数のメモリセルを形成する複数のピラーと、前記階段部の各段に配置され、前記各段の前記導電層と導通を取るための複数のコンタクトと、を備え、下層から数えて（ｎ−１）層目（ｎは２以上の整数）の導電層に接続されるコンタクトの上には第１のプラグが配置され、前記第１のプラグの上には第２のプラグが配置されており、下層から数えてｎ層目の導電層に接続されるコンタクトの上には、前記第１のプラグが配置されることなく前記第２のプラグが配置されている。
図１は、実施形態にかかる半導体記憶装置の構成例を示す図である。 図２は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図３は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図４は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図５は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図６は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図７は、実施形態にかかる半導体記憶装置の製造処理の手順の一例を示すフロー図である。 図８は、実施形態にかかるＶＣ検査の原理について説明する模式図である。 図９は、実施形態にかかるＶＣ検査における各部の観測画像を示す模式図である。 図１０は、実施形態にかかるＶＣ検査の手順の一例を示すフロー図である。 図１１は、実施形態の変形例にかかる半導体記憶装置について説明する図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、（ｂ）は半導体記憶装置１の平面図である。ただし、図１（ｂ）において、積層体ＬＭ上方の絶縁層ＵＬ及びプラグＶ０は省略されている。
図１に示すように、半導体記憶装置１は、複数のメモリセルＭＣを有するメモリ部ＭＥＭと、メモリ部ＭＥＭの下方に配置される周辺回路ＣＵＡとを備える３次元不揮発性メモリとして構成される。
メモリ部ＭＥＭは、導電層としてのワード線ＷＬと層間絶縁層ＩＬとが複数交互に積層された積層体ＬＭを備える。ワード線ＷＬと層間絶縁層ＩＬとの積層数は図１の例によらず任意である。また、積層体ＬＭは、最上層のワード線ＷＬの上方や最下層のワード線ＷＬの下方に選択ゲート線（不図示）を配置して構成してもよい。積層体ＬＭは、複数のメモリセルＭＣが３次元に配置されたセルアレイ部ＡＲと、積層体ＬＭを構成するワード線ＷＬ（および選択ゲート線）の端部が階段状となった階段部ＳＲとを備える。
積層体ＬＭは、積層体ＬＭの最上層のワード線ＷＬから最下層のワード線ＷＬまでを貫通するように、Ｘ方向および積層体ＬＭの積層方向に延びる複数のスリットＳＴで分断されている。これにより、セルアレイ部ＡＲの複数のメモリセルＭＣは、Ｙ方向に並ぶ複数のブロックＢＬＫに分割される。スリットＳＴ内には例えば絶縁層が充填されている。スリットＳＴ内に、絶縁層をライナとして更に導電層を充填することで、スリットＳＴを例えばソース線コンタクトとして用いてもよい。
セルアレイ部ＡＲには、積層体ＬＭの最上層のワード線ＷＬから最下層のワード線ＷＬまでを貫通するように積層体ＬＭの積層方向に延びるピラーＰＬが配置されている。ピラーＰＬはコア層、チャネル層、及びメモリ層を備え、チャネル層は積層体ＬＭ下方のソース線ＳＬに接続されている。これにより、ピラーＰＬの高さ方向に沿ってワード線ＷＬと交差する位置に、メモリセルＭＣが３次元に配列されることとなる。メモリセルＭＣは、同じ高さ位置にあるワード線ＷＬから所定電圧を供給されることで、データを保持し、また、保持したデータを出力する。
各々のピラーＰＬの上面には、ピラーＰＬが備えるチャネル層に接続される下側プラグとしてのプラグＣＨが配置されている。これらのプラグＣＨ上には、上側プラグとしてのプラグＶ０が配置されている。ピラーＰＬのチャネル層は、少なくともこれらのプラグＣＨ，Ｖ０を介してビット線等の上層配線と電気的に接続される。
階段部ＳＲには、Ｘ方向のセルアレイＡＲ側へ向かって昇段していく複数の段が設けられている。階段部ＳＲの各段は、例えば１層のワード線ＷＬとその上層にある１層の層間絶縁層ＩＬとから構成される。階段部ＳＲの各段には、各段のワード線ＷＬと導通を取るためのコンタクトＣＣがそれぞれ配置されている。各々のコンタクトＣＣは、自身が配置された段を構成する層間絶縁層ＩＬを貫通し、その下層のワード線ＷＬと接続される。これらの各層のワード線ＷＬと接続されるコンタクトＣＣの組は、例えばブロックＢＬＫごとに設けられている。
このように、ワード線ＷＬの１層分ずつ昇段していく各段のコンタクトＣＣの上面には、１つおきに第１のプラグとしてのプラグＣＨが配置されている。これらのプラグＣＨ上には、第２のプラグとしてのプラグＶ０が配置されている。これらのプラグＣＨ，Ｖ０は、例えばセルアレイＡＲのピラーＰＬ上に配置されるプラグＣＨ，Ｖ０と同一階層にそれぞれ存在し、同一材料を用いて略同一の高さにそれぞれ配置される。コンタクトＣＣは、少なくともこれらのプラグＣＨ，Ｖ０を介して上層配線と電気的に接続される。
一方、プラグＣＨが配置されないコンタクトＣＣの上面には、例えば直接、第２のプラグとしてのプラグＶ０が配置されている。これらのプラグＶ０は、例えばセルアレイＡＲのピラーＰＬ上に配置されるプラグＣＨ，Ｖ０の階層に跨って存在し、ピラーＰＬ上のプラグＣＨの下面からプラグＶ０の上面までの高さと略同一の高さに配置される。コンタクトＣＣは、少なくともプラグＶ０を介して上層配線と電気的に接続される。
換言すれば、下層から数えて（ｎ−１）層目（ｎは２以上の整数）のワード線ＷＬに接続されるコンタクトＣＣの上面には、プラグＣＨ，Ｖ０が配置される。下層から数えてｎ層目のワード線ＷＬに接続されるコンタクトＣＣの上面には、プラグＣＨは配置されずにプラグＶ０が配置される。
なお、ピラーＰＬ及びコンタクトＣＣは、上述したプラグＣＨ，Ｖ０以外のプラグを同一の高さ位置にそれぞれ有していてもよい。つまり、ピラーＰＬ及びコンタクトＣＣは、プラグＣＨより下方の階層に他のプラグを有していてもよい。また、ピラーＰＬ及びコンタクトＣＣは、プラグＣＨ，Ｖ０の間の階層に他のプラグを有していてもよい。
積層体ＬＭ、コンタクトＣＣ、及びプラグＣＨを含む図１（ｂ）に示される構造の全体は、絶縁層ＵＬで覆われている。
周辺回路ＣＵＡは、メモリセルＭＣの動作に寄与するトランジスタＴｒを含む。トランジスタＴｒは、シリコン基板等のウェハＳｕｂに設けられたアクティブ領域ＡＡ、及びアクティブ領域ＡＡ上にゲート電極ＧＥを備える。ゲート電極ＧＥにはゲートコンタクトＣＧが接続される。ゲート電極ＧＥの両側のアクティブ領域ＡＡ、つまり、ソース領域およびドレイン領域には、ソースドレインコンタクトＣＳが接続される。ソースドレインコンタクトＣＳは配線層Ｄ１に接続され、さらに他のコンタクトを介して配線層Ｄ１の上層の配線層Ｄ２等に接続される。これらの構造の全体は絶縁層ＬＬで覆われている。
（半導体記憶装置の製造処理の例）
次に、図２〜図７を用いて、実施形態の半導体記憶装置１の製造処理の例について説明する。図２〜図７は、実施形態にかかる半導体記憶装置１の製造処理の手順の一例を示すフロー図である。
図２（ａ）に示すように、シリコン基板等のウェハＳｕｂに不純物を拡散させてアクティブ領域ＡＡを形成する。アクティブ領域ＡＡ上にトランジスタＴｒを形成する。トランジスタＴｒのゲート電極ＧＥに接続されるゲートコンタクトＣＧと、アクティブ領域ＡＡに接続されるソースドレインコンタクトＣＳとを形成する。ソースドレインコンタクトＣＳ上に他のコンタクトを介して配線層Ｄ１，Ｄ２を形成する。これらの構造全体を覆う絶縁層ＬＬをウェハＳｕｂ上に形成する。絶縁層ＬＬ上にはソース線ＳＬを形成する。
図２（ｂ）に示すように、犠牲層ＳＣと層間絶縁層ＩＬとが複数交互に積層された積層体ＬＭｓを形成する。犠牲層ＳＣは、後の工程でタングステン等の導電材料に置き換え可能な層である。
図３（ａ）に示すように、１対の犠牲層ＳＣと層間絶縁層ＩＬとを１段分とする階段部ＳＲｓを形成する。階段部ＳＲｓを覆うように絶縁層ＵＬを形成する。
図３（ｂ）に示すように、積層体ＬＭｓを貫通するように積層体ＬＭｓの積層方向に延びるピラーＰＬを形成する。ピラーＰＬは、積層体ＬＭｓを貫通するメモリホールを形成し、メモリホール内に、メモリホールの内壁側から順にメモリ層、チャネル層、コア層を充填することで形成される。チャネル層は、メモリホールの底部にも形成される。これにより、チャネル層とソース線ＳＬとが接続される。
ピラーＰＬの形成後、Ｘ方向に延び、積層体ＬＭｓをＹ方向に分断する複数のスリットＳＴ（図１（ｂ）参照）を形成する。この時点では、スリットＳＴ内には絶縁層等が充填されておらず、スリットＳＴは、積層体ＬＭｓを貫通する溝状である。
図４（ａ）に示すように、溝状のスリットＳＴを介して、積層体ＬＭｓの犠牲層ＳＣを除去する。犠牲層ＳＣが除去された層間絶縁層ＩＬ間にはギャップが形成される。
図４（ｂ）に示すように、溝状のスリットＳＴを介して、層間絶縁層ＩＬ間のギャップに導電材料を充填し、層間絶縁層ＩＬ間に積層される複数のワード線ＷＬを形成する。その後、スリットＳＴ内には、絶縁層、または絶縁層と導電層とが充填される。
図５（ａ）に示すように、積層体ＬＭの最上層を覆うよう絶縁層ＵＬを更に厚く形成した後、絶縁層ＵＬを貫通し、階段部ＳＲの各段を構成するワード線ＷＬに到達するコンタクトホールＨＬを形成する。
図５（ｂ）に示すように、各々のコンタクトホールＨＬにタングステン等の導電材料を充填して、各段のワード線ＷＬにそれぞれ接続する複数のコンタクトＣＣを形成する。
図６に示すように、更に厚膜化した絶縁層ＵＬの全てのピラーＰＬ上及び１つおきのコンタクトＣＣ上にプラグＣＨを形成する。これにより、階段部ＳＲでは、表層に露出したプラグＣＨを有するコンタクトＣＣと、上面が絶縁層ＵＬで覆われたコンタクトＣＣとがＸ方向に交互に並ぶ。なお、所定のコンタクトＣＣの上面を覆う絶縁層ＵＬの厚さは、例えば１００ｎｍ〜２００ｎｍ程度であることが好ましい。
図７に示すように、更に厚膜化した絶縁層ＵＬの全てのピラーＰＬ上及び全てのコンタクトＣＣ上にプラグＶ０を形成する。また、プラグＶ０に接続される上層配線を形成する。これにより、全てのピラーＰＬ及び全てのコンタクトＣＣは、少なくともプラグＶ０を介して上層配線と電気的に接続される。
以上により、実施形態の半導体記憶装置１の製造処理が終了する。
ところで、図５（ａ）におけるコンタクトホールＨＬの形成時、目標とするワード線ＷＬを貫通し、底面が下層のワード線ＷＬに達してしまうという、コンタクトホールＨＬの形成不良が発生する場合がある。そのようなコンタクトホールＨＬに導電材料を充填してコンタクトＣＣを形成すると、そのコンタクトＣＣは接続対象のワード線ＷＬと、その下層のワード線ＷＬとの両方に導通することとなり、これらのワード線ＷＬ間にショートが発生してしまう。
そこで、接続対象のワード線ＷＬを貫通したコンタクトＣＣによるワード線ＷＬ間のショートを検出するため、電位コントラストを利用したＶＣ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒａｓｔ）検査を行う。ＶＣ検査は、コンタクトＣＣに１つおきにプラグＣＨが形成された図６の状態で行われる。
（ＶＣ検査の例）
次に、図８〜図１０を用いて、ＶＣ検査の例について説明する。これ以降、積層体ＬＭの下層側から各々のワード線ＷＬを、ワード線ＷＬ１，ＷＬ２，ＷＬ３・・・などと呼ぶ。また、これらのワード線ＷＬ１，ＷＬ２，ＷＬ３・・・に接続されるコンタクトＣＣを、コンタクトＣＣ１，ＣＣ２，ＣＣ３・・・などと呼ぶ。
ＶＣ検査に用いられるＶＣ検査装置は、電子線を照射させる電子銃と、ウェハＳｕｂ等の表面から放出される二次電子を検出する検出器とを備える。このようなＶＣ検査装置としては、例えば、欠陥検出用走査型電子顕微鏡（ＤＲ−ＳＥＭ：Ｄｅｆｅｃｔ Ｒｅｖｉｅｗ Ｓｃｃａｎｉｎｇ Ｅｒｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、および測長用走査型電子顕微鏡（ＣＤ−ＳＥＭ：Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ Ｓｃｃａｎｉｎｇ Ｅｒｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いることができる。
図８は、実施形態にかかるＶＣ検査の原理について説明する模式図である。図８に示すように、ＶＣ検査では、例えば予備帯電と本検査とが実施される。
図８（ａ）に示すように、予備帯電を行って、ウェハＳｕｂ、より具体的には半導体記憶装置１の階段部ＳＲの表層部分を正に帯電させる。より具体的には、電子線ＥＢの入射エネルギ（Ｌａｎｄｉｎｇ Ｅｎｅｒｇｙ）を例えば０．３ｋｅＶとし、照射電流（Ｐｒｏｂｅ Ｃｕｒｒｅｎｔ）を例えば２５０ｎＡの高電流とする。このような条件は、ウェハＳｕｂに照射される電子よりもウェハＳｕｂから放出される二次電子の方が多くなる条件である。つまり、この条件下では、放出される二次電子と照射される電子との比である二次電子発生効率が１を超える。これにより、階段部ＳＲの表層部分が正帯電する。
このとき、表層に露出したプラグＣＨを有するコンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７においては、プラグＣＨを介して、コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７、及びこれらに接続されるワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７も正帯電する。
一方、表層が絶縁層ＵＬで覆われているコンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８、及びこれらに接続されるワード線ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８は殆ど正帯電しない。
図８（ｂ）に示すように、本検査を行って、階段部ＳＲの所定のコンタクトＣＣから二次電子ＳＥを放出させ、これを検出する。より具体的には、電子線ＥＢの入射エネルギを例えば２ｋｅＶ〜５ｋｅＶとし、階段部ＳＲの表層部分を負に帯電させる。このような条件は、一部のコンタクトＣＣを覆う厚さ１００ｎｍ〜２００ｎｍ程度の絶縁層ＵＬを透過して電位コントラストが得られる条件である。
コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７、及びワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７は、予備帯電により正帯電している。このため、本検査において、電子線ＥＢの照射によりコンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７の表層部分で発生した二次電子ＳＥは、正帯電した部分に捕捉されて殆ど放出されない。よって、ＶＣ検査装置では、コンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７の各部は暗く観測されるはずである。
一方、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８、及びワード線ＷＬ２，ＷＬ４，ＷＬ６，ＷＬ８は、予備帯電により殆ど正帯電していない。このため、本検査において、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８の表層部分で発生した二次電子ＳＥが多く放出される。よって、ＶＣ検査装置では、コンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８の各部は明るく観測されるはずである。
図９は、実施形態にかかるＶＣ検査における各部の観測画像を示す模式図である。
図９（ａ）に示すように、各々のコンタクトＣＣが狙い通り接続対象のワード線ＷＬにのみ接続している場合には、プラグＣＨを有するコンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７と、プラグＣＨを有さないコンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８とで、電位コントラストによる明暗がＸ方向に交互に観測される。
すなわち、プラグＣＨを有するコンタクトＣＣ１，ＣＣ３，ＣＣ５，ＣＣ７においては、二次電子ＳＥは殆ど放出されず、各々の観測画像ＶＥ１，ＶＥ３，ＶＥ５，ＶＥ７は暗く見える。プラグＣＨを有さないコンタクトＣＣ２，ＣＣ４，ＣＣ６，ＣＣ８においては、二次電子ＳＥが多く放出され、各々の観測画像ＶＥ２，ＶＥ４，ＶＥ６，ＶＥ８は明るく見える。
図９（ｂ）に示すように、少なくともいずれか１つのコンタクトＣＣが、接続対象のワード線ＷＬを貫通し、下層のワード線ＷＬに導通してしまった場合には、電位コントラストによる明暗のＸ方向における規則性が崩れる。図９（ｂ）の例では、明るく見えるはずの観測画像ＶＥ４が若干暗く見えている。この場合、２つの状態が想定される。
図９（ｂ）の上段に示すように、１つ目は、ワード線ＷＬ４を接続対象とするコンタクトＣＣ４がワード線ＷＬ４を貫通し、下層のワード線ＷＬ３と導通してしまっている状態である。この場合、予備帯電において、コンタクトＣＣ４及びワード線ＷＬ４がワード線ＷＬ３を介して正帯電し、本検査における二次電子ＳＥの放出量が減少したと考えられる。
図９（ｂ）の下段に示すように、２つ目は、ワード線ＷＬ５を接続対象とするコンタクトＣＣ５がワード線ＷＬ５を貫通し、下層のワード線ＷＬ４と導通してしまっている状態である。この場合、予備帯電において、コンタクトＣＣ４及びワード線ＷＬ４がワード線ＷＬ５を介して正帯電し、本検査における二次電子ＳＥの放出量が減少したと考えられる。
このように、Ｘ方向における電位コントラストの規則性が崩れることで、つまり、明るく見えるはずのいずれかの観測画像ＶＥが少なくとも通常より暗く見えることで、その上下、すなわち、図９（ｂ）の例ではワード線ＷＬ３〜ＷＬ５付近で階層間のショートが発生していることが検出される。
このようなＶＣ検査は、例えばブロックＢＬＫごとに実施され、ブロックＢＬＫごとにワード線ＷＬでのショートの発生有無が判定される。ショートの発生していたブロックＢＬＫは、例えば使用不可のバッドブロックとして登録される。
図１０は、実施形態にかかるＶＣ検査の手順の一例を示すフロー図である。実施形態のＶＣ検査は、例えば半導体記憶装置１の製造処理の一工程として実施される。
図１０に示すように、ウェハＳｕｂ全面の全ブロックＢＬＫに配置される階段部ＳＲのコンタクトＣＣについて、予備帯電を実施する（ステップＳ１０１）。ウェハＳｕｂ全面の全ブロックＢＬＫのうち、所定のブロックＢＬＫ内のコンタクトＣＣについて本検査を実施し（ステップＳ１０２）、電位コントラストの規則性に崩れが生じているか否かを検出する（ステップＳ１０３）。
電位コントラストの規則性に崩れが生じていない場合には（ステップＳ１０３：Ｎｏ）、コンタクトＣＣのワード線ＷＬ貫通によるショートが発生していないものとして、検査対象のブロックＢＬＫを良品ブロックと判定する（ステップＳ１０４）。
電位コントラストの規則性に崩れが生じていた場合には（ステップＳ１０３：Ｙｅｓ）、いずれかのコンタクトＣＣのワード線ＷＬ貫通によるショートが発生しているものとして、検査対象のブロックＢＬＫを不良ブロックと判定する（ステップＳ１０５）。
全部のブロックＢＬＫについてＶＣ検査が実施されたか否かを判定する（ステップＳ１０６）。ＶＣ検査が未実施のブロックＢＬＫがある場合には（ステップＳ１０６：Ｎｏ）、ステップＳ１０２からの処理を繰り返す。全部のブロックＢＬＫのＶＣ検査が実施済みである場合には（ステップＳ１０６：Ｙｅｓ）、ＶＣ検査を終了する。
上述のように、半導体記憶装置においては、階段部のコンタクトを形成する処理において、複数のワード線間にショートが発生する場合がある。このようなワード線の階層間のショートを、コンタクト形成直後の状態、つまり、上述の図５（ｂ）に相当する段階で、ＶＣ検査によって検出する場合について考察する。
各々のコンタクトでは、コンタクトの上面から底面までの深さが異なる。全部のコンタクトが階段部上方の表層部分に露出した状態でＶＣ検査を行った場合、各々のコンタクトが適正な深さで形成されていれば、浅いコンタクトから深いコンタクトに向かって、コンタクトの保持する正帯電量が増すことで、徐々に暗くなっていく観測画像が得られるようにも思われる。
しかしながら、実際には上述のように、コンタクトのみならずワード線も正帯電されてしまう。ワード線が正帯電を保持できる容量はコンタクトに比べて遥かに大きいため、コンタクト深さの違いによる電位コントラストは略検出不可能となってしまう。
実施形態の半導体記憶装置１では、階段部ＳＲのコンタクトＣＣの１つおきにプラグＣＨを形成する。このような状態でＶＣ検査を行うことで、Ｘ方向において規則的な電位コントラストの観測画像が得られるか否かによってショートの発生を検出することができる。
なお、実施形態の半導体記憶装置１においては、コンタクトホールＨＬが接続対象となるワード線ＷＬに到達せず形成されることにより生じるコンタクトＣＣのオープンを検出するために、上述の図５（ｂ）に相当する段階でＶＣ検査を実施してもよい。この場合、例えばオープンとなったコンタクトＣＣでは、予備帯電時にワード線ＷＬもが正帯電されない分、本検査の際二次電子ＳＥの放出量減少への影響も小さく、ＶＣ検査における観測画像が明るく見えることでコンタクトＣＣのオープンを検出できる。
実施形態の半導体記憶装置１では、ＶＣ検査により簡便に且つ精度よくショートの発生を検出することができる。例えば製造処理終了後の電気特性検査等とは異なり、比較的早い段階で良品または不良品の判別ができる。また、断面ＳＥＭ等による破壊検査等とは異なり、全数検査が可能であり、より確実にショートの発生を検出できる。
実施形態の半導体記憶装置１では、その製造処理において元々、プラグＣＨの形成工程を含んでいる。そのプラグＣＨをコンタクトＣＣの１つおきに交互に形成するよう製造処理を調整するのみで、ＶＣ検査にてコンタクトＣＣによるショートの発生が検出できる構造とすることができる。製造処理に新たな工程を追加する必要もなく、製造処理の手間やコストが増大してしまうことを抑制できる。
実施形態の半導体記憶装置１では、階段部ＳＲの全てのコンタクトＣＣにプラグＶ０を形成する。これにより、プラグＣＨを有さないコンタクトＣＣであっても上層配線と導通を取ることができる。製造処理に新たな工程を追加する必要もなく、製造処理の手間やコストが増大してしまうことを抑制できる。
（変形例）
次に、図１１を用いて、実施形態の変形例の半導体記憶装置について説明する。図１１は、実施形態の変形例にかかる半導体記憶装置２について説明する図である。変形例の半導体記憶装置２では、ＶＣ検査による観測画像ＶＥの明暗がＹ方向において交互に並ぶ点が上述の実施形態とは異なる。
図１１（ａ）の斜視図に示すように、変形例の半導体記憶装置２においては、Ｘ方向のみならずＹ方向においても階段部の各段が昇段していく。Ｙ方向においては例えばワード線ＷＬの１層分ずつ昇段し、Ｘ方向においては例えばワード線ＷＬの２層分ずつ昇段する。
つまり、最下層のワード線ＷＬａから、ワード線ＷＬｂ，ＷＬｃ，ＷＬｄ・・・というように積層数が増していく。これらのワード線ＷＬａ，ＷＬｂ，ＷＬｃ，ＷＬｄ・・・に対応し、コンタクトＣＣａ，ＣＣｂ，ＣＣｃ，ＣＣｄ・・・が各段に配置される。これらのうち、１つおきのコンタクトＣＣａ，ＣＣｃ・・・が各々、第１のプラグとしてのプラグＣＨａ，ＣＨｃ・・・を有する。なお、全てのコンタクトＣＣは、上層配線に接続される第２のプラグ（不図示）を有する。
図１１（ｂ）の平面図に示すように、変形例の半導体記憶装置２では、ＶＣ検査において、プラグＣＨａを有するコンタクトＣＣａに対応する観測画像ＶＥａが暗く、プラグを有さないコンタクトＣＣｂに対応する観測画像ＶＥｂが明るく、プラグＣＨｃを有するコンタクトＣＣｃに対応する観測画像ＶＥｃが暗く、というように、Ｙ方向において交互に明暗が並ぶ。一方、Ｘ方向に並ぶ観測画像ＶＥａ，ＶＥｃ，ＶＥｅ，ＶＥｇ・・・は暗く、観測画像ＶＥｂ，ＶＥｄ，ＶＥｆ，ＶＥｈ・・・は明るく見える。
変形例の半導体記憶装置２においても、ＶＣ検査の観測画像ＶＥａ，ＶＥｂ，ＶＥｃ・・・において所定の規則性があり、これらの規則性が保たれているか否かによって、いずれかのワード線ＷＬＷＬａ，ＷＬｂ，ＷＬｃ・・・間でショートが発生しているか否かを検出することができる。
以上のように、階段部の各段の配置によって、観測画像の規則性のパターンは様々に異なっていてよい。観測画像が何らかの規則性を有することで、ワード線におけるショートを検出することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…半導体記憶装置、ＡＲ…セルアレイ部、ＢＬＫ…ブロック、ＣＣ…コンタクト、ＣＨ…プラグ、ＣＵＡ…周辺回路、ＩＬ…層間絶縁層、ＬＭ，ＬＭｓ…積層体、ＭＣ…メモリセル、ＭＥＭ…メモリ部、ＰＬ…ピラー、ＳＣ…犠牲層、ＳＴ…スリット、Ｓｕｂ…ウェハ、Ｖ０…プラグ、ＷＬ…ワード線。

Claims (5)

  1. 基板と、
    前記基板の上方に、複数の導電層が絶縁層を介して積層され、前記複数の導電層の端部が階段状となった階段部を有する積層体と、
    前記積層体を貫通するように前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部に複数のメモリセルを形成する複数のピラーと、
    前記階段部の各段に配置され、前記各段の前記導電層と導通を取るための複数のコンタクトと、を備え、
    下層から数えて（ｎ−１）層目（ｎは２以上の整数）の導電層に接続されるコンタクトの上には第１のプラグが配置され、前記第１のプラグの上には第２のプラグが配置されており、
    下層から数えてｎ層目の導電層に接続されるコンタクトの上には、前記第１のプラグが配置されることなく前記第２のプラグが配置されている、
    半導体記憶装置。
  2. 前記複数のピラーは、前記第１のプラグと同一階層に形成された下側プラグ、および前記第１のプラグ上の前記第２のプラグと同一階層に形成された上側プラグを介して、複数のビット線と電気的に接続される、
    請求項１に記載の半導体記憶装置。
  3. 基板と、
    前記基板の上方に、複数の導電層が絶縁層を介して積層され、前記複数の導電層の端部が階段状となった階段部を有する積層体と、
    前記積層体を貫通するように前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部に複数のメモリセルを形成する複数のピラーと、
    前記階段部の各段に配置され、前記各段の前記導電層と導通を取るための複数のコンタクトと、を備える半導体記憶装置の製造工程で実施される検査方法であって、
    下層から数えて（ｎ−１）層目（ｎは２以上の整数）の導電層に接続され、表層に露出したプラグがその上面に配置された第１のコンタクトと、
    下層から数えてｎ層目の前記導電層に接続され、上面が絶縁層で覆われた第２のコンタクトと、
    下層から数えて（ｎ＋１）層目の前記導電層に接続され、表層に露出したプラグがその上面に配置された第３のコンタクトと、に電子線を照射し、
    前記第１のコンタクトと前記第２のコンタクトと前記第３のコンタクトとでそれぞれ観測される電位コントラストに基づき、少なくとも前記第２のコンタクトに接続される前記導電層に階層間のショートが生じているか否かを判定する、
    検査方法。
  4. 前記第２のコンタクトに接続される前記導電層に階層間のショートが生じていない場合には、前記第２のコンタクトは第１の明度で観測され、前記第１のコンタクトと前記第３のコンタクトとは前記第１の明度よりも低い第２の明度で観測され、
    前記第２のコンタクトに接続される前記導電層に階層間のショートが生じている場合には、前記第２のコンタクトは前記第１の明度より低く前記第２の明度以上の第３の明度で観測される、
    請求項３に記載の検査方法。
  5. 前記電子線を照射するときは、
    予備帯電を行って、少なくとも前記第１のコンタクト及び前記第３のコンタクトを正に帯電させ、
    本検査では、前記第１のコンタクト、前記第２のコンタクト、及び前記第３のコンタクトから放出される電子を検出する、
    請求項３または請求項４に記載の検査方法。
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