JP2011522346A - 不揮発性メモリの読み出しスループットを増加させる方法 - Google Patents

不揮発性メモリの読み出しスループットを増加させる方法 Download PDF

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Abstract

対象の記憶素子にワードライン電圧が伝播した直後であり、かつ、対象ではないその他の記憶素子に伝播するよりも前に、対象の記憶素子を検出することによって、不揮発性メモリデバイスの読み出しスループットを増加させる。電圧がワードライン全体に伝播するまで待つことにより生じる遅延を回避する。検出は、プログラミング中に検証動作として、又は、プログラミング後に、ユーザデータが読み出された場合に実施することができる。さらに、例えば検出アンプによって、複数の記憶素子を同時に検出してもよい。対象の記憶素子からのデータは処理され、それ以外の記憶素子からのデータは破棄される。どの記憶素子が検証中であるか、又は、読み出しコマンドが要求したデータを含んでいるかを識別することで、対象の記憶素子の検出を行う時間を設定することができる。

Description

本発明は、メモリデバイスに関する。
半導体メモリは、様々な電子デバイスで使われることが一般的になってきている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピュータ、非モバイルコンピュータ、及び他の装置に使用されている。電気的消去・書き込み可能型読出専用メモリ（ＥＥＰＲＯＭ）とフラッシュメモリは、最も普及している不揮発性半導体メモリである。フラッシュメモリでは、ある種のＥＥＰＲＯＭもそうであるが、通常のフル装備のＥＥＰＲＯＭとは異なり、全メモリアレイまたは一部分のメモリの内容を、１ステップで消去することができる。
通常のＥＥＰＲＯＭとフラッシュメモリは、半導体基板内のチャネル領域上に配置され、そのチャネル領域から絶縁されているフローティングゲートを有している。フローティングゲートは、ソース領域とドレイン領域の間に配置されている。フローティングゲートの上に、そのフローティングゲートから絶縁されている制御ゲートが設けられている。このように形成されているトランジスタの閾値電圧（ＶＴＨ）は、フローティングゲート上に保持されている電荷量によって制御される。即ち、トランジスタをオンしてソースとドレインの間の導通させるために制御ゲートに印加すべき電圧の最小量は、そのフローティングゲート上の電荷量レベルにより制御される。
ある種のＥＥＰＲＯＭとフラッシュメモリデバイスは、２つの範囲の電荷量を蓄えるために使われるフローティングゲートを備えており、それゆえ、その記憶素子は、２つの状態、即ち、消去状態とプログラムされた状態、の間でプログラム／消去が行われる。このようなフラッシュメモリデバイスは、各記憶素子が１ビットデータを記憶することができるので、バイナリフラッシュメモリデバイスと呼ばれることがある。
マルチステートセル（マルチレベルと称することもある）フラッシュメモリデバイスが、複数の区別された許容された／有効なプログラムされた閾値電圧範囲を特定することによって実現されている。それぞれの閾値電圧範囲は、そのメモリデバイスでエンコードされるデータビットの組の所定の値に対応する。例えば、各メモリ素子は２ビットのデータを記憶することができ、４つの異なる電荷帯のうちの１つの状態となる。
通常、プログラム動作において制御ゲートに印加されるプログラム電圧ＶＰＧＭは、時間の経過に伴って大きさが増大する一連のパルスとして印加される。実際には、プログラム電圧は、複数の記憶素子の制御ゲートと接続されたワードラインに印加される。実際、制御ゲートは、ワードラインの一部によって構成されてもよい。一つのアプローチとしては、パルスの大きさは、連続する１パルス毎に、例えば０．２−０．４Ｖの既定のステップサイズずつ増加する。プログラムパルスとプログラムパルスの間の期間に検証動作が実行される。即ち、並列にプログラムされている素子グループの各素子のプログラムレベルは、連続するパルスとパルスの間に読み出され、素子がプログラム中の検証レベルと等しいか或いはそれ以上であるか否かが判定される。マルチステートフラッシュメモリ素子のアレイでは、素子の状態毎に検証処理が実行され、その素子がデータに対応する検証レベルに達したか否かが判定される。例えば、４つの状態のいずれかにデータを記憶可能なマルチステート記憶素子では、３つの比較点での検証動作が必要とされる。検証動作では、読み出し中の記憶素子に接続されているワードラインに一連の検証電圧を印加し、検証電圧を印加する度に、これらの記憶素子が導通しているかどうかを、対応するビットラインと検出アンプによって検出する。
さらに、ＥＥＰＲＯＭ、或いは、ＮＡＮＤフラッシュメモリデバイスのようなフラッシュメモリデバイスのＮＡＮＤストリングをプログラミングする場合は、通常は、制御ゲートにＶＰＧＭが印加されるとともにビットラインが接地され、それによって、セル、或いはメモリ素子（即ち、記憶素子）のチャネルからフローティングゲートへ電子が注入される。フローティングゲートに電子が蓄積されると、フローティングゲートが負に帯電し、メモリ素子の閾値電圧が上昇し、メモリ素子がプログラムされた状態となる。そのようなプログラミングに関するさらなる情報は米国特許第６，８５９，３９７号、及び第６，９１７，５４２号に開示されている。両者の文献の内容は、その全体を参照することにより本明細書に組み込まれる。
さらに、プログラミングの後に実行される読み出し動作では、一連の読み出し基準電圧が読み出される記憶素子の組に印加され、どの読み出し基準電圧が記憶素子を導通させるのかについての判断がなされる。複数の読み出し基準電圧は、記憶素子のデータ状態が区別可能となるように設定される。例えば、ｎ個の使用可能なデータ状態を使用する場合には、通常、ｎ‐１個の読み出し電圧レベルを連続的に記憶素子に印加して、記憶素子の状態を確認する必要がある。プログラミング処理の一部として行われる検証と、プログラミング後に行われる読み出しの両方は、読み出し動作とみなすことができる。
しかし、通常、このような読み出し動作では、検証又は読み出し電圧のワードライン全体に沿った伝播時間に基づいて設定された遅延が必要となる。このため、スループットを常に最適化された状態にしておくことができない。
本発明は不揮発性記憶システムの読み出し中におけるスループットを最適化する方法を提供する。
１つの実施例では、不揮発性記憶装置を動作させる方法は、選択されたワードラインの一端に制御ゲート電圧を印加するステップを有する。選択されたワードラインは、これに沿って配置された１組の不揮発性記憶素子に接続されている。この方法はさらに、前記１組の不揮発性記憶素子の中の第１サブセットの不揮発性記憶素子を、この第１サブセット内の全ての不揮発性記憶素子に制御ゲート電圧が到達した後に検出するステップと、前記１組の不揮発性記憶素子の中の第２サブセットの不揮発性記憶素子を、この第２サブセット内の全ての不揮発性記憶素子に制御ゲート電圧が到達するよりも以前に検出するステップを有する。
別の実施例では、不揮発性記憶装置を動作させる方法は、選択されたワードラインの一端に電圧を印加するステップを有する。選択されたワードラインは、これに沿って配置された１組の不揮発性記憶素子に接続されている。電圧は、不揮発性記憶素子に伝播する。この方法はさらに、（ａ）ワードラインの一端から少なくとも第１不揮発性記憶素子まで電圧が伝播する時間に基づいて、前記１組の不揮発性記憶素子内の検出可能状態にある少なくとも第１不揮発性記憶素子と、（ｂ）ワードラインの一端から少なくとも第２不揮発性記憶素子まで電圧が伝播する時間に基づいて、前記１組の不揮発性記憶素子内のまだ検出可能状態にない少なくとも第２不揮発性記憶素子を同時に検出するステップを有する。さらに、少なくとも第１不揮発性記憶素子を検出して得られたデータは処理され、少なくとも第２不揮発性記憶素子を検出して得られたデータは無視される。
別の実施例では、記憶システムは、１組の不揮発性記憶素子と、この１組の不揮発性記憶素子に接続されているワードラインと、少なくとも１つの制御回路を備えている。少なくとも１つの制御回路は、選択されたワードラインの一端に制御ゲート電圧を加えるステップと、１組の不揮発性記憶素子の中の第１サブセットの不揮発性記憶素子を、この第１サブセット内の全ての不揮発性記憶素子に制御ゲート電圧が到達した後に検出するステップと、前記１組の不揮発性記憶素子の中の第２サブセットの不揮発性記憶素子を、この第２サブセット内の全ての不揮発性記憶素子に制御ゲート電圧が到達するよりも前に検出するステップを実行する。
別の実施例では、不揮発性記憶装置を動作させる方法は、読み出しコマンドを受信するステップと、選択されたワードラインと接続されている１組の不揮発性記憶素子のうちの第１サブセットを、読み出しコマンドが要求するデータを含むものとして識別するステップを有する。この方法は、さらに、この識別に基づいて第１サブセットを検出するための指定時間を決定するステップと、選択されたワードラインの一端に制御ゲート電圧を印加するステップと、第１サブセットの不揮発性記憶素子を指定時間に検出するステップと、第２サブセットの不揮発性記憶素子を指定時間に検出するステップを有する。指定時間において、制御ゲート電圧は第１サブセット内の全ての不揮発性記憶素子に到達しているが、第２サブセット内の全ての不揮発性記憶素子には到達していない。
ここで提示された方法を実施するための類似の方法、システム、コンピュータで読み出し可能又はプロセッサで読み出し可能な記憶装置も提供される。
ＮＡＮＤストリングの上面図である。 図１のＮＡＮＤストリングの等価回路図である。 ＮＡＮＤフラッシュ記憶素子のアレイのブロック線図である。 基板上に形成されたＮＡＮＤストリングの断面図を示す図である。 記憶素子のブロックを示す図である。 全ビットライン構成で、複数のサブセットに配置された１組の記憶素子を示す図である。 複数のサブセットにて配置された１組の記憶素子を、奇数‐偶数ビットライン構成で示す図である。 ワードライン電圧と数種の電圧を読み出す時間との関係を示す図である。 プログラミングの最中に使用されるパルス列を示す図である。 ワードライン電圧と１つの電圧の読み出し時間との関係を、ワードラインに沿った複数の異なる位置について示す図である。 プログラミング方法を示す図である。 読み出し方法を示す図である。 ＮＡＮＤフラッシュ記憶素子のアレイのブロック線図である。 ホストコントローラ及びメモリ装置の全体図を示す図である。 シングル行／列デコーダと読み出し／書き込み回路を用いた不揮発性記憶システムのブロック図である。
本発明は、不揮発性記憶システムにおける読み出し動作中のスループットを最適化する方法及び装置を提供する。
本発明を適用するのに適した一つの記憶システムの一例は、２つの選択ゲート間に複数のトランジスタを直列配置したＮＡＮＤフラッシュメモリ構造を用いている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図１は、１つのＮＡＮＤストリングの上面図である。図２は、その等価回路図である。図１、２に示されるＮＡＮＤストリングは、直列に接続されており、第１セレクトゲート１２０と第２セレクトゲート１２２に挟まれている４つのトランジスタ１００、１０２、１０４、１０６を備えている。セレクトゲート１２０は、ＮＡＮＤストリングのビットライン１２６への接続を開閉する。セレクトゲート１２２は、ＮＡＮＤストリングのソースライン１２８への接続を開閉する。セレクトゲート１２０は制御ゲート１２０ＣＧに適切な電圧を印加することで制御される。セレクトゲート１２２は制御ゲート１２２ＣＧに適切な電圧を印加することで制御される。各トランジスタ１００、１０２、１０４、１０６は、制御ゲートとフローティングゲートを備えている。トランジスタ１００は制御ゲート１００ＣＧとフローティングゲート１００ＦＧを備える。トランジスタ１０２は制御ゲート１０２ＣＧとフローティングゲート１０２ＦＧを備える。トランジスタ１０４は制御ゲート１０４ＣＧとフローティングゲート１０４ＦＧを備える。トランジスタ１０６は制御ゲート１０６ＣＧとフローティングゲート１０６ＦＧを備える。制御ゲート１００ＣＧはワードラインＷＬ３に接続されており、制御ゲート１０２ＣＧはワードラインＷＬ２に接続されており、制御ゲート１０４ＣＧはワードラインＷＬ１に接続されており、制御ゲート１０６ＣＧはワードラインＷＬ０に接続されている。制御ゲートは、ワードラインの一部として構成されてもよい。一実施形態では、トランジスタ １００、１０２、１０４、１０６のそれぞれは記憶素子であり、メモリセルと呼ばれることがある。別の実施形態では、記憶素子は複数のトランジスタを備えていてもよく、又は、図１、２に示される態様とは異なるものであってもよい。セレクトゲート１２０は、選択ラインＳＧＤ（ドレイン選択ゲート）に接続される。セレクトゲート１２２は、選択ラインＳＧＳ（ソース選択ゲート）に接続される。
図３は、３つのＮＡＮＤストリングの回路図である。ＮＡＮＤ構造を用いたフラッシュメモリシステムの典型的なアーキテクチャは、複数のＮＡＮＤストリングを備えている。例えば、多くのＮＡＮＤストリングを備えたメモリアレイの中の３つのＮＡＮＤストリング３２０、３４０、３６０が示されている。ＮＡＮＤストリングのそれぞれは、２つの選択ゲートと４つの記憶素子を備えている。４つの記憶素子は簡潔に図示されているものの、近年のＮＡＮＤストリングは、例えば最大で３２個又は６４個の記憶素子を有することができる。
例えば、ＮＡＮＤストリング３２０は選択ゲート３２２、３２７と記憶素子３２３〜３２６を備えており、ＮＡＮＤストリング３４０は選択ゲート３４２、３４７と記憶素子３４３〜３４６を備えており、ＮＡＮＤストリング３６０は選択ゲート３６２、３６７と記憶素子３６３〜３６６を備えている。それぞれのＮＡＮＤストリングは（例えば選択ゲート３２７、３４７、又は３６７等の）各自の選択ゲートによってソースラインに接続されている。選択ラインＳＧＳは、ソース側選択ゲートを制御するのに用いられる。ＮＡＮＤストリング３２０、３４０、３６０は、選択ゲート３２２、３４２、３６２等の選択トランジスタによって、ビットライン３２１、３４１、３６１にそれぞれ接続されている。これらの選択トランジスタは、ドレイン選択ラインＳＧＤによって制御される。他の実施形態では、選択ラインは複数のＮＡＮＤストリングに共通とされている必要はない。すなわち、異なるＮＡＮＤストリングに異なる選択ラインが接続されていてもよい。ワードラインＷＬ３は、記憶素子３２３、３４３、３６３の制御ゲートに接続されている。ワードラインＷＬ２は、記憶素子３２４、３４４、３６４の制御ゲートに接続されている。ワードラインＷＬ１は、記憶素子３２５、３４５、３６５の制御ゲートに接続されている。ワードラインＷＬ０は、記憶素子３２６、３４６、３６６の制御ゲートに接続されている。このように、各ビットラインとそれぞれのＮＡＮＤストリングは、アレイあるいは１組の記憶素子の列を備えている。（ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０等の）ワードラインは、当該アレイ又は組の行を備えている。それぞれのワードラインは、行に含まれるそれぞれの記憶素子の制御ゲートを接続する。あるいは、制御ゲートは、ワードラインそのものによって構成されていてもよい。例えば、ワードラインＷＬ２は、記憶素子３２４、３４４、３６４の制御ゲートを提供する。実際には、１つのワードラインに何千個もの記憶素子が存在しうる。
それぞれの記憶素子はデータを記憶することができる。例えば、１ビットのデジタルデータを記憶するときは、記憶素子の利用可能な閾値電圧（ＶＴＨ）の範囲は、論理データ「１」と「０」を割り当てられる２つの範囲に分割される。ＮＡＮＤタイプのフラッシュメモリの一例では、前記ＶＴＨは、記憶素子が消去された後に負となり、論理「１」として定義される。プログラム動作後の前記ＶＴＨは正であり、論理「０」として定義される。ＶＴＨが負であり、読み出しが試行されると、記憶素子がオンして論理「１」が記憶されていることが示される。前記ＶＴＨが正であり、読み出し動作が試行されると、記憶素子はオンにならず、論理「０」が記憶されていることが示される。また、記憶素子は、例えば複数ビットのデジタルデータ等の複数のレベルの情報も記憶できる。このケースでは、ＶＴＨ値の範囲はデータレベルの数に分割される。例えば、４つのレベルの情報が記憶されている場合には、データ値「１１」、「１０」、「０１」、及び、「００」に割り当てられる４つのＶＴＨ範囲がある。ＮＡＮＤタイプのメモリの一例では、消去動作後の前記ＶＴＨは負となり、「１１」として定義される。正のＶＴＨ値は「１０」、「０１」及び「００」の状態のために使用される。記憶素子に書き込まれるデータと、素子の閾値電圧範囲との特定の関係は、記憶素子のために採用されるデータ符号化方式に依存する。例えば、両出願の全体を参照することにより本明細書に組み込まれる米国特許第６，２２２，７６２号及び米国特許第７，２３７，０７４号が、マルチステートフラッシュ記憶素子のための多様なデータ符号化方式を説明している。
ＮＡＮＤタイプのフラッシュメモリ及びその動作の関連性のある例は、それぞれが参照することにより本明細書に組み込まれる米国特許番号第５，３８６，４２２号、第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号、第６，４５６，５２８号、及び第６，５２２，５８０号に示されている。
フラッシュ記憶素子をプログラミングするときには、プログラム電圧が記憶素子の制御ゲートに印加されるとともに、記憶素子に接続されているビットラインが接地される。電子がチャネルからフローティングゲートに注入される。電子がフローティングゲートに蓄積すると、フローティングゲートは負に帯電し、記憶素子のＶＴＨが上昇する。プログラミング中の記憶素子の制御ゲートにプログラム電圧を印加するために、そのプログラム電圧は適切なワードライン上に印加される。上述したように、各ＮＡＮＤストリング中の１つの記憶素子が同じワードラインを共有している。例えば、図３の記憶素子３２４をプログラミングするときには、プログラム電圧は記憶素子３４４と３６４の制御ゲートにも印加される。未選択の記憶素子３４４と３６４は、プログラムディスターブを受けることがある。プログラムディスターブは、比較的高いプログラム電圧を選択された記憶素子にかけることにより、選択された記憶素子と同じワードライン上の未選択の記憶素子が意図しないでプログラミングを受ける際に生じる。
図４は、基板上に形成されたＮＡＮＤストリングの断面図を示す。図は簡略化されており、縮尺どおりではない。ＮＡＮＤストリング４００は、ソース側選択ゲート４０６と、ドレイン側選択ゲート４２４と、基板４９０上に形成される８個の記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０及び４２２とを有する。複数のソース／ドレイン領域（その一例はソース／ドレイン領域４３０である）が、各記憶素子と選択ゲート４０６及び４２４の両側に形成されている。一つのアプローチでは、基板４９０は、３重ウェル技術を採用しており、ｎウェル領域４９４の中にｐウェル領域４９２が形成されており、これがｐ型基板領域４９６の中に形成されている。ＮＡＮＤストリングとその不揮発性記憶素子は、少なくとも部分的には、ｐウェル領域上に形成されている。ビットライン４２６にはＶＢＬの電位が供給されるとともに、ソース供給ライン４０４にはＶＳＯＵＲＣＥの電位が供給される。端子４０３を介してｎウェル領域４９４に電圧が印加され、端子４０２を介してｐウェル領域４９２に電圧が印加される。
読み出し処理の間、記憶素子４１４及び図示しないそのほかの記憶素子に関係付けられた選択ワードライン（この例ではＷＬ３である）に制御ゲート電圧ＶＣＧＲが印加される。なお、記憶素子の制御ゲートは、ワードラインの一部として構成され得ることに留意されたい。例えば、ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、及びＷＬ７は、それぞれ、記憶素子４０８、４１０、４１２、４１４、４１６、４１８、４２０、及び４２２の制御ゲートを通じて伸びている場合があることに留意されたい。一つの可能な方式では、ＮＡＮＤストリング４００に関係付けられた残りのワードラインに読み出しパス電圧ＶＲＥＡＤが印加される。選択ゲート４０６と４２４には夫々、ＶＳＧＳとＶＳＧＤが印加される。
図５は、記憶素子のブロックを示す。１つの実施例では、ＮＡＮＤフラッシュＥＥＰＲＯＭは１０２４個のブロックに区分することができる。各ブロックに記憶されるデータは、一斉に消去可能である。実施形態では、ブロックは一斉に消去可能な記憶素子の最小単位である。この例では、各ブロックに、ビットラインＢＬ０、ＢＬ１、・・・ＢＬ４２５５に対応する４，２５６の列が存在する。全ビットライン（ＡＢＬ）アーキテクチャと呼ばれる一実施形態では、ブロックの全ビットラインは、読み出し動作及びプログラミング動作中に同時に選択される。共通のワードラインに沿っており、任意のビットラインに接続される記憶素子は、同時にプログラミングされる。
図示された例では、８個の記憶素子が直列に連結され、ＮＡＮＤストリングを形成している。８本のデータワードラインＷＬ０〜ＷＬ７が存在する。ＮＡＮＤストリングは、ダミー記憶素子とこれに対応するワードラインをさらに備えていてもよい。他の実施形態では、ＮＡＮＤストリングは、８個より多い、或いは少ない個数のデータ記憶素子を有していてもよい。データメモリセルは、ユーザデータ或いはシステムデータを記憶することができる。ダミーメモリセルは、通常、ユーザデータやシステムデータの記憶には使われない。
各ＮＡＮＤストリングの１つの端子は、（選択ゲートドレインラインＳＧＤに接続される）ドレイン選択ゲートを介して対応するビットラインに接続されており、別の端子が（選択ゲートソースラインＳＧＳに接続される）ソース選択ゲートを介して共通ソース５０５に接続されている。すなわち、共通ソース５０５は各ＮＡＮＤストリングに接続されている。
奇数−偶数アーキテクチャと呼ばれる一実施形態では、ビットラインは偶数ビットライン（ＢＬｅ）と奇数ビットライン（ＢＬｏ）に分割される。この場合、共通ワードラインに沿っており、奇数ビットラインに接続されている記憶素子群は同時にプログラミングされ、共通ワードラインに沿っており、偶数ビットラインに接続されている記憶素子群は別のタイミングで同時にプログラミングされる。各ブロックでは、列は偶数列と奇数列に分割される。
読み出し動作及びプログラミング動作の１つの構成の間に、４，２５６個の記憶素子が同時に選択される。選択された記憶素子は、同じワードラインを有しており、共通の物理ページの一部である。従って、１論理ページを形成する５３２バイトのデータを同時に読み出し、あるいは、プログラミングすることが可能であり、１ブロックのメモリが少なくとも８論理ページを記憶できる。この例では、物理ページと論理ページが同じであるものの、一般的にはこれは必須ではない。例えば、物理ページは複数の論理ページを含んでいてもよい。論理ページは、通常、同時に書き込み（プログラム）される記憶素子の最小の組である。マルチステート記憶素子の場合、各記憶素子が２ビットのデータを記憶し、これらの２ビットのそれぞれが別のページに記憶される場合、１ブロックは１６の論理ページを記憶する。他のサイズのブロック及びページを使用することも可能である。
ＡＢＬアーキテクチャ又は奇数−偶数アーキテクチャの何れの場合も、ｐ−ウェルを（例えば２０Ｖの）消去電圧に上昇させ、選択されたブロックのワードラインを接地することによって、記憶素子を消去できる。ソースライン及びビットラインはフローティングされる。消去処理は、ブロックに対して一度に、または、ある種のフラッシュメモリデバイスでは、少数のブロックに対して一度に実行される。電子は、記憶素子のフローティングゲートからｐ−ウェル領域に移され、記憶素子のＶＴＨが負となる。
読出し及び検証動作では、選択ゲート（ＳＧＤとＳＧＳ）は２．５〜４．５Ｖの範囲の電圧に接続され、未選択ワードラインは（一般的に４．５〜６Ｖの範囲の）読出しパス電圧ＶＲＥＡＤまで上昇され、これによりトランジスタをパスゲートとして動作させる。選択ワードラインは各読出し及び検証動作について特定されているレベルの電圧に接続され、接続された記憶素子のＶＴＨがそのレベル以上であるか以下であるかが判断される。例えば、２レベル記憶素子の読出し動作において、ＶＴＨが０Ｖより大きいか否かを検出するために、選択ワードラインは接地されていてもよい。２レベル記憶素子の検証動作において、例えば、ＶＴＨが少なくとも０．８Ｖに達したか否かを検証するために、選択ワードラインは０．８Ｖに接続されていてもよい。ソースとｐ−ウェルには０Ｖが印加される。選択ビットラインは、例えば０．７Ｖ等のレベルにプレチャージされる。ＶＴＨがワードラインの読出し又は検証レベルよりも大きい場合、対象の記憶素子に関連付けられているビットラインの電位レベルは、記憶素子が導通しないために、高レベルに維持される。一方で、ＶＴＨが読出し又は検証レベルよりも小さかった場合、記憶素子が導通してビットラインを放電するために、対象のビットラインの電位レベルは、（例えば０．５Ｖ等の）低レベルに減少する。このように、１つの実施可能な態様においては、記憶素子の状態はビットラインに接続された電圧コンパレータ検出アンプによって検出することができる。プログラミングと同様に、読出し動作はページ単位で行うことができる。
上記の消去、読出し及び検証動作の詳細は、従来の既知の技法に従って実行される。よって、説明された詳細の多くの部分は、当業者によって変更可能である。その他の消去、読出し及び検証技術が用いられてもよい。
図６は、全ビットライン構成で、複数のサブセットに配置された１組の記憶素子を示す。一般に、全ビットライン構成は、１ページのデータを隣接し合った記憶素子に記憶する。例証的な記憶素子６０５を含む記憶素子の組は、例えばワードライン６１０、６２０、６３０、６４０等の対応するワードラインに沿って配列された複数の記憶素子列を含んでいる。ワードライン電圧源６１５は、プログラミング動作及び読み出し動作中にワードラインに電圧を供給する。通常、１本のワードラインは、プログラミング又は読み出し用として選択された１つ又は複数の記憶素子を含む選択されたワードラインである。これらの記憶素子は、この例ではＢＬ０〜ＢＬ１５と表示されたビットラインに対応している。これらの記憶素子はＮＡＮＤストリングに配列されていてもよい。また、検出アンプは、各ビットラインに対応しており、選択された記憶素子が導通しているか否かを検出する。メモリデバイス内のコントローラは検出アンプにアクセスし、選択された記憶素子が導通しているか否かを判断し、対応するデータを記憶素子の状態を示すバッファに記憶する。読み出し動作の場合には、コントローラは外部ホストに対し、ＲＥＡＤＹ／ＢＵＳＹ信号をＲＥＡＤＹに設定することでこのデータをバッファから読み出せると通知する。プログラム‐検証動作の場合には、コントローラはこのデータを内部で使用し、選択された記憶素子が目的の状態にプログラムされたことを判断する。検出アンプの全体を参照符号６９０で示す。共通ソースライン６５０も図示されている。
ワードライン電圧源６１５が、選択されたワードラインの一端に電圧を印加すると、電圧はワードラインに沿って有限伝播時間内にワードラインの他端まで伝播する。特に、ＮＡＮＤフラッシュメモリデバイスのような最近のメモリデバイスでは、ページが長くなり、ワードラインＲＣ時定数が大きくなっているので、読み出し動作タイミングも増加している。例えば、多数の記憶素子を１本の共通ワードラインに関連付けることができるが、この場合は伝播が相当に遅延しかねない。図６の例では、単純化した例として、１本のワードラインにつき１６個の記憶素子が接続されている。そのため、検出動作の開始前にワードライン電圧が安定するまでにかかる時間が長くなり、その結果、読み出しに比較的時間がかかってしまう。ページ読み込み時間を短縮する方法が望まれている。
具体的には、ワードライン電圧を、ワードラインのその物理的な一端（例えば端部付近（図６のワードラインの１つの左側など））に印加することにより、ワードラインの電圧印加された端部付近に近い部分の方が、他端（例えば反対側に近い部分（図６の１本のワードラインの右側など））よりも電圧がより早く安定レベルに落ち着く。通常、電圧は、選択されていないワードラインにも、選択されたワードラインへの印加レベルとは違った電圧レベルで印加される点に注意されたい。一般に、電圧は時間の経過と共に、又、ワードラインの電圧印加端部付近から離れるに従って落ち着いてくる。別の構成では、ワードライン電圧はワードラインの別の端部に印加され、例えば、奇数ワードラインの左側や、偶数ワードラインの右側にも電圧を印加できる点に留意されたい。伝播時間に関して説明した原理は、電圧がワードラインのどちら側に印加するかに係わらず同じである。
その結果、ワードライン全体において電圧が落ち着くのを待つことなく、ワードラインの電圧印加端部に近い記憶素子の検出を、その反対側の端部に近い記憶素子よりも早く開始することができる。検出動作の期間が一定であるので、このことは、電圧印加端部付近の記憶素子のデータは、電圧印加端部から離れた記憶素子のデータよりも早く、メモリの外へ（即ちバッファからホストへ）移動させる準備が整うことを意味する。このアプローチでは、読み出し時間と送り出し時間を含む読み出し動作全体の時間を短縮することができる。また、いくつかのケースでは、１本のワードラインに接続された記憶素子の一部のみからデータを読みだすことが望ましい場合がある。この場合、読み出したい記憶素子においてワードライン電圧が落ち着けば、ワードライン全体でワードライン電圧が落ち着く前に、１本のワードラインの全ての記憶素子を同時に読み出すことが可能である。このアプローチでは本質的に、ワードライン電圧が落ち着いていない状態の記憶素子から不要なデータも読み出してしまうことになる。これらの記憶素子はワードライン電圧が正確な既知のレベルにはないため、正しく読み出すことはできない。このデータは役に立たないので無視／破棄してしまってよい。このような役に立たないデータを読み出した場合でも特に障害はない。実際には、特定の検出アンプ又は他の検出構成部分を起動させる機能を持つ必要がなくなるため、こうした役に立たないデータを検出して無視することは有利な場合もある。
様々な態様での実施が可能である。１つの可能なアプローチでは、１ページ又は複数ページのデータを記憶する記憶素子の複数の組を、複数のサブセットに分割することができる。例えば、図６では４個のサブセット、すなわち、サブセット１（６７０）、サブセット２（６７５）、サブセット３（６８０）、サブセット４（６８５）が示されている。このケースでは、各サブセットは１本のワードライン毎に４個の記憶素子を有している。しかしながら、サイズの異なるサブセットを使用することもできる。例えば、サブセットのサイズは、ワードラインの電圧印加端部からの距離の関数として次第に小さく又は大きくなってもよい。次第に小さくなるサブセットサイズの一例は、それぞれ８個、４個、２個、２個の記憶素子を持ったサブセット１、２、３、４である。よって、サブセットのサイズは、電圧印加端部からの距離が増すに従って徐々に小さくなっている。次第に大きくなるサブセットサイズの一例は、それぞれ２個、２個、４個、８個の記憶素子を持ったサブセット１、２、３、４である。よって、サブセットのサイズは、電圧印加端部からの距離が増すに従って徐々に大きくなっている。その他のアプローチでは、これ以外の左右対称なサブセットサイズ、例えばそれぞれ２個、６個、６個、２個の記憶素子を持ったサブセット１、２、３、４を用いることができる。その他様々なアプローチが可能である。一般に、サブセットのサイズは均等であっても、異なっていてもよい。
さらに、サブセットのサイズはページサイズと一致していても、ページサイズよりも小さい又は大きいものであってもよい。ページとは、ホストデバイスがユニットとして書き込むデータの最小単位である。そのためサブセットは、１ページ全体のビット、若しくは１ページ全体よりも多い又は少ないデータのビットを記憶する複数の記憶素子を含むことができる。
記憶素子をサブセットに分割することで、タイミングスキームを生成できるようになる。タイミングスキームは、適切なサブセットのワードライン電圧が落ち着くとすぐにそのサブセットに対する検出動作を開始する。例えば図６では、サブセット１は、ワードライン電圧がこのサブセット内の全ての記憶素子に伝播し次第検出可能になる。ワードライン電圧が或る位置においてそこでの安定状態レベルに到達した場合には、ワードライン電圧はワードラインに沿ってその位置まで伝播したと考えられる。同様に、サブセット２は、ワードライン電圧がそのサブセット内の全ての記憶素子に伝播し次第検出可能となる。
図７は、複数のサブセットに配置された１組の記憶素子を、奇数‐偶数ビットライン構成で示している。奇数‐偶数ビットライン構成は一般に、異なるページのデータを奇数及び偶数番号が付いたビットラインに記憶する。例えば、或るページを奇数番号のビットラインに、別のページを偶数番号のビットラインに記憶する。このアーキテクチャにより、隣接する記憶素子同士の間での交差‐結合干渉が除去又は低減される。記憶素子は、奇数番号が付いたビットライン（ＢＬｏ０〜ＢＬｏ７）と、偶数番号が付いたビットライン（ＢＬｅ０〜ＢＬｅ７）に接続されている。ここで、１つの実現例におけるサブセットの配列は図６のものと同じである。しかし、プログラミング／検証又は読み出しに関与するのは１つ置きのビットラインのみである。
図８ａは、種々の読出し電圧におけるワードライン電圧と時間との関係を示す。記憶素子の読み出し動作では、記憶素子の閾電圧分布がどのデータ状態を表しているかが判断される。ｎ個の使用可能なデータ状態が使用されている場合には、ｎ‐１個の読み出しレベルが用いられる。この例では８個のデータ状態を仮定しているが、状態の数はこれよりも少なくても、多くてもよい。選択されたワードラインにそれぞれの読み出し電圧レベルが連続して印加され、１つ又は複数の選択された記憶素子が検出され、これらの記憶素子が導通するか否かが判断される。素子が導通すれば、ワードライン電圧が閾値電圧を超えたことを意味する。素子が導通しない場合には、ワードライン電圧が閾値電圧未満である。読み出されている記憶素子が１つだけであれば、必ずしも全ての読み出し電圧を印加せずともその状態を確定することができる。だが通常は、共通のワードラインの複数の記憶素子の同時読み出しを行う場合に、全ての読み出し電圧が使用される。
さらに、正確な大きさを検出できるように読み出し電圧が安定状態に到達すると、記憶素子は各読み出しレベルで検出される。図８はワードラインに沿った固定位置での読み出し電圧を示す。同図は、読み出し電圧は上昇後、各々の読み出しレベルにて横ばいになり、続いて次の読み出しレベルまで再び上昇し、これが全ての読み出しレベルが網羅されるまで続けられる様子を示している。ワードラインに沿った別の位置でもこれと同様の電圧対時間の関係が生じる。先に述べたように、安定値に達するまでに掛かる時間は、電圧が印加されるワードラインの端部からの距離が延びるに従って長くなる。
図８ｂはプログラミングの最中に使用されるパルス列を示す。通常、読み出し動作のフォームである検証動作がプログラムパルスとプログラムパルスの間に実行される。例えば、プログラミングの最中に、連続的に上昇するプログラム電圧ＶＰＧＭ１（８０５）、ＶＰＧＭ２（８１０）、ＶＰＧＭ３（８１５）などを含むパルス列８００が選択されたワードラインに印加される。隣接し合うプログラムパルスとプログラムパルスの間には、図８ａの読み出し電圧と大きさは異なるが類似した検証電圧の組８２０、８２５、８３０、・・・が存在する。ｎ個のデータ状態が存在する場合には、検証電圧の各組は最大でｎ‐１個の検証電圧を含む。いくつかのケースでは、ｎ‐１個よりも少ない検証電圧を使用できる。例えば、パルス列の初期にはまだ高い状態には達していないと予測されるため、低い状態のみが検証されうる。さらに、プログラム中の記憶素子が１つだけであれば、必ずしも全ての検証電圧を印加せずとも目的のデータ状態に達したか否かを確定できる。しかしながら、通常は、共通のワードラインの複数の記憶素子が同時にプログラムされる場合に、全ての検証電圧が使用される。
図８ｃは、ワードライン上の異なる位置におけるワードライン電圧と１つの電圧読み出し時間との関係示す。時間＝０は、電圧が最初にワードラインの端部に印加された時を示す。ＶＣＧＲ１は、安定状態にある制御ゲート読み出し電圧の一例であり、さらにこれは最低の読み出し電圧である。曲線８４０、８４２、８４４、８４６は、サブセット１（６７０）、サブセット２（６７５）、サブセット３（６８０）、サブセット４（６８５）の電圧を示す（同様に図６、図７も参照）。サブセット毎の電圧の位置は、ワードライン電圧が印加されたワードラインの電圧印加端部から最も離れた記憶素子である。よって、例えば、曲線８４０は図６のＢＬ３又は図７のＢＬｅ１に接続された記憶素子の電圧を示し、曲線８４２は図６のＢＬ７又は図７のビットラインＢＬｅ３に接続された記憶素子の電圧を示し、曲線８４４は図６のＢＬ１１又は図７のビットラインＢＬｅ５に接続された記憶素子の電圧を示し、曲線８４６は図６のＢＬ１５又は図７のビットラインＢＬｅ７に接続された記憶素子の電圧を示す。
図面からわかるように、ワードラインの電圧印加端部から離れた場所に在るサブセットほど、電圧が安定値（このケースではＶＣＧＲ１）に達するまでに要する時間が長くなり、又は、安定状態値の何らかの閾値（例えばＶＣＧＲ１の９５％或いはＶＣＧＲ１よりも０．１Ｖ低い値）に達するまでに要する時間が長くなる。例えば、サブセット１、２、３、４の電圧は、時間ｔ１、ｔ２、ｔ３、ｔ４にてそれぞれＶＣＧＲ１の９５％に達している。
同様の、ワードライン電圧と時間との関係は、後続のワードライン上での電圧上昇においても見られる。例えば、ＶＣＧＲ１で検出が実行された後に、ワードライン電圧は次の読み出しレベルＶＣＧＲ２へ上昇する。一般に、ワードライン電圧とワードライン電圧の間のステップサイズが等しい場合には、電圧が次の安定値に達するまでの時間は、ワードライン上での位置で同一又はほぼ同一になる。電圧間のステップサイズが等しくない場合は、電圧が次の安定状態値に達するまでの時間は、ステップサイズが大きいと長くなり、ステップサイズが小さいと短くなる。図８ｃのデータは、メモリデバイスの試験、及び／又は、ワードラインのＲＣ時定数を説明する理論計算によって得られる。１つのアプローチでは、時間値ｔ１、ｔ２、ｔ３、ｔ４は、１つ又は複数の記憶素子の検出の開始時を決定するために、取得されてメモリデバイスの論理部分に記憶される遅延である。
先に述べたように、これと類似するデータを検証動作について取得することもできる。実際、読み出しレベルの場合と同様に、複数の検証レベルでステップサイズが同一である場合には、遅延が同じになる。
さらに、使用するサブセットの数は、必要なオーバーヘッドデータの量に影響する点にも留意されたい。例として、例えば１つの記憶素子のサブセットサイズを得るために、１本のワードライン上の各記憶素子に別個の遅延を設けることが可能であるが、これにより、さらなるオーバーヘッドデータの記憶が必要となる。
上記したこの例では、ワードラインは記憶素子から成る同等の４グループ又はサブセットに分割されている。ワードライン上の記憶素子の総数がＮ個である場合、第１サブセットは記憶素子１〜Ｎ／４を、第２サブセットは記憶素子１／４Ｎ＋１〜１／２Ｎを、第３サブセットは記憶素子１／２Ｎ＋１〜３／４Ｎを、第４サブセットは記憶素子３／４Ｎ〜Ｎを含む。図８ｃは、このような各々のサブセットの端部（例えば記憶素子Ｎ／４、Ｎ／２、３／４Ｎ、Ｎ）におけるワードライン電圧の変化を、ワードラインの電圧印加端部に電圧が印加されてからの時間の経過と共に概略的に示す。
検出工程において、検出アンプからのデータはメモリデバイスのバッファに記憶され、その後バッファからホストへ移動される。例えば、図１２のバッファ１２２０、図１３のバッファ１３５２を参照されたい。検出を開始するには、ワードライン電圧が安定状態レベルに近い特定レベルに達する必要があり、この特定レベルには、安定状態レベルを例えば０．１Ｖのようなデルタ電圧分だけ下回るレベル、又は、安定状態レベルと安定状態レベルの間のステップサイズの例えば９５％といったある割合のレベルがある。第１サブセットの検出は比較的早期にｔ１にて開始しうる。検出動作や記憶素子データをホストが使用できるようにするための他の動作が時間”Ｔ”を必要とすると仮定すると、記憶素子の第１、第２、第３、第４サブセットがホストへ移動可能となる時間はそれぞれｔｌ＋Ｔ、ｔ２＋Ｔ、ｔ３＋Ｔ、ｔ４＋Ｔとなる。
上記方法を実施しない場合は、検出動作の開始はワードライン全体で電圧が落ち着いた後、例えばｔ４の後となり、この場合、第１記憶素子データはｔ４＋Ｔ後でないとホストへの移動が可能にならない。よって、ここで提案された、ページ又はその他記憶素子の組をサブセットに分割し、各サブセット毎の最適な検出開始時間を実行する技術によって、メモリデバイス出力部においてデータをより早く使用可能にすることが可能になり、これにより読み出し時間が短縮され、スループットが向上する。
上述の技術を用いて検出のタイミングを設定するというさらに別のケースもあり、有益である。いくつかの用途では、読み出し動作の目標が、必ずしも１ページ全体のデータを取得することではなく、例えば特定の統計的な特徴を評価することである場合等には、１ページの内の統計的評価に必要な一部分のみが必要となる。このようなケースでは、データの検知は、該当するページ部分にてワードライン電圧がアプリケーション分析が可能な程度に落ち着いた時点に開始でき、又、例えばメモリデバイス内のバッファから外部ホストへといったデータの移動は検出の直後に開始できる。この方法を用いれば、読み出し動作を著しく短縮することができる。
さらに別のアプローチでは、１組の記憶素子を検証又は読み出すときに、遅延が最も大きいサブセットに属する記憶素子が識別される。この最も大きい遅延は、対象の記憶素子の同時検出に使用される遅延となる。多くの場合において、対象の記憶素子が下位のサブセット内に含まれている場合には、遅延はその状況における最大の遅延よりも小さくなる。その結果、時間の節約／スループットの向上を実現できる。例えば、対象の記憶素子がサブセット１〜３に含まれ、サブセット４には含まれていない場合、遅延はｔ３である。これに対し、従来のアプローチでは最大の遅延ｔ４が必要となる。こうして、ｔ４‐ｔ３の時間節約が実現される。
さらに、いくつかのアプローチでは、検出中である特定のサブセット用の検出アンプのみが所与の時間に作動される。例えば、サブセット１が検出中である場合には、サブセット１用の検出アンプのみが作動され、サブセット２が検出中である場合には、サブセット２用の検出アンプのみが作動される、などである。しかし、全ての検出アンプを、若しくは検出アンプのいくつかのサブセットを作動させたり、検出アンプのいくつかからのデータを無視することもできる。例えば、サブセット１の検出中に、全てのサブセット１〜４用の検出アンプを作動させるが、一方でサブセット２〜４の検出アンプからのデータを無視／破棄する制御論理を構成することが可能である。同様に、サブセット２の検出中に、サブセット１、３、４の検出アンプからのデータを無視／破棄する制御論理を構成でき、サブセット３の検出中に、サブセット１、２、４の検出アンプからのデータを無視でき、さらに、サブセット４の検出中に、サブセット１〜３の検出アンプからのデータを無視することができる。
このアプローチは、検出アンプが検出を実施する時間の変更や、検出アンプを個別又はグループにて制御する能力を構築することが不要であるため特に有利である。伝播時間に関係なく検出を実施する既存のメモリデバイス設計を用いることができる。例えば、メモリデバイスは、全てのビットライン、全ての奇数ビットライン又は全ての偶数ビットラインの同時検出を実行するように構成されていてよい。このようなケースでは、ワードライン電圧が、少なくとも、例えば検証又は読み出し中の記憶素子のように対象の記憶素子に伝播していれば、ワードライン電圧がワードライン全体に伝播する以前に、早期に検出を実施するように制御論理を構成することができる。前述したように、制御論理は、対象のものではない記憶素子からの検出結果データを無視するようにも構成できる。
いくつかのケースでは、検出アンプをビットラインにより多重化することで、一回の実施でビットラインの一部分のみを検出できるようになっている。例えば、メモリデバイスを、全ビットラインの中の第１半部と第２半部を別個に検出したり、全ての奇数ビットライン、又は全ての偶数ビットラインを検出するように構成できる。このようなケースでは同様の原則が適応される。例えば、図６のビットラインの第１半部、例えばＢＬ０〜ＢＬ７（サブセット１、２を網羅）を全ビットライン検出にて一回で検出し、ビットラインの第２半部、例えばＢＬ８〜ＢＬ１５（サブセット３、４を網羅）を別の一回で検出すると仮定する。さらに、サブセット２内の記憶素子（例えばＢＬ４〜ＢＬ７）と、サブセット３内の記憶素子（例えばＢＬ８〜ＢＬ１１）のみが検出対象であると仮定する。したがって、サブセット１、２の検出時には、検出アンプが送出したサブセット１からのデータは無視することができ、サブセット３、４の検出時には、検出アンプが送出したサブセット４からのデータは無視することができる。
ここで説明された技術は、ワードライン電圧が少なくとも対象の記憶素子に伝播していれば、対象の記憶素子について可能な限り早期に検出を実施し、さらに、例えばワードライン電圧が対象の記憶素子以外の記憶素子に完全に伝播する前に、対象の記憶素子以外の記憶素子からの検出結果データは無視するという原則に基づいて、多くのケースで使用することができる。
したがって、ワードラインの電圧印加端部から第１の不揮発性記憶素子の組までの電圧伝播時間に基づいて検出の準備が整ったこの第１の不揮発性記憶素子の組と、ワードラインの電圧印加端部から第２の不揮発性記憶素子の組までの電圧伝播時間に基づいて検出の準備が整っていないこの第２の不揮発性記憶素子の組とに対して同時に検出を実行することができる。さらに、第１の組の検出結果のデータは、例えばバッファに供給してホストデバイスへ出力という形で処理する一方で、第２組の検出結果のデータは無視することができる。
図９はプログラミング方法を示す。プログラミング動作はステップ９００から開始する。ステップ９０５では、プログラミング中の記憶素子の１つ又は複数のサブセットが識別される。これは例えば、プログラミング中の記憶素子を含んでおり、かつ、ワードラインのワードライン電圧が印加された端部から最も離れた位置にあるサブセットを識別することを含んでもよい。一例として、図６のサブセット１、２、３はプログラミング中の記憶素子を含んでおり、サブセット４はプログラミング中の記憶素子を含んでいない場合がある。このケースでは、サブセット１、２、３が識別されるか、又は少なくともサブセット３がワードラインの電圧印加端部から最も離れているとして識別される。１つの可能なアプローチでは、記憶素子又はビットラインをサブセットと関連付ける適切なデータ構造を持ったデータによって制御論理が構成される。例えば、ステートマシン１３１２（図１３）内にある制御論理は、テーブルを用いて次のように構成できる：

記憶素子／ビットライン サブセット
ＢＬ１ １
ＢＬ２ １
ＢＬ３ １
他 ２
又、プログラミングに関する記憶素子やビットラインのアドレスを、数式によって特定のサブセットと関連付けることができる。
ステップ９１０では、プログラミング中の１つ又は複数のサブセットに基づいて遅延を決定する。１つのアプローチでは、サブセット毎に別個の遅延が決定され、この場合、各サブセットに対する検証を個別の遅延に基づいてそれぞれ異なる時間に開始することができ、例えば、サブセット１、サブセット２、サブセット３の検証をそれぞれｔ１、ｔ２、ｔ３にて開始することができる。別のアプローチでは、プログラミング動作中の全サブセットのうち最大の遅延を特定し、この場合、各サブセットに対する検証をその時間に開始することができ、例えばサブセット１、２、３の検証をｔ３から（図８ｃ）に開始することができる。例えば、ステートマシン１３１２（図１３）にあるような制御論理はテーブルを用いて次のように構成できる：

サブセット 遅延
１ ｔ１
２ ｔ２
３ ｔ３
４ ｔ４
先に述べたように、各記憶素子／ビットラインを１つの遅延と関連付けすることもできるが、これによりオーバーヘッドコストがかさむことになる。ここで我々は、各検証電圧に同一の遅延が使用されると仮定している点に留意されたい。検証電圧間のステップサイズが一定でないなどの場合には、数種の検証レベル、複数の検証レベルグループに数種の遅延を設けることも可能である。この場合には、制御論理を、テーブルを用いて次のように構成できる（ここで、ｔ１‐１、ｔ１‐２、ｔ１‐３は別々の時間である）：

サブセット 電圧 遅延
１ ＶＶ１ ｔ１−１
ＶＶ２ ｔ１−２
ＶＶ３ ｔ１−３
２ ＶＶ１ ｔ２−１
他
ステップ９１５では、パルス８０８（図８ｂ）のようなプログラムパルスを印加する。ステップ９２０では、検証工程を開始する。ステップ９２５では、例えばＶＶ１レベル（図８ｂ）の電圧のような検証電圧を印加する。ステップ９３０では、１つの可能なアプローチにおいて、選択されたワードラインの全ての記憶素子を所定の遅延後に検出する。全ビットライン構成の場合には、一例として、選択されたワードラインの全ての記憶素子の検出をすることができる。奇数‐偶数構成の場合には、一例として、選択されたワードラインの全ての奇数又は偶数番号の付いた記憶素子の検出をすることができる。ステップ９３５では、プログラム動作中の記憶素子からのデータを処理し、例えば、記憶素子が目的のデータ状態に達したかどうかを判断する。ステップ９４０では、その他の記憶素子からのデータを無視する。判断ステップ９４５では、次の検証電圧があれば、これがステップ９２５で印加される。図８ｂから、各プログラムパルスの後に検証電圧の組８２０を印加できる点に留意されたい。判断ステップ９４５にて、例えば最後の検証電圧ＶＶ７の印加が完了した場合のように次の検証電圧がない場合には、判断ステップ９５０へ進み、ここでプログラミングが終了したかが判断される。一般に、プログラミングは、プログラム動作中の全ての記憶素子がそれぞれの目標データ状態に達したと検証されると終了し、この場合は、ステップ９５５にてプログラミング工程終了となる。判断ステップ９５０にてプログラミングが完了していない場合は、ステップ９１５で、次の、図８ｂのパルス８１０のようなプログラムパルスが印加される。
図１０は読み出し方法を示す。ステップ１０００にて読み出し工程が開始する。検証動作は一種の読み出し動作であるから、ステップの多くは図９のものと類似する。どちらのケースでも、選択されたワードラインに一連の電圧が印加されて、記憶素子が導通しているかどうか判断するために検証が行われる。ステップ１００５では、読み出し中の記憶素子の１つ又は複数のサブセットを識別する。例えば、この識別では、読み出し中の記憶素子を含んでおり、かつ、ワードライン電圧を印加するワードラインの端部から最も離れた場所にあるサブセットを識別してもよい。一例として、図６のサブセット１、２、３は読み出し中の記憶素子を含んでおり、サブセット４は読み出し中の記憶素子を含まない場合がある。この場合、サブセット１、２、３が識別されるか、或いは、少なくともサブセット３が、ワードラインの電圧印加端部から最も離れているとして識別される。既に述べたように、１つの可能なアプローチでは、記憶素子又はビットラインをサブセットと関連付ける適切なデータ構造を持ったデータによって制御論理が構成される。同一の構成データを、検証動作と読み出し動作の両方に使用できる。
ステップ１０１０では、読み出し中の１つ又は複数のサブセットに基づいて遅延を決定する。１つのアプローチでは、サブセット毎に別個の遅延が決定され、この場合、各サブセットに対する読み出しを個別の遅延に基づいて異なる時間に開始することができる。別のアプローチでは、読み出し中の全サブセットのうち最大の遅延を特定し、この場合、各サブセットに対する読み出しをその時間に開始することができる。又、例えば読み出し電圧間のステップサイズが一定でない場合には、数種の読み出しレベルに数種の遅延を設けることも可能である。
ステップ１０１５では、例えば図８ａで示したレベルの１つにある制御ゲート読み出し電圧ＶＣＧＲを印加する。ステップ１０２０では、１つの可能なアプローチにおいて、選択されたワードラインの全ての記憶素子を特定した遅延の後に検出する。全ビットライン構成の場合には、一例において、選択されたワードラインの全ての記憶素子の検出をすることができる。奇数‐偶数構成の場合には、一例として、選択されたワードラインの全ての奇数又は偶数番号の付いた記憶素子の検出をすることができる。ステップ１０２５では、読み出し中の記憶素子からのデータを処理し、例えば、バッファからホストへ移動させる。ステップ１０３０では、他の記憶素子からのデータを無視し、例えば、バッファからホストへ移動させない。判断ステップ１０３５では、次の読み出し電圧があれば、これがステップ１０１５で印加される。また、図８ａから、一連の読み出し電圧を印加できる点に留意されたい。判断ステップ１０３５では、例えば最後の読み出し電圧ＶＣＧＲ７の印加が完了した場合のように次の読み出し電圧がない場合には、プログラミング工程はステップ１０４０にて完了する。
図１１は、例えば図１、２に示されるＮＡＮＤフラッシュ記憶素子のアレイを表すブロック図である。各列に沿って、関連するＮＡＮＤストリングのドレイン選択ゲートのドレイン端子に、ビットラインが接続されている。例えば、ビットライン１１０６は、ＮＡＮＤストリング１１５０のドレイン選択ゲートのドレイン端子１１２６に接続されている。ＮＡＮＤストリングの各行に沿って、ソースライン１１０４が、ＮＡＮＤストリングのソース選択ゲートのすべてのソース端子１１２８に接続されていてもよい。ＮＡＮＤアーキテクチャアレイと記憶システムの一部としてのその動作の一例は、米国特許第５，５７０，３１５号、第５，７７４，３９７号、第６，０４６，９３５号に示されている。
記憶素子のアレイは、多数の記憶素子ブロックに分割される。フラッシュＥＥＰＲＯＭシステムでよく見られるように、ブロックは、消去の単位である。即ち、各ブロックは、一度に消去される最小数の記憶素子を含んでいる。各ブロックは、概して複数のページに分割されている。ページは、プログラミングの単位である。１つの実施形態では、各ページは複数のセグメントに分割されることがあり、このセグメントは、基本的なプログラミング動作で一度に書き込まれる最小の数の記憶素子を含んでいてもよい。１つ又は複数のページのデータは、概して記憶素子の１列に記憶される。１ページは、１つ又は複数のセクターを記憶することができる。セクターは、ユーザデータとオーバーヘッドデータを含む。オーバーヘッドデータは、概して、そのセクターのユーザデータから計算されたエラー訂正符号（ＥＣＣ）を含む。（後述する）コントローラの一部は、アレイにデータがプログラムされるときにＥＣＣを計算し、そのアレイからデータが読み出されるときにこれをチェックする。代替的に、ＥＣＣ及び／又はその他のオーバーヘッドデータは、それが関係するユーザデータとは異なるページか、あるいは、異なるブロックに記憶されてもよい。
ユーザデータのセクターは概して５１２バイトであり、磁気ディスクドライブのセクターのサイズに対応している。オーバーヘッドデータは、概して、付加的に１６〜２０バイトとされている。例えば８ページから３２，６４，１２８ページ等の、多数のページがブロックを構成している。いくつかの実施例では、ＮＡＮＤストリングの１行がブロックを有している。
図１２は、記憶システムの記憶装置のホストコントローラの概要を表す。記憶装置は、それ単体で記憶システムとみなすことができる。記憶素子１２０５は、プログラム／検証及び読み出し動作を行うための自身のコントローラ１２１０を有する記憶装置１２００に設けられている。記憶装置は、例えば、ラップトップコンピュータ、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルオーディオプレーヤー又は携帯電話等のホストデバイスに挿入される、脱着可能なメモリカード又はＵＳＢフラッシュドライブに形成されていてもよい。ホストデバイスは、ユーザデータを読み出す、又は書き込むなど、記憶装置と相互動作するために、自身のコントローラ１２２０を備えている。例えば、データを読み出すときに、ホストコントローラは、記憶装置に取得すべきユーザデータのアドレスを指定するコマンドを送信することができる。記憶装置コントローラは、そのようなコマンドを、記憶装置内の制御回路で解釈及び処理可能なコマンド信号に変換する。コントローラ１２１０はまた、前述したように、電圧のセットを記憶する不揮発性記憶位置１２１５と、メモリアレイに書き込まれる（又は読み出される）ユーザデータを一時的に記憶するバッファメモリ１２２０とを備えていてもよい。ホストコントローラ１２２５は、記憶装置の外部または外側の構成要素であるとみなすことができる。記憶装置は、例えば、１つ又は複数のメモリダイを備えていてもよく、ホストコントローラは、図１３を参照して説明されるように、その１つ又は複数のメモリダイの外部に設けられていてもよい。
記憶装置は、記憶素子からデータを読み出し、ホストコントローラに利用可能にすることで、読み出しコマンドに応答する。１つの可能なアプローチでは、記憶装置は読み出しデータをバッファ１２２０に記憶しておき、データが読み出し可能となる時をホストコントローラに通知する。ホストコントローラは、データをバッファから読み出すことでこれに応答し、記憶装置にさらに別のアドレスからデータを読み出すための別のコマンドを送信する。例えば、データは、ページごとに読み出されてもよい。ホストコントローラは、読み出したデータを処理して、記憶装置の記憶素子の閾値電圧分布を特定してもよい。別のアプローチでは、記憶装置の制御回路が閾値電圧分布を特定してもよい。記憶装置のさらに詳細な実施例を以下に説明する。
一般的な記憶システムは、コントローラ１２１０を備える集積回路チップと、メモリアレイとこれに関連するコントロール、入力／出力及びステートマシン回路をそれぞれ備える１つ又は複数の集積回路チップとを備える。記憶装置は、ホストシステムの一部として組み込まれていてもよいし、ホストシステムの対応するソケットに挿脱可能なメモリカードに備えられていてもよい。そのようなカードは、記憶装置のすべてを含んでいてもよいし、コントローラとメモリアレイとこれに関連付けられた周辺回路が別のカードに設けられていてもよい。
図１３は、シングル行／列デコーダと読み出し／書き込み回路を用いた不揮発性記憶システムのブロック図である。本発明の実施形態に係るこの図では、記憶装置１３９６は、記憶素子のページを平行に読み出し、またプログラムするための読み出し／書き込み回路を備えている。記憶装置１３９６は１つ又は複数のメモリダイ１３９８を備えている。メモリダイ１３９８は記憶素子１４００の２次元アレイ、制御回路１３１０、及び、読み出し／書き込み回路１３６５を備えている。いくつかの実施例では、記憶素子のアレイは、３次元であってもよい。記憶アレイ１４００は、行デコーダ１３００を介してワードラインによって指定することができ、また、列デコーダ１３６０を介してビットラインによって指定することができる。読み出し／書き込み回路１３６５は、複数のセンスブロック１３００を備えており、記憶素子のページが平行して読み出し又はプログラムされることを許容する。概して、コントローラ１３５０は、（例えば、脱着可能なストレージカード等の）１つ又は複数のメモリダイ１３９８と同一の記憶装置１３９６に設けられている。コマンドとデータは、ホストとコントローラ１３５０との間をライン１３２０を介して送信されるとともに、コントローラと１つ又は複数のメモリダイ１３９８の間をライン１３２１を介して送信される。
制御回路１３１０は、読み出し／書き込み回路１３６５と協働して、メモリアレイ１１００に対して記憶動作を実行する。制御回路１３１０は、ステートマシン１３１２と、オンチップアドレスデコーダ１３１４と、パワーコントロールモジュール１３１６とを備えている。ステートマシン１３１２は、チップレベルでの記憶動作のコントロールを可能とする。オンチップアドレスデコーダ１３１４は、ホスト又はメモリコントローラに用いられるものとデコーダ１３３０と１３６０によって用いられるハードウェアアドレスとの間のアドレスインターフェースを提供する。パワーコントロールモジュール１３１６は、電源と、記憶動作中にワードラインとビットラインに供給される電圧をコントロールする。例えば、パワーコントロールモジュール１３１６は、読み出し動作中に用いるために、制御ゲート読み出し電圧を選択されたワードラインに印加するとともに、非選択のワードラインに読み出しパス電圧を印加し、記憶素子の組の閾値電圧分布を特定することができる。パワーコントロールモジュール１３１６は、例えば、一つ又は複数のデジタル−アナログコンバーターを備えていてもよい。
いくつかの適用例では、図１３のいくつかの構成を組み合わせることができる。様々なデザインにおいて、記憶素子アレイ１１００以外の１つ又は複数の構成は、それ単体で、あるいは組み合わせて管理回路又は制御回路とすることができる。例えば、１つ又は複数の管理回路又は制御回路は、制御回路１３１０、ステートマシン１３１２、デコーダ１３１４／１３６０、パワーコントロール１３１６、センスブロック１３００、読み出し／書き込み回路１３６５、コントローラ１３５０、ホストコントローラ１３９９等のいずれか１つ、又は、これらの組み合わせを備えていてもよい。
メモリアレイに記憶されるデータは、列デコーダ１３６０によって読み出され、データＩ／Ｏラインとデータ入出力バッファ１３５２を介して外部Ｉ／Ｏラインに出力される。メモリアレイに記憶されるプログラムデータは、外部Ｉ／Ｏラインを介してデータ入出力バッファ１３５２に入力される。記憶装置を制御するコマンドデータは、コントローラ１３５０に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力されたコマンドは制御回路１３１０に送信される。ステートマシン１３１２は、例えば、ＲＥＡＤＹ／ＢＵＳＹ、ＰＡＳＳ／ＦＡＩＬ等の、メモリのステータスを出力できる。記憶装置がビジーの場合、新しい読み出し又は書き込みコマンドを受信することができない。
データ記憶位置１３５４は、図１２の記憶位置１２１５と同様に、コントローラ１３５０に接続して設けられていてもよい。
別の実施可能な形態では、不揮発性記憶システムは、デュアル行／列デコーダと読み出し／書き込み回路を用いてもよい。この場合、様々な周辺回路からメモリアレイへのアクセスは、アレイの両側において対称的な形態で行われることになる。これにより、各側のアクセスラインと回路の密度を半分に減らすことができる。
本発明の前記の詳細な説明は図解及び説明のために提示されたものである。本発明が上記により網羅的となること、あるいは本発明を開示されている正確な形式に制限することを意図していない。前記教示を鑑みて多くの変型及び変更が可能である。説明された実施形態は、本発明及びその実際的な応用を最もよく説明し、それにより当業者が多様な実施形態において、及び意図されている特定の使用に適するように多様な変型を用いて本発明を最もよく活用できるようにするために選択された。本発明の範囲がここに添付される請求項により定められることが意図される。

Claims (15)

  1. 不揮発性記憶装置を動作させる方法であって、
    １組の不揮発性記憶素子に接続されている選択されたワードライン（６１０）の一端に制御ゲート電圧を印加するステップと、
    前記１組の不揮発性記憶素子の中の第１サブセット（６７０）の不揮発性記憶素子を、制御ゲート電圧が第１サブセットの全ての不揮発性記憶素子に到達した後に検出するステップと、
    前記１組の不揮発性記憶素子の中の第２サブセット（６７５）の不揮発性記憶素子を、制御ゲート電圧が第２サブセットの全ての不揮発性記憶素子に到達する前に検出するステップ、
    を有する方法。
  2. 読み出しコマンドを受信するステップと、
    第１サブセットの不揮発性記憶素子を、読み出しコマンドが要求するデータを含むものとして識別するステップと、
    その識別に基づいて、第１サブセットの検出を実行するタイミングを決定するステップ、
    をさらに有する請求項１に記載の方法。
  3. 第１サブセットの不揮発性記憶素子から得たデータを処理するステップと、
    第２サブセットの不揮発性記憶素子から検出されたデータを破棄するステップ、
    をさらに有する請求項１に記載の方法。
  4. 第１サブセットと第２サブセットが同時に検出される請求項１に記載の方法。
  5. 第１サブセットが１ページ全体のデータのビットを記憶する請求項１に記載の方法。
  6. 第１サブセットが１ページ全体に満たないデータのビットを記憶する請求項１に記載の方法。
  7. 第１サブセットを検出する前記ステップと第２サブセットを検出する前記ステップが、プログラミング工程中の検証動作の一部として実行される請求項１に記載の方法。
  8. 第１サブセットを検出する前記ステップと第２サブセットを検出する前記ステップが、プログラミング工程後の読み出し動作の一部として実行される請求項１に記載の方法。
  9. 記憶システムであって、
    １組の不揮発性記憶素子（６７０、６７５、６８０、６８５）と、
    前記１組の不揮発性記憶素子に接続されているワードライン（６１０）と、
    少なくとも１つの制御回路（１３１０）、
    を備えており、
    前記少なくとも１つの制御回路が、
    選択されたワードラインの一端に制御ゲート電圧を印加するステップと、
    前記１組の不揮発性記憶素子の中の第１サブセット（６７０）の不揮発性記憶素子を、制御ゲート電圧が第１サブセットの全ての不揮発性記憶素子に到達した後に検出するステップと、
    前記１組の不揮発性記憶素子の中の第２サブセット（６７５）の不揮発性記憶素子を、制御ゲート電圧が第２サブセットの全ての不揮発性記憶素子に到達する前に検出するステップ、
    を実行する記憶システム。
  10. 前記少なくとも１つの制御回路が、
    読み出しコマンドを受信するステップと、
    第１サブセットの不揮発性記憶素子を、読み出しコマンドが要求するデータを含むものとして識別するステップと、
    識別された不揮発性記憶素子の第１サブセットに基づいて、第１サブセットの検出を実行するタイミングを決定するステップ、
    を実行する請求項９に記載の記憶システム。
  11. 第１サブセットが１ページ全体のデータのビットを記憶する請求項９に記載の記憶システム。
  12. 第１サブセットが１ページ全体に満たないデータのビットを記憶する請求項９に記載の記憶システム。
  13. 不揮発性記憶素子に接続されている検出アンプをさらに備えており、
    前記少なくとも１つの制御回路が、検出アンプを第１サブセットと第２サブセット内の各不揮発性記憶素子の状態を同時に検出するように制御することによって、第１サブセットと第２サブセットを検出する請求項９に記載の記憶システム。
  14. 第１サブセットを検出する前記ステップと第２サブセットを検出するステップが、プログラミング工程中の検証動作の一部として実行される請求項９に記載の記憶システム。
  15. 少なくとも１つの制御回路が、
    第１サブセットの不揮発性記憶素子から得たデータを処理するステップと、
    第２サブセットの不揮発性記憶素子から検出されたデータを破棄するステップ、
    を実行する請求項９に記載の記憶システム。
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