TW200951962A - Increasing read throughput in non-volatile memory - Google Patents

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200951962 六、發明說明： 【發明所屬之技術領域】 本發明係關於一記憶體裝置。 【先前技術】 半導體S己憶體已愈來愈普遍地在各種電子裝置中使用。 舉例而言’非揮發性半導體記憶體用於蜂巢式電話、數位 相機、個人數位助理、行動計算裝置、非行動計算裝置及 其他裝置中。電可擦除可程式化唯讀記憶體（EEPR0M)及 快閃記憶體即在最受歡迎的非揮發性半導體記憶體中。與 傳統全功能型EEPROM相比，對於快閃記憶體（其亦係一種 EEPROM)，可在-個步驟中擦除整個記憶體㈣之内容或 δ己憶體之一部分之内容。 傳統EEPROM及快閃記憶體兩者皆利用一浮動閘極，該 浮動閘極位於-半導體基板中之—通道區域上面並與㈣ 道區域絕緣。該浮動閉極位於源極區域與没極區域之間。 -控制閘極提供於該浮動閘極上方並與該浮動閘極絕緣。 如此形成之電晶體之臨限電壓(Vth)係由該浮動閘極上所 =留之電荷量㈣。亦即’在接通電晶體以准許其源極愈 汲極之間的傳導之前必須施加至控制閘極之最小 由該浮動閘極上之電荷位準控制。 某些EEPROM及快閃記憶體裝置具有—用绪 了耗圍之汙動閘極，且因此可在兩種 狀態及一經程式仆壯能、0日 、1]如一經擦除 、程式化狀態）之間程式化/擦除該記 有時將此一快閃記悻胃# w 心兀件。 體裝置稱為-二進制快閃記憶體裝 140399.doc 200951962 置，此乃因每一記憶體元件皆可儲存一位元資料。 藉由識別多個不同之所允許/有效程式化臨限電壓範圍 來實施一多狀態（亦稱為多位準）快閃記憶體裝置。每一不 同臨限電壓範圍皆對應於一在記憶體裝置中編碼之資料位 兀集之預定值。舉例而言，當每一記憶體元件可置於對應 於四個不同臨限電壓範圍之四個離散電荷帶中之一者中 時’該記憶體元件可儲存兩位元資料。

通常，在一程式化作業期間施加至控制閘極之一程式化 電壓vPGM係作為量值隨時間增加之一連_脈衝而施加。實 際中’將該程式化電壓施加至與若干儲存元件之控制閑極 通信之-字線。事實上，料控制極可自字線之部分形 成。於-個可能之方法中，該等脈衝之量值隨每一連續脈 衝增加-預定步長大小（例如，G.2_G 4 ν>β可將Vpgm施加 至快閃記憶體元件之控制閉極。於程式化脈衝之間的週期 中，實施驗證作業。亦即，在連續程式化脈衝之間讀取一 正被並行程式化之元件群組中之每一元件之程式化位準， 以確定其係等於還是大於該元件將被程式化至的_驗證位 準。對於多狀態快閃記憶體元件陣列，可針對一元件之每 一狀態執行一驗證步驟以確定該元件是否已達到其與資料 相關聯之驗證位準。舉例而t，-能夠將資料儲存為四種 狀態之多I態記憶體元件可需要針對三個比較點執行驗證 作業。該驗證涉及將一連串驗證電壓施加至與正被讀取之 儲存元件通信之？線且針對每-驗證電壓經由相關聯位元 線及感測放大器感測該等儲存元件是否導電。 140399.doc 200951962 此外，當程式化一 eeprom或快閃記憶體裝置（例如一 NAND串中之一NAND快閃記憶體裝置）時，通常將％⑽施 加至控制閘極並將位元線接地，從而致使電子自一記憶胞 或記憶體元件（例如，儲存元件）之通道被注入至該浮動^ 極中。當電子於浮動閘極中累積時，該浮動問極變為帶負 電荷且該記憶體元件之臨限電壓升高以使得該記憶體元件 被視為處於一經程式化狀態中。關於此程式化之更多資訊 可在第6,859,397及6,917,542號美國專利中找到，此兩個專 利皆以全文引用的方式併入本文中。 此外，在發生於程式化之後之一讀取作業期間，將一連 串讀取參考電壓施加至一組欲讀取之儲存元件且作出哪個 讀取參考電壓致使一儲存元件變為導電之一確定。設定該 等讀取參考電壓以允許區分該等儲存元件之不同資料狀 態。舉例而言，若存在n個可能使用之資料狀態，則通常 必需將η-1個讀取電壓位準按序施加至一儲存元件以斷定 該儲存元件之狀態。可將作為程式化過程之一部分而發生 之驗證及發生於程式化之後之讀取兩者皆視為讀取作業。 然而，此等讀取作業通常需要基於驗證或讀取電壓沿整 個字線之傳播時間設定之一延遲。因此，通量並非總是最 佳化。 【發明内容】 本發月提供種用於在一非揮發性儲存系統中最佳化讀 取作業期間之通量之方法。 在一個實施例中，一種用於運作非揮發性儲存器之方法 140399.doc 200951962 制間極電塵施加至一選定字線之-個端，其 子、與^選定字線之—組非揮發性儲存元件通 h。该方法進_牛 一 v匕3 :在該控制閘極電壓到達該組_之 中之所有非揮發性儲存元件之後感測該第一子 ，.且非揮發性儲存元件，及在該控制 閘極電壓到達該組_之 第-子la中之所有非揮發性儲存元件之前感測該 組非揮發性儲存元件。 一卞

在另—實施例中，一種用於運作非揮發性儲存器之方法 =3將上職施加至_選定字線之_個端，其中該選定字 矣與/Π 4選定字線之—組非揮發性儲存元件通信，且該電 壓傳播至料_發性儲存元件。該m步包含_ 感、⑷a組中之至少—第—非揮發性儲存元件，基於該 電壓自該字線之該端至該至少一第一非揮發性儲存元件之 一傳播時間其準備好被感測；及（b)該組中之至少—第二非 揮發性健存it件，基於該電M自該字線之該端至該至少一 第二非揮發性儲存元件之—傳播日㈣其尚未準備好被感 測。此外，處理自感測至少-第一非揮發性儲存元件靜 得之資料’且忽略自感測至少—第二非揮發性儲存元件所 獲得之資料。 在另-實施例中，—種儲存系統包含—組非揮發性儲存 元件、與該組非揮發性儲存元件通信之—字線及至少—個 控制電路。該至少-個控制電路：將—控制閉極電壓施加 至該選定字線之一個端；在該控制開極電壓到達該組令之 一第一子組中之所有非揮發性儲存元件之後感測該第一子 140399.doc 200951962 j非揮發性儲存元件；及在該控制極電壓到達該組中之 一第一子組中之所有非揮發性儲存元件之前感測該第二子 組非揮發性儲存元件。 一于 =另一實施例中’―種用於運作非揮發性储存器之方法 匕3接收-§賣取命令且識別—組非揮發性儲存元件之一 第-子組為包含該讀取命令所請求之資料， 發性儲存元件與-選定字線通信。該方法進l步；:含^ ==用於感測該第一子組之-指定時間〜 測該第一子Γ加至6亥選定字線之—個端；在該指定時間感 组㈣發:非揮發性儲存S件；及在該指定時間感測該 =!Γ存元件之一第二子組。在該指定時間，該控 尚未到達”;之所有非揮發性健存元件但 ⑷亥第-子組巾之所有特發財轉元件。 可提供用於執行本文中所描 雷聡μ叫供方法之對應方法、系統及 電腦或處理器可讀儲存裝置。 【實施方式】 ❹ 本發明提供一種用於最佳化一 聢化非揮發性儲存系統中讀取 乍業期間之通量之方法及設備。 ^適於實施本發明之記憶體系統之—個實例使㈣屬 快閃圮憶體結構，該NAND快 视β日1 η 隐體結構包含於兩個選 擇閘極之間串聯地配置多個 a 夕個電日日體。該等串聯電晶體及該 =擇間極稱為-編〇串。圖1係一顯示-個N娜串之 ::。圖2係前娜串之—等效電路。圖W繪示 A助串包含㈣且夾在—第—選擇閉極i2Q與—第二選 140399.doc -8 - 200951962 擇閘極122之間的四個電晶體100、102、104及106。選擇 閘極120選通至位元線126之NAND串連接。選擇閘極122選 通至源極線128之NAND串連接。藉由將適當電壓施加至控 制閘極120CG來控制選擇閘極120。藉由將適當電壓施加 至控制閘極122CG來控制選擇閘極122。電晶體100、 102、104及106中之每一者皆具有一控制閘極及一浮動閘 極。電晶體100具有控制閘極100CG及浮動閘極100FG。電 晶體102包含控制閘極102CG及浮動閘極102FG。電晶體 104包含控制閘極104CG及浮動閘極104FG。電晶體106包 含一控制閘極106CG及浮動閘極106FG。控制閘極100CG 連接至字線WL3，控制閘極1 02CG連接至字線WL2，控制 閘極104CG連接至字線WL1，且控制閘極106CG連接至字 線WL0。亦可將控制閘極提供為字線之若干部分。於一個 實施例中，電晶體100、102、104及106各自皆為儲存元 件，亦稱為記憶體記憶胞。於其他實施例中，該等儲存元 件可包含多個電晶體或可不同於圖1及2中所繪示之電晶 體。選擇閘極120連接至選擇線SGD(汲極選擇閘極）。選擇 閘極122連接至選擇線SGS(源極選擇閘極）。 圖3係一繪示三個NAND串之電路圖。一用於使用一 NAND結構之一快閃記憶體系統之典型架構將包含數個 NAND串。舉例而言，在具有更多NAND串之一記憶體陣 列中顯示三個NAND串320、340及360。該等NAND串中之 每一者皆包含兩個選擇閘極及四個儲存元件。雖然出於簡 明之目的而圖解說明四個儲存元件，但現代NAND串可具 140399.doc 200951962 有多達例如三十二個或六十四個儲存元件。 舉例而言，NAND串320包含選擇閘極322及327以及儲存 元件323-326，NAND串3 40包含選擇閘極342及347以及儲 存元件343-346，NAND串360包含選擇閘極362及367以及 儲存元件363-366。每一 NAND串皆藉由其選擇閘極（例 如，選擇閘極327、347或367)而連接至源極線。一選擇線 SGS用於控制源極側選擇閘極。各個NAND串320、340及 360藉由選擇閘極322、342、362等等中之選擇電晶體而連 接至相應位元線321、341及361。此等選擇電晶體由一汲 極選擇線SGD控制。於其他實施例中，該等選擇線未必需 要在該等NAND串中係共同的；亦即，可為不同NAND串 提供不同選擇線。字線WL3連接至儲存元件323、343及 363之控制閘極。字線WL2連接至儲存元件324、344及364 之控制閘極。字線WL1連接至儲存元件325、345及365之 控制閘極。字線WL0連接至儲存元件326、346及366之控 制閘極。如可看出，每一位元線及相應NAND串皆包括儲 存元件陣列或組之行。該等字線（WL3、WL2、WL1及 WL0)包括該陣列或組之列。每一字線皆連接該列中每一 儲存元件之控制閘極。或者，該等控制閘極可由該等字線 自身提供。舉例而言，字線WL2提供儲存元件324、344及 3 64之控制閘極。實際上，一字線上可存在數千個儲存元 件。 每一儲存元件皆可儲存資料。舉例而言，當儲存一個數 位資料位元時，將儲存元件之可能臨限電壓（VTH)之範圍 140399.doc -10- 200951962 派邏輯資料…及「°」之兩個範圍。於- NAND型快閃記憶體之—個實例中，在擦除該儲存元:之 後Vth為負並被定義為邏輯「 。乂 — 後為正並定義為邏輯「〇者TH 作業之 」 田vTH為負且嘗試— 該儲存元件將接通以指示正儲存邏輯「【」。巧，、 =-絲作„，該儲存元件料接通，此指示館存邏 輯」。一儲存凡件亦可儲存多個資訊位準，例如 個數位資料位元。於此情形下 ❿料位準之數目。舉例而言，若㈣二=劃= 在被指派給資料值「"」、「1〇」、「〇1」及「〇〇」之四 個νΤΗ範圍。於-NAND型記憶體之—個實例中，％在一 擦除作業之後為負並被定義為「11」。正vTH值用於 「10」、「01」及「00」之狀態。程式化至儲存元件中之 貧料與該元件之臨限電壓範圍之間的具體關係相依於針對 該等館存元件採用之資料編碼方案。舉例而言第 ❹，’ 62及7,237，Q745虎美國專利Μ述用於多狀態快閃储存 凡件之鐘資料編碼㈣，該兩個美國專利以全文引用的 方式併入本文中。 第 5,386,422 號、5,570,315 號、5,774,397 號、6,〇46,935 唬6,456,528號及6,522,580號美國專利中提供NAND型快 門》己隱體及其作業之相關實例，肖等美國專利令之每一者 皆以引用的方式併入本文中。 當程式化一快閃儲存元件時，將一程式化電壓施加至儲 存7L件之控制閘極，並將與該儲存元件相關聯之位元線接 140399.doc 200951962 地。將來自通道之電子注入至浮動閘極中。當電子於浮動 閘極中累積時，該浮動閘極會變為帶負電荷且該儲存元件 之vTH升高。為將該程式化電壓施加至正被程式化之儲存 元件之控制閘極，將彼程式化電壓施加於適當字線上。如 上文所論述，NAND串中之每一者中之一個儲存元件共享 同一字線。舉例而言，當程式化圖3之儲存元件324時，亦 會將程式化電壓施加至儲存元件344及364之控制閘極。未 選儲存元件344及3 64經受程式化干擾。當由於將一相對高 程式化電壓施加至選定字線上所致而疏忽地程式化位於與 一選定儲存元件相同之字線上之一未選儲存元件時發生程 式化干擾。 圖4繪示形成於一基板上之一 NAND串之一剖視圖。該視 圖被簡化且未按比例。NAND串400包含形成於一基板490 上之一源極側選擇閘極406、一汲極側選擇閘極424以及八 個儲存元件 408、410、412、414、416、418、420及 422。 將若干源極/汲極區域（該等源極/汲極區域之一個實例係源 極/汲極區域430)提供於每一儲存元件以及選擇閘極406及 4 2 4之任一側上。於一種方法中，基板4 9 0採用一三重井技 術，其包含位於一 η-井區域494内之一 P-井區域492，而n-井區域494又位於一 p-型基板區域496内。NAND串及其非 揮發性儲存元件可至少部分地形成於P-井區域上。除一具 有一 VBL電位之位元線426以外，還提供一具有一 V SOURCE 電位之源極供應線404。亦可經由一端子402將電壓施加至 p-井區域492及/或經由一端子403施加至η-井區域494。 140399.doc -12· 200951962 在一讀取作業期間，在一選定字線（在此實例中為WL3) 上提供一控制閘極電壓VCG，該選定字線與儲存元件414及 未顯示之其他儲存元件相關聯。此外，應記住，可將一儲 存元件之控制閘極提供為字線之一部分。舉例而言， WL0、WL1、WL2、WL3、WL4、WL5、WL6 及 WL7可分 別經由儲存元件 408、410、412、414、416、418、420及 422之控制閘極延伸。於一個可能之方案中，將一讀取通 過電壓VREAD施加至與NAND串400相關聯之剩餘字線。將 '^5〇3及'^3〇〇分別施加至選擇閘極406及424。 圖5繪示一儲存元件區塊。在一個實例性實施方案中， 可將一 NAND快閃EEPROM分割為1,024個區塊。可同時擦 除儲存於每一區塊中之資料。於一個實施例中，區塊係同 時擦除之儲存元件之最小單元。在此實例中，每一區塊中 存在對應於位元線81^0、81^1—"：8[425 5之4,25 6行。在一 個稱為一全位元線（ABL)架構之實施例中，在讀取及程式 化作業期間可同時選擇一區塊之所有位元線，且可同時程 式化沿一共同字線且連接至任一位元線之儲存元件。 在所提供之實例中，串聯連接八個儲存元件以形成一 NAND串，且存在八個資料字線WL0至WL7。一 NAND串 還可包含虛擬儲存元件及相關聯字線。在其他實施例中， NAND串可具有多於或少於八個資料儲存元件。資料記憶 體記憶胞可儲存使用者或系統資料。虛擬記憶體記憶胞通 常不用來儲存使用者或系統資料。 每一 NAND串之一個端子經由一 ί及極選擇閘極（連接至選 140399.doc •13· 200951962 擇閘極汲極線SGD)連接至一對應位元線，且另一端子經 由源極選擇閘極（連接至選擇閘極源極線SGS)連接至一 共同源極5〇5。因此，共同源極5〇5耦合至每一 nand串。 於稱為一奇數-偶數架構之一個實施例中，將位元線劃 分為偶數位元線（BLe)及奇數位元線（BL〇)。在此情況下， 在一個時間程式化沿-共时線且連接至奇數位元線之健 存元件，而在另—時間程式化沿一共同字線且連接至偶數 位兀線之料兀件。在每_區塊中，將行劃分為偶數行及 奇數行。

在讀取及程式化作業之一個组態期Μ，同時選擇七心 個儲存元件。·該等選定儲存元件具有相同字線且因此為一 共同實體頁之一部分。因此，可同時讀取或程式化亦形成 一邏輯頁之532位元組的資料且該記憶體之一個區塊可儲 存至少八個邏輯頁。在此實例中，—實體頁及—邏輯頁係 相同的但一般而言此並非必需的。舉例而言，一實體頁可 包含多個邏輯頁° —邏輯頁通常剌時進行寫人（程式化）

之最小儲存元件組。對於多狀態儲存元件而言，當每一儲 存兀件儲存兩位元之資料時，其中將此兩個位元中之每— 者皆儲存於一不同頁中，一個區塊儲存⑹固邏輯頁。亦可 使用其他大小之區塊及頁。 對於ABL架構或者奇數-偶數架構，儲存元件可藉由將ρ· 井升高至-擦除電壓（例如，2〇 ν)並將—選定區塊之字線 接地來進仃擦除。源極線及位元線係浮動。可對整個記憶 體陣列、單職塊或儲存元件之另—單元（錢記憶體裝 140399.doc • 14· 200951962 置之-部分）執行擦除。電子自儲存元件之浮動閘極被傳 送至Ρ-井區域以使得儲存元件之Vth變為負。 Ο

在讀取及驗證作業中’選擇閘極（SGD及SGS)連接至— 2.5至4,5 V之範圍中之一電壓且將未選字線升高至一讀取 通過電塵VREAD(通常為4.5 ¥至6 v之㈣中之—電壓）以使 電晶體作為通過閘極運作。選定字線連接至—電壓（針對 每-讀取及驗證作業規定該電壓之—位準），以便確定有 關儲存元件之-VTH是高於還是低於此位準。舉例而言> 在-針對-兩位準儲存元件之讀取作業中，可將選定;線 接地’以便偵測出vTH是否高於〇 Ve在一針對一兩位準儲 存元件之驗證作業中，將選定字線連接至（例如）08 v，以 便驗證出vTH是否已達到至少0 8 V。源極及p井處於〇 V。 將選定位元線預充電至（例如）0.7 乂之一位準。若Vth高於 該字線上之讀取或驗證位準，則與所關注儲存元件相關聯 之位元線之電位位準由於非導電儲存元件而維持高位準7 另一方面，若VTH低於該讀取或驗證位準，則有關位元線 之電位位準由於導電儲存元件使該位元線放電而降至（例 如）低於0.5 V之一低位準《在一個可能之實施方案中，儲 存元件之狀態藉此可藉由連接至該位元線之一電壓比較器 感測放大器來偵測。與程式化一樣，可以每頁為基礎來執 行讀取作業。 根據此項技術中已知之技術執行上述擦除、讀取及驗證 作業之諸多細節。因此，熟習此項技術者可改變所解釋細 節中之諸多細節。亦可使用此項技術中已知之其他擦除、 140399.doc •15· 200951962

讀取及驗證技術D 圖繪示在一全位元線組態下配置成多個子組之一組儲 存兀件。—全位70線組態一般而言涉及將一頁之資料儲存 在批鄰儲存元件中°包含實例性儲存元件6G5之該組儲存 元件已3 /口相關聯予線（例如字線61〇、及64〇)配 置之若干儲存元件列。—字線電壓源615在程式化及讀取 作業期間向該等字線提供電壓。通常…個字線係包含經 選擇以進行程式化或讀取之一個或多個儲存元件之一選定 字線。在此實例中，該㈣存元件與標記為则至阳5之 位元線相關聯。可將該等儲存元件配置成腸〇串。此 外’ -感測放大器與每—位元線相關聯以感測_選定儲存 兀件疋否導電。-位於記憶體裝置内之控制器存取感測放 大器Μ定-選定儲存元件是否導電且將指示—赌存元件 之狀態之對應資料儲存在一緩衝器中。對於一讀取作業， 控制器藉由將—準備好/忙（ready/bus γ)信號設定為準備 好來通知一外部主機其可自緩衝器讀取資料。對於一程式 化-驗證作業，該控制器内部地使用該資料以確定選定儲 存元件是否已被程式化為其既定狀態。以69〇大體顯示感 測放大器。亦提供一共同源極線65 〇。 ,、 當在一選定字線之一個端處藉由字線電壓源615將一電 壓施加至該選定字線時’該電壓在一有限傳播時間内沿字 線傳播至另-端。特定而言，在例WNAND快閃記^裝 置之現代記憶體裝置中，由於頁變得越來越長，且字線2 RC時間常數增加’因此讀取作業定時亦增加。'^ 。舉例而 140399.doc -16· 200951962 言’數千個儲存元件可與-共同字線相關聯，在此情況下 傳播延時可係顯著的。圖6之實例提供每字線十六個儲存 -件作為-簡化圖解說明。因此，在可起始一感測作業之 ^需要-較長時間來使字線電壓敎，從而導致相對較長 4 =時間。尋找—種降低頁讀取時間之方式將係有利的。 具體而言，在一字線之一個實體端處（例如，一近端（例 如圖6之子線中之—者之左手邊處）)將該字線電壓施加至該 ❹彳線’以使得該電壓將在該字線之靠近該近端之—部分處 早於靠近另一端（例如，遠端（例如在圖6之字線中之一者之 邊處））之。p分處穩定在一穩定位準。應注意，通常 =將電壓施加至未選字線，但—般而言係以—不同於選定 子線之位準。-般而言，在距字線近端之逐漸增加距離處 該，壓將在逐漸增加時間時穩定。應注意在其他組態令， 在字線之不同端處施加字線電壓，例如可在奇數編號之字 線之左手邊處及在偶數編號之字線之右手邊處施加電壓。 參戶斤論述關於傳播時間之原理係相同的，而不管字線之哪一 端接收所施加電壓。 因此’感測靠近字線近端之儲存元件可比感測靠近字線 遠端之儲存元件較早地起始，而不等待沿該整個字線之電 壓穩定。由於—感測作業之持續時間係常數，因此此意指 近處儲存元件之資料可早於遠處儲存元件之資料準備好J 出記憶體，自緩衝器移位至主機。於此方法中，可縮短包 括讀取時間及移出時間之總讀取作業時間。此外，在某^ 情況下，需要僅自與一字線相關聯之館存元件之—部㈣ 140399.doc -17· 200951962 取資料。在此情況下，只要該字線電壓對於需要讀取之儲 存疋件已穩定便可在該字線電壓貫穿該字線穩定之前同時 讀取該字線之所有儲存元件。此方法基本上可導致自對於 其省子線電壓尚未穩定之儲存元件讀取無用資料。由於該 子線電壓不在_•準確已知位準’因此不能正確讀取該等儲 存元件。由於此資料不係有用的，因此可忽略/捨棄此資 料。讀取此無用資料不產生任何損害。事實上，此感測及 忽略無用資料可達成若干優點，此乃因其避免對記憶體具 有僅啟動特定感測放大器或其他感測組件之能力之需要。 各種實施方案係可能的。在一個可能之方法中，若干組 儲存元件（其儲存一個或多個資料頁）可被劃分為多個子 組。舉例而言，圖6提供四個子組，即子組1(670)、子組 2(675)、子組3(680)、子組4(685)。在此情況下每一子組 皆具有每字線四個儲存元件。然而，亦可使用不同大小之 子組。舉例而言，子組大小一般而言可隨著距字線近端之 距離而逐漸變小或變大。一逐漸變小之子組大小之一實例 係.分別具有八個、四個、兩個及兩個儲存元件之子組 1、2、3及4。因此，子組大小單一地隨著距近端之距離增 加而降低。一逐漸變大子組之一實例係：分別具有兩個、0 兩個、四個及八個儲存元件之子組丨、2、3及4。因此，子 組大小單一地隨著距近端之距離增加而增加。其他方法可 使用呈對稱型樣之不同子組大小，例如分別具有兩個、 六個、六個及兩個儲存元件之子組丨、2、3及4。各種其他方 法亦係可能的。一般而言，子組大小可係一致或變化的。 140399.doc 200951962 此外’子组大小可愈—百r獻由 〃頁大小對應，或可小於或大於一 _ 。一 ’、為—單元由一主機裝置寫入之最小資料單 兀因此+組可包含儲存一整個資料頁之位元或多於 或少於-整個資料頁之位元之若干儲存元件。 藉由將該等儲存元件劃分成子组，可產生一定時方案， 其早在對於適當子組字線電壓穩定時便將起始對彼子組之 *測作業。舉例而言’在圖6中，可在字線電麼一傳播至 ❿ 中之所有儲存元件時便感測子組i。在—個方法令， 胃子，、泉電壓在-位置處達到—穩定狀態位準之容限内時， 便認為該字線電廢傳播至沿該字線之該位置。類似地，可 在字線電壓-傳播至子組2中之所有儲存元件時便感測子 組2等等。 圖7繪不在一奇數_偶數位元線組態下配置成多個子组之 Y存元件。般而έ，一奇數-偶數位元線組態涉及 將不同i料頁儲存在奇數及偶數編號之位元線中，例如一 ❹個頁位於奇數編號之位元線上且另一頁位於耗數編號之位 元線上。此架構消除或減少毗鄰儲存元件之間的某些交叉 耦d幹預。儲存元件與標記為BLo至BLo7之奇數編號之位 一線且與標記為BLe〇至BLe7之偶數編號之位元線相關 聯此處’在一實例性實施方案中，子組之配置與圖6中 相 ί^] ? ^而’在程式化/驗證或讀取中僅涉及間隔位元 線。 圖8a%示不同讀取電壓之字線電壓對時間。讀取一鍺存 _件^及確定該儲存元件之臨限電壓分佈所表示之資料狀 U0399.doc •19- 200951962 態。當存在η種可能使用之資料 準。當前實例假設八個資料狀態，：使^^ 丨-J使用更少式审《夕 狀態。相繼地將每一讀取位準施加至 —一 或多個選定儲存元件以確定其是電•感測一個 电。右—元"/Φ*壤雷， 則此思指該字線電壓超過臨限電。— 知主 右一元件導， 此心指該字線電壓小於臨限電壓。 、 杜目丨丨沉产丁 右僅6賣取—個儲存元 貝！ 了在不必施加所有讀取電壓之情況下斷定其狀熊。 然而，通常當同時讀取一共同牟 ^ 用所;麻 多個儲存元件時，使 用所有^ 5賣取電。 此外，當讀取電壓達到—籍金 ^ J穩疋狀況以便準確知曉其幅值 時在每一讀取位準下减測儲在 U』儲存凡件。圖8&繪示沿該字線之 一固定位置處之讀取電壓。其指示讀取電壓如何升高並在 每一讀取位準處變為平穩，且隨後再升高至下—讀取位準 直至遍曆所有讀取位準為止。 』對沿一子線之不同位置 提供一類似電壓對時間關係。如所提及，戶斤需用以達到一 穩疋值之時間在距施加電壓之字線近端較遠距離處將增 加。 圖8b繪不程式化期間所使用之_脈列。驗證作業係一種 ^式之讀取作業，其通常發生在m脈衝之間。舉例而 呂，在程式化期間，可將一脈列8〇〇施加至一選定字線， 該脈列包含相繼增加之程式化電壓VPGM1 (805)、Vp_ (810)、VPGM3 (815)等。在毗鄰程式化脈衝之間係若干組類 似於圖8a之讀取電壓但幅值不同之驗證電壓82〇、825、 830、…。當存在n個資料狀態時，每一組驗證電壓皆可包 140399.doc 200951962 含多達η-1個驗證雷懕。 π 冤壓在某些情況下，使用少於η-1個驗 證電壓。舉例而言， 敬 ^ 在脈歹1早期，可僅驗證較低狀態，此 乃因認為尚未達到龄古 冋狀也。而且，若正在程式化僅一個 i子兀^，貝可在不必施加所有驗證電壓之情況下斷定其 疋=達到一目標資料狀態。然而，通常當同時程式化一共 同予線之夕個儲存元件時，使用所有驗證電壓。

圖&繪示-個讀取電壓在沿—字線之不同位置處之字線 電壓對時間。a守間=〇表示在一字線之近端處首先施加—電 壓之時間。VCGR1係一實例性穩定狀態控制閘極讀取電 麼，且係最低讀取電壓。曲線84〇、842、州及料晴示子 ()子組2(675)、子組3(680)及子組4(685)(亦參見 圖6及7)之電壓。每一子組之電壓之位置可在距施加字線 電壓之字線近端最遠之儲存元件處。因此，舉例而言，曲 線840表示與圖6中之BL3或圖7中之位元線I!相關聯之 儲存元件處之電壓，曲線842表示與圖6中之或圖7尹之 位7C線BLe3相關聯之儲存元件處之電壓，曲線844表示與 圖6中之BL11或圖7中之位元線BLe5相關聯之儲存元件處 之電壓，且曲線846表示與圖6中之BL15或圖7中之位元線 BLe7相關聯之儲存元件處之電壓。 如可看到，對於距字線近端較遠之子組而言，電壓花費 較長時間達到一穩定值（在此情況下為Vcgri)或達到該穩定 狀態值之某些臨限（例如’ VCGR1之95%或低於vCGR1 〇.1 v) 内。舉例而言，子組1、2、3及4之電壓分別在時間tl、 t2 ' t3及 t4時達到 VCGR1i95%。 140399.doc -21 · 200951962 對於子線上之每一後續電壓增加，可看到一類似字線電 ^時間關係。舉例而言，在u執行感測之後，可 使子線電壓升高至下一讀取位準v⑽"一般而言，若字 、線電壓之間的步長大小係相等的則對於字線上一給定位 f θ電壓達到下—穩定值之時間將係相同或幾乎相同。 電壓之間的步長大小不相等’則對於較大步長，該電壓 、下穩疋狀態值之時間將增加且對於較小步長則將降 毯應'主…，圖8c之資料可藉由測試一記憶體裝置及/或 構成—字線之RC時間常數之理論計算來獲得。在- 法中時間值U、t2、t3&t4係所獲得並儲存在記憶 又置之避輯中以確定何時開始感測—個或多個儲存 之延遲。 如所提及，對於驗證作業可獲得相似資料。事實上，若 it小對於驗證位準與對於讀取位準係相同的，則可使 用相同延遲。 亦應注意，所使用之子 ❹ 量。舉例而言，可具有一單獨延“要之附加項資料 存元件，例如，具有—個==用於一字線上之每一儲 道红 個儲存兀件之一子組大小，但此將 導致需要儲存額外附加項資料。 ， 在所提供之實例中，腺 ^ πυψ將一子線劃分成四個相等儲在分杜 群組或子組。若—_卜々_ ^目导儲存兀件 〜〜 子線上之儲存元件總數目為Ν，則第一 .且匕3儲存元件丨至Ν/ 至κν，第—入 第一子組包含儲存元件y4 N+1 a針 存元件I/2N+_取第四子租勺 各儲存兀件3/41^至N。 子，，且已 不忍性表示每—此子組之結束 I40399,doc -22· 200951962 =一如’在儲存元件N/4、N/2、3/4 處)之字線電壓隨 電壓施加至該字線近端之時間的變化。 =感測過程中’將來自感測放大器之資料儲存在記憶體 、 緩衝盗中且隨後自該緩衝器移出至主機。舉例而 .t ’參見圖12中之緩衝！！122()或圖13中之緩衝器咖。假 4起始感測，字線電壓必須達到接近穩定㈣位準之某 4準例如某一角接電壓（例如，低於該穩定狀態位準 ❹0.1 :)或穩定狀態位準之間的步長大小之某一百分比，例 。可在u時相對早地起始對第-子組之感測。若假 5用以使儲存元件資料為主機可用之感測作業及其他作業 ^耗時㈤τ」’則第一、第二、第三及第四子組儲存 疋件可分別在時間tl+T、t2+T、t3+ut4+T進行移出。 —在不實施上文方法之情況下，可僅在整個字線之電壓穩 後（例如，在t4之後）起始感測，在此情況下，第一儲 存70件貝料直至Μ + τ之後才可移出。因此，所建議的將一 ❹儲存兀件頁或其他組劃分為子組且針對每一子組實施最佳 感測起始時間之技術導致資料在記憶體裝置輸出處之更快 可用性’且因此減少讀取時間且改良通量。 存在其中使用所述用於設定感測定時之技術可係有益之 隋况。在某些應用中，當讀取作業之目標不必為獲得 正頁資料時，但卻涉及（例如）評估某一統計特性時，可 僅而要一頁之一部分量，此對於此一統計評估係充分的。 在此等情況下’可在字線電壓在對於應用分析係充分之該 頁邰刀處穩定時起始資料感測且（例如）自記憶體裝置内部 140399.doc •23· 200951962 之一緩衝器至一外部主機之資料移位可在感測之後立即起 始。以此方式，可顯著縮短讀取作業。 在又一方法中，當正驗證或讀取一組儲存元件時，識別 屬於具有最大延遲之子組之儲存元件，且此延遲通常作為 用於同時感測所關注儲存元件之延遲。在諸多情況下，若 所關注儲存元件包含在較低子組中，則該延遲小於最高可 能延遲。因此’可實現節省時間/通量改良。舉例而言， :¾•所關注儲存元件包含在子組1 _3中，但不在子組4中，則 延遲為t3。相反’在習用方法中t4之全延遲係必需的。因 此實現t4-t3之一時間節省。 此外’在某些方法中’在一給定時間僅啟動用於正被感 測之一特定子組之感測放大器。舉例而言，當正感測子組 1時’僅啟動用於子組1之感測放大器，當正感測子組2 時’僅啟動用於子組2之感測放大器等等。然而，亦可啟 動所有感測放大器或某一子組感測放大器及忽略來自該等 感測放大器中之某些感測放大器之資料。舉例而言，當正 感測子組1時’可啟動用於所有子組1-4之感測放大器，但 控制邏輯可經組態以忽略/捨棄來自子組2_4之感測放大器 之資料。類似地，當正感測子組2時，控制邏輯可經組態 以忽略/捨棄來自子組1、3及4之感測放大器之資料，當正 感測子組3時’可忽略來自子組1、2及4之感測放大器之資 料’且當正感測子組4時，可忽略來自子組1 -3之感測放大 器之資料。 此方法係特別有利的，此乃因其不需要在感測放大器執 140399.doc 200951962 行f測時進行改變，或提供個別地或成群組地控制感測放 大益之能力。可使用一記憶體裝置之現有設計，其中該裝 置執行感測而不管傳播時間如何。舉例而言，一記憶體裝 置可經組態以針對所有位元線、所有奇數位元線或所有偶 數位7L線同時執行感測。在此等情況下，控制邏輯可經組 態以只要字線電壓至少傳播至所關注儲存元件（例如彼等 =被驗證或讀取之儲存元件）便在字線電壓傳播遍字線之 月“父早地執行感測。控制邏輯亦可經組態以忽略自並非所 關注儲存元件所感測之資料，如所論述。 在某二Jt況下，感測放大器係藉由位元線多工以使得一 次僅感測該等位元線之一部分。舉例而言，一記憶體裝置 可經組態以針對所有位元線之第一半及第二半、所有奇數 位兀線或所有偶數位元線單獨地執行感測。在此等情況 下，應用相似原王里。舉例而言，假設在所有位元線感測中 在一個時間感測圖6中之第一半位元線，例如BL〇至 ❹ BL7(囊括子組1及2)，且在另一個時間感測第二半位元 線，例如BL8至BL15(囊括子組3及4)。同樣，假設僅子組 2(例如，BL4-BL7)及子組3(例如，BL8_BLU)中之儲存元 件為所關注。因此，當感測子組！及2時，可忽略來自子組 1之感測放大器之資料，且當感測子組3及4時，可忽略來 自子組4之感測放大器之資料。 本文中所論述之技術適於供在基於以下原理之諸多情況 中使用：只要字線電壓至少已傳播至該等所關注儲存元 件，便盡可能快地執行對所關注儲存元件之感測，且例如 140399.doc •25· 200951962 當字線電壓尚未完全傳播至非所關注儲存元件時忽略來自 非所關注儲存元件之所感测資料。 因此’可針對基於電壓自字線近端至第一組之一傳播時 間$準備好被感測之第-組非揮發性儲存元件及基於電壓 自子線近端至第二組之—傳播時間為尚未準備好被感測之 第二組非揮發性儲存元件執行同時感測。此外，可處理自 j測第—組所獲得之資料，例如提供至-緩衝器且輸出至 -主機裝置，而可忽略自感測第二組所獲得之資料。 圖9纷示-程式化方法。以步驟_開始—程式化作業。 步驟節包含識別正被程式化之—個或多個儲存元件子 組。舉例而言，此可包含識別包含正被程式化之儲存元件 且距於其處施加字線„之字線近端最遠之子組。作為一 實例，圖6之子組i、2及3可包含正被程式化之儲存元件， 而子組4不包含正被程式化之儲存元件。在此情況下，識 別子組卜2及3或至少識別子組3為距字線近端最遠。在一 個可能之方法中，控制邏輯可組態有適當資料結構 料，該資料使-储存元件或位元線與—子組相關。舉例而 言，控制邏輯（例如位於狀態機1312(圖13)中）可組熊 如下表： Ί 一 儲存元件/位元線·· 子組： 1 1 1 2 BL1 BL2 BL3 等等 或者’程式化中涉及之儲存元件或位元線之位址可藉由 140399.doc -26- 200951962 一數學公式而與一特定子組相關。 步驟910包含基於正被程式化之一個或多個子組確定一 延遲。在一個方法中，針對每一子組確定一單獨延遲以便 可針對不同子組基於相應延遲在不同時間啟始驗證，例如 對於子組1、子組2及子組3分別在tl、t2及t3(圖8c)。在另 方法中’確定正被程式化之所有子組之最高延遲以使得 針對每一子組在彼時間啟始驗證，例如對於子組1、2及3 在t3(圖8c)。舉例而言，控制邏輯（例如，位於狀態機 1312(圖13)中）可組態有一如下表： 子組： 延遲： 1 tl 2 t2 3 t3 4 t4 亦可使每一儲存元件/位元線與一延遲相關聯（如先前所 提及），但此導致額外之附加項成本。應注意，此處假設 相同延遲用於每一驗證電壓。亦可（例如）在驗證電壓之間 的步長大小不為常數時具有用於不同驗證位準或驗證位準 群組之不同延遲。在此情況下，控制邏輯可組態有一如下 表（其中tl-1、tl-2及tl-3為不同時間）： 子組： 電壓： 延遲： 1 Vvi tl-1 VV2 tl-2 VV3 tl-3 2 等等。 Vvi t2-l 步驟915包含施加一程式化脈衝，例如脈衝8〇8(圖补）。 140399.doc -27- 200951962 步驟920包含開始該驗證過程。步驟925包含施加一驗證電 壓，例如處於一Vvi位準（圖8b)之一電壓。在一個可能之方 法中’步驟930包含在所確定延遲之後感測選定字線之所 有儲存元件。在一個實例中，對於一全位元線組態而言， 此可包含感測選定字線之所有儲存元件。在一個實例中， 對於一奇數-偶數組態而言，此可包含感測選定字線之所 有奇數或偶數編號之儲存元件。步驟935包含例如藉由檢 查來自正被程式化之儲存元件之資料以確定該等儲存元件 疋否達到既定資料狀態來處理該資料。步驟94〇包含忽略 來自其他儲存元件之資料。在決定步驟945處，若存在一 下一驗證電壓，則在步驟925處進行施加。自圖8b記住， 可在每一程式化脈衝之後施加一組驗證電壓82〇。在決定 步驟945處，若不存在下一驗證電壓，例如已剛剛施加最 後驗證電壓VV7，則到達確定程式化是否係完成之決定步 驟950。一般而言，當已驗證正被程式化之所有儲存元件 為已達到其相應目標資料狀態時程式化完成，在此情況 下’程式化過程在步驟955處結束。若程式化在決定步驟 950處未完成，則在步驟915處施加一下一程式化脈衝，例 如圖8b中之脈衝81〇。 圖10繪示一讀取方法。在步驟1000處開始一讀取作業。 諸多該等步驟與圖9中之彼等步驟相似，此乃因一驗證作 業係一種讀取作業類型。在兩種情況下，將一連串電壓施 加至一選定字線且感測該等儲存元件以確定其是否導電。 步驟1005包含識別正被讀取之一個或多個儲存元件子組。 140399.doc -28 · 200951962 舉例而5，此可包含識別包含正被讀取之儲存元件且距於 其處施加字線電壓之字線近端最遠之子組。作為一實例， 圖6之子組1、2及3可包含正被讀取之儲存元件，而子組4 不包含正被讀取之儲存元件。在此情況下，識別子組丨、2 及3或至少識別子組3為距字線近端最遠。如所提及，在一 個可旎之方法中，控制邏輯可組態有適當資料結構之資 料，該資料使一儲存元件或位元線與一子組相關。相同組 態資料可用於驗證及讀取作業兩者中。 步驟1010包含基於正被讀取之一個或多個子組確定一延 遲。在一個方法中，針對每一子組確定一單獨延遲，以便 可針對每一子組基於相應延遲在不同時間啟始讀取。在另 一方法中，確定正被讀取之所有子組之最高延遲以便針對 每一子組在彼時間啟始讀取。亦可在（例如）讀取電壓之間 的步長大小不為常數時具有用於不同讀取位準之不同延 遲。 步驟1015包含施加例如處於圖8&中所繪示之位準中之任 一者處之一控制閘極讀取電壓VcGR。在—個可能之方法 中，步驟1020包含在所確定延遲之後感測選定字線之所有 儲存元件。在一個實例中，對於一全位元線組態，此可包 含感測選定字線之所有儲存元件。在一個實例中，對於一 奇數-偶數組痣，此可包含感測選定字線之所有奇數編號 或偶數編號之儲存元件。步驟1025包含例如藉由將其資料 自一緩衝器移位至一主機來處理來自正被讀取之儲存元件 之資料。步驟1030包含忽略來自其他儲存元件之資料，例 140399.doc -29· 200951962 如不將資料自該緩衝器移位至該主機。在決定步驟1035 處，若存在一下一讀取電壓，則在步驟1015處進行施加。 自圖8a記住’可施加_連串讀取電壓。在決定步驟1〇35 處，若不存在下一讀取電壓，例如剛剛施加最後讀取電壓 VCGR7 ’則程式化過程在步驟1〇4〇處結束。 圖11係一NAND快閃儲存元件（例如，圖丨及2中所示之彼 4元件）陣列之一方塊圖。沿每一行，一位元線麵合至相 關聯NAND串之汲極選擇閘極之汲極端子。舉例而言，一 位兀線1106耦合至NAND串1150之汲極選擇閘極之汲極端 子1126。石母一 NAND串列，一源極線工i 〇4可連接該等 NAND串之源極選擇閘極之所有源極端子丨128。於第 5’570,315藏、第5,774,397號及第M46,935號美國專利中 發現一 NAND架構陣列及其作為一記憶體系統之一部分作 業之一實例。 將該儲存元件陣列劃分為大量儲存元件區塊。對於快閃 EEPROM系統而言係常見情形，區塊即為擦除單元。亦 即，每-區塊皆含有最小數目之可一起擦除之儲存元件。 每-區塊通常被劃分為若干頁…頁係一程式化單元。於 一個實施例中’個別頁可被劃分為若干段且該等段可含有 作為-基本程式化作業一次寫入之最少數目之館存元件。 通常將-個或多個資料頁鍺存於一個儲存元件列尹。 可錯存-個或多個扇段。—扇段包含使 資料。附加項資料通常包含已依據該扇段之使= 算出之-錯誤校正碼（ECC)。控制器（下文所闡述）之—部 140399.doc 200951962 分在將資料程式化至該陣列中時計算該ECC，且亦在自陣 列讀取資料時檢查ECC。另—選擇為，將ECC及/或其他附 加項資料儲存在與其等所附屬之使用者資料不同之頁或甚 至不同之區塊中。 —使用者資料扇段通常係512個位元組，對應於磁碟驅 動器中-扇段之大小。附加項資料通常係一額外16_2〇個 位70组。大量頁形成一區塊，例如自8個頁多至32個、^ 個、128個或更多個頁。於某些實施例中，一na助串列包 圖12纷示—主機控制器及—儲存器系統中之-記憶體裝 置之概it。亦可認為單獨的記憶體裝置為一儲存器系 統。可在具有其自身控制器121〇之一記憶體裝置^⑼中提 供儲存元件12〇5,該控制器121〇用於執行例如程式化/驗 證及讀取之作業。記憶體裝置可形成於例如 想卡或咖快閃裝置上’其插入至一主機裝置令’例如 e膝上型電腦、數位相機、個人數位助理(舰)、數位音訊 播放器或行動電話。主機裝置可具有其自身用於與記声體 裝置絲之控制器122〇,例如讀取或寫入使用者資料「舉 彳而。s絲資料時，主機控制器可向記憶體裝置發送 指示欲擷取之使用者資祖 器將此等命令轉換為可由 1 U隐體裝置控制 由°己隐體裝置中之控制電路解譯並 ^之命令信號。控制器咖亦可含有-用㈣存先前所 _述之儲存元件識別符、子組及延遲資料之非揮發性資料 儲存位置1215及用於暫時儲存將被寫入至記憶體陣列或自 140399.doc -31- 200951962 該S己憶體陣列讀取之使用者資料之一緩衝器記憶體1220。 可認為主機控制器1225為一在記憶體裝置之外或外部之實 體。結合圖13所論述，該記憶體裝置可包含例如一個或多 個記憶體晶粒且該主機控制器可在該一個或多個記憶體晶 粒之外。 記憶體裝置藉由自儲存元件讀取資料且使其為主機控制 器可用而回應於一讀取命令。在一個可能之方法中，該記 L體裝置將讀取資料儲存在緩衝器1220中且通知主機控制 器何時可讀取該資料。該主機控制器藉由自緩衝器讀取資 料而作出回應且發送另一命令至該記憶體裝置以自另一位 址讀取資料。舉例而言’可按業讀取資料。主機控制器可 處理所讀取資料以確定該記憶體裝置之儲存元件之一臨限 ，壓分佈。在另—方法中’該記憶體裝置之控制電路可確 定該臨限電壓分佈。下文提供—記憶體裝置之實例性實施 例之其他細節。 一典型記憶體系統包含一包含控制器121〇之積體電路晶 片及各自含有一記憶體陣列及相關聯控制、輸入/輸出及 ，態機電路之一個或多個積體電路晶片。該記憶體裝置可 敢入作為主機系統之-部分，或可包含於—可抽換地插入 至一主機系統之一配合插槽中之記憶體卡中。此一卡可勺 含整個記㈣裝置，或可在單獨卡巾提供控㈣及記^ 陣列以及相關聯周邊電路。 圖13係-使用單個列/行解碼器及讀取/寫入電路之 發性記憶體系統之-方塊圖。該圖圖解說明根據本發明之 140399.doc -32- 200951962 一個實施例之一具有用於並行讀取及程式化一儲存元件頁 之讀取/寫入電路之記憶體裝置1396。記憶體裝置1396可 包含一個或多個記憶體晶粒1398 ^記憶體晶粒1398包含一 一維儲存兀件陣列1400、控制電路131〇及讀取/寫入電路 1365。於某些實施例中，儲存元件陣列可係三維。記憶體 陣列1400可經由一列解碼器133〇藉由字線及經由一行解碼 窃1360藉由位元線定址。讀取/寫入電路1365包含多個感 測區塊1300且允許並行讀取或程式化一儲存元件頁。通 ° 常，一控制器1350包含於與一個或多個記憶體晶粒1398相 同之一記憶體裝置1396(例如，一可抽換儲存卡）中a命令 及資料經由線1320在主機與控制器135〇之間傳送且經由線 13 21在控制器與一個或多個記憶體晶粒丨3 %之間傳送。 控制電路1310與讀取/寫入電路1365協作以對記憶體陣 列11 00執行記憶體作業。控制電路1 3 10包含一狀態機 312 曰曰片上位址解碼器13 14及一功率控制模組1316。 參 狀態機1312提供對記憶體作業之晶片級控制。舉例而言， 狀態機可經組態以執行先前所論述之讀取及驗證過程。晶 片上位址解碼器1314在主機或一記憶體控制器所使用之位 址與解碼器1330及1 360所使用之硬體位址之間提供一位址 介面。功率控制模組1316控制在記憶體作業期間供應至字 線及位元線之功率及電壓。舉例而言，功率控制模組1316 可提供一控制閘極讀取電壓至一選定字線及至讀取通過電 壓未選字線以用於供在讀取作業期間使用及確定一組鍺存 元件之一臨限電壓分佈中使用。功率控制模組13 16可包含 140399. doc •33· 200951962 例如一個或多個數位類比轉換器。 於某些實施方案中，可組合圖13之組件中之某些組件。 於各種設計中，可將除健存元件陣列1100外之該等組件令 之一者或多者（單獨或以組合方式）視為-管理或控制電 路。舉例而言，一個或多個管理或控制電路可包含以下器 件中之任一者或其一組合：控制電路1310、狀態機1312、 解碼器1314/136〇、功率控制裝置1316、感測區塊测、 讀取/寫入電路1365、控制器1350、主機控制器1399等。 藉由行解碼器i 3 6 〇讀出儲存在記憶 由資料⑻線及一資料輪入，出缓衝器⑽輸出至；；1/〇 ° 線。經由外部1/〇線將欲儲存在記憶體陣列中之程式化資 _人至資料輸入/輸㈣衝器1352。將用於控制記憶體 之命7資料輸入至控制器j 35〇。命令資料通知快閃記 憶體所請求之作業。將輸入命令傳送至控制電路131〇。狀 態機m2可輸出該記憶體裝置之一狀態，例如準備好/忙 或通過/失敗。當記憶體裝置忙時，其不可接收新的讀取 或寫入命令》 ❹ 亦可結合控制器1350提供一資料儲存位置，與圖12之儲 存位置121 5相似。 在另一可能之組態中非揮發性記憶體系統可使用雙 列/行解碼器及讀取/寫人電路。在此情況下，各種周邊= 、 路對記.It體陣狀存取細—對稱方式在料列之相對Z 上實施，以使得每一側上之存取線及電路之密度減半。 出於圖解說明及闡述之目的，上文已呈現對本發明之詳 14〇399.d〇c -34 - 200951962 細闡述。本文並不意欲係包羅無遺的或將本發明限制於所 揭示之準確形式。鑒於上述教示内容可做出諸多修改及變 化。選擇該等所閣述實施例旨在最佳地解釋本發明之原理 及其實際應用，以藉此使其他熟習此項技術者能夠在各種 實施例中且以適合於所構想之特定使用之各種修改最佳地 利用本發明。本文意欲使本發明之範疇由隨附申請專利範 圍來界定。 【圖式簡單說明】 Ο

圖1係一 NAND串之一俯視圖； 圖2係圖1之NAND串之一等效電路圖； 圖3係一 NAND快閃儲存元件陣列之一方塊圖； 圖4繪示形成於一基板上之一 NAND串之一剖視圖； 圖5續·示一儲存元件區塊； 圖6繪示在一全位元線組態下配置成多個子組之一组 存元件； ^ 圖7繪不在一奇數-偶數位元線組態下配置成多個子扭之 一組儲存元件； ’ 圖以繪示不同讀取電壓之字線電壓對時間； 圖8b繪示程式化期間所使用之一脈列； 字線之不同位置處之字線 圖8c繪示一個讀取電壓在沿一 電壓對時間； 圖9繪示一程式化方法； 圖10繪示一讀取方法； 之一方塊圖 圖11係-NAND快閃儲存元件陣列 140399.doc •35- 200951962 圖12繪示一主機控制器及一記憶體裝置之概述；及 圖1 3係一使用單個列/行解碼器及讀取/寫入電路之非揮 發性記憶體系統之一方塊圖。 【主要元件符號說明】 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 第一選擇閘極 120CG 控制閘極 122 第二選擇閘極 122CG 控制閘極 126 位元線 128 源極線 320 NAND 串 321 位元線 140399.doc -36- 200951962

322 選擇閘極 323 儲存元件 324 儲存元件 325 儲存元件 326 儲存元件 327 選擇閘極 340 NAND 串 341 位元線 342 選擇閘極 343 儲存元件 344 儲存元件 345 儲存元件 346 儲存元件 347 選擇閘極 360 NAND 串 361 位元線 362 選擇閘極 363 儲存元件 364 儲存元件 365 儲存元件 366 儲存元件 367 選擇閘極 400 NAND 串 402 端子 140399.doc -37- 200951962 403 端子 404 源極供應線 406 源極側選擇閘極 408 儲存元件 410 儲存元件 412 儲存元件 414 儲存元件 416 儲存元件 418 儲存元件 420 儲存元件 422 儲存元件 424 汲極側選擇閘極 426 位元線 430 源極/汲極區域 490 基板 492 P-井區域 494 η -井區域 496 ρ -型基板區域 505 共同源極 605 儲存元件 610 字線 615 字線電壓源 620 字線 630 字線 140399.doc •38- 200951962

640 字線 650 共同源極線 670 子組1 675 子組2 680 子組3 685 子組4 690 感測放大器 800 脈列 805 程式化電壓VpGMl 810 程式化電壓VpGM2 815 程式化電壓VpGM3 820 驗證電壓組 825 驗證電壓組 830 驗證電壓組 1100 記憶體陣列 1104 源極線 1106 位元線 1126 沒極端子 1128 源極端子 1150 NAND 串 1200 記憶體裝置 1205 儲存元件 1210 控制器 1215 資料儲存位址 -39- 140399.doc 200951962 1220 緩衝器 1225 主機控制器 1300 感測區塊 1310 控制電路 1312 狀態機 1314 晶片上位址解碼器 1316 功率控制模組 1320 線 1321 線 1330 列解碼器 1350 控制器 1352 缓衝器 1354 資料儲存位址 1360 行解碼器 1365 讀取/寫入電路 1399 主機控制器 BL0-BL4255 位元線 BLeO-BLe7 偶數編號之位元線 BL〇0-BL〇7 奇數編號之位元線 SGD 沒極選擇線 SGS 源極選擇線 WLO 字線 WL1 字線 WL2 字線 -40- 140399.doc 200951962 WL3 字線 WL4 字線 WL5 子線 WL6 字線 WL7 字線

140399.doc -41

Claims (1)

1. 200951962 七、申請專利範圍： ι_ 一種用於運作非揮發性儲存器之方法，其包括： 將—控制閘極電壓施加至一選定字線之一個端，該選 定字線與沿該選定字線之一組非揮發性儲存元件通信，/及 在°亥控制閘極電壓到達該組中之一第一子組之所有該 等非揮發性儲存元件之後感測該第一子組非揮發性儲存 元件；及 /該控㈣極電壓到達該組中之—第二子組之所有該 等非揮發性儲存元件之前感測該第二子組非揮發性儲存 元件。 2.如請求項!之方法，其進一步包括： 接收一讀取命令； 將該第-子組非揮發性储存元件識別為 令所請求之資料；及 基於該識別確定用於執行該第—子組之該感測之一時

   3.如請求項主1之方法，其進-步包括： %求由4 _子組非揮發性儲存元件而非由該第 $第1非揮發性儲存元件所健存之資料之—讀取命令， …3=了感測係回應於該讀取命令。 之方法，其進-步包括： 捨棄自該箆-工 資料。 一、，且之該等非揮發性儲存元件所感測之 5·如請求項1之方法，其中 140399.doc 200951962 同時感測該第一及第二子組。 6. 8. 如請求項1之方法，其中： “第子組儲存一整個資料頁之位元 如請求項1之方法，其中： 一于組儲存少於一整個資料頁之位元 如請求項1之方法，其中： 。 件同時感測料定字線與其通信之所有非揮發性《存元 9.如請求項1之方法，其中： 之所有奇 之所有偶 在—第-時間同時感測該選定字線與其通信 數編號之非揮發性儲存元件；及 在-第二時間㈤時感測該選定字線與其通信 數編號之非揮發性儲存元件。 10. 如請求項1之方法，其中： 該第-子組之該感測及該第二子組之該感測包 與》亥等非揮發性儲存元件通信之感測放大器以同時 該第-及第二子組中之該等非揮發性儲存元件之該每二 者之一狀況。 / — 11. 如請求項1之方法，其中： 在一程式化過程期間該第一子組之該感測及該第二子 組之該感測作為一驗證作業之一部分而發生。 12. 如請求項1之方法，其中： 在一程式化過程之後該第一子組之該感測及該第二子 組之该感測作為一讀取作業之一部分而發生。 140399.doc -2 - 200951962 13. —種用於運作非揮發性儲存器之方法，其包括： i將一電壓施加至一選定字線之一個端，該選定字線與 沿該選定字線之-組非揮發性儲存元件通信，該電壓傳 播至該等非揮發性储存元件； 同時感測：⑷該組中之至少一第一非揮發性儲存元 件，其係基於該電壓自該字線之該端至該至少一第一非 揮發性儲存元件之一傳播時間而準傷好被感測；及⑻該 組中之至少H揮發㈣存元件，其係基於該電壓 霤 自該字線之該端至該至少一第二非揮發性儲存元件之一 傳播時間而尚未準備好被感測； 處理自該感測至少-第一非揮發性儲存元件所獲得之 資料；及 捨棄自該感測至少-第二非揮發性健存S件所獲得之 14.如凊求項13之方法，其中： G 纟—程式化過程期間，該至少-第—非揮發性儲存元 件之該感測及該至少—第二非揮發性儲存元件之該感測 作為一驗證作業之一部分而發生。 15·如請求項13之方法，其中： 在-程式化過程之後’該至少一第一非揮發性儲存元 =該感測及該至少-第二非揮發性儲存元件之該感測 作為一讀取作業之一部分而發生。 16. —種用於運作非揮發性儲存器之方法，其包括： 接收一讀取命令； 140399.doc 200951962 將一組非揮發性儲存元件之一第一子組識別為包㈣ 讀取命令所請求之資料，該組非揮發性料元件與 定字線通信； ' ~ 基於該識別確定用於感測該第一子組之一指定時間； 將一控制閘極電壓施加至該選定字線之一個端； 件在:指定時間感測該第一子組之該等非揮發：儲存元 在該指定時間感測該組非揮發性儲存元件之—第二子 組，其中在該指定時間’該控制閘極電壓已到達該第— 子組中之所有該等非揮發性儲存元件但尚未到達該第二 子組中之所有該等非揮發性儲存元件。 一 17. 如g奮求項16之方法，其中： 該識別包括存取-資料結構，該資料結構識別該組非 揮發性館存元件之;^子組及對應之不同指定時間以用 於感測。 18. 如請求項16之方法，其中： 該識別包括存取一資料結構，該資料結構識別該組非 揮發性儲存元件之*同料元件所隸屬的該組非揮發性 儲存元件之不同子組。 19. 如請求項16之方法，其中： 該第一子組之該感測包括控制與該第一子組通信之感 測放大器，且該第二子組之該感測包括控制與該第二子 組通信之感測放大器。 140399.doc