KR20090028483A - 불휘발성 반도체 기억 장치의 제어 방법 - Google Patents

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Abstract

불휘발성 반도체 기억 장치는 직렬 접속된 복수의 메모리 셀을 갖는 NAND 스트링을 갖는다. 판독 수순은, NAND 스트링 내의 선택 메모리 셀에 선택 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온시키기 위해 구동하는 식으로 선택 메모리 셀에 대해 수행된다. 이러한 판독 수순에서, 선택 메모리 셀에 인접하고 선택 메모리 셀보다 나중에 데이터 기입이 완료되는 인접 비선택 메모리 셀을 제외한 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 인접 비선택 메모리 셀에는 제1 판독 패스 전압보다 높은 제2 판독 패스 전압이 공급된다.
메모리 셀, 불휘발성 반도체 기억 장치, 펄스 전압, 임계 전압, 베리파이 수순, 통상 판독 수순

Description

불휘발성 반도체 기억 장치의 제어 방법{METHOD FOR CONTROLLING A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
<관련 출원>
본 출원은 2007년 9월 14일에 출원된 일본 특허 출원 제2007-239089호에 기초한 것으로서, 그 우선권을 주장하며, 상기 출원의 전체 내용은 본 명세서에 참조 인용된다.
본 발명은, 플로팅 게이트 구조의 메모리 셀을 이용한 불휘발성 반도체 기억 장치에 관한 것으로, 특히 NAND형 플래시 메모리의 판독/기입 제어 방법에 관한 것이다.
현재의 NAND형 플래시 메모리에서는, 개개의 메모리 셀이 플로팅 게이트(FG)를 구비하고, FG의 전자 주입과 전자 방출에 의해 기입과 소거를 행한다. FG 내의 전자 주입량을 제어함으로써, 복수의 임계 전압 상태(즉, 데이터 상태)를 설정할 수 있다. 최근에는, 1개의 메모리 셀에 2비트, 즉 4 레벨 데이터를 기억시키는 NAND형 플래시 메모리가 개발되어 양산되고 있다.
NAND형 플래시 메모리가 더 미세화되고 셀당 더 많은 데이터 비트를 기억함 에 따라 과제로 되고 있는 것이 플로팅 게이트들(FG) 간의 간섭 노이즈이다. 이것은, 임의의 메모리 셀 Cell_A에 기입을 행한 후, 이웃한 메모리 셀 Cell_B에 기입을 행하면, Cell_A의 FG 전위가 Cell_B의 FG의 전위 변화의 영향을 받아 변화하여, 그 결과로서 임계값 분포가 넓어져 보이는 간섭 효과이다.
이러한 메모리 셀간의 간섭의 영향을 작게 하는 바람직한 기입 제어 방식으로서, 예를 들면 일본 특허 공개 제2005-243205호의 방식이 제안되어 있다. 여기에서는 기본적으로, 4 레벨의 최하위 레벨로부터 최상위 레벨로 한번에 변화시키도록 하는 상위 페이지 기입 모드를 이용하지 않는다. 이에 의해, 인접 메모리 셀들 간의 간섭 노이즈를 줄일 수 있다. 또한, 기입 시의 워드선 선택을 예를 들면 소스선측으로부터 순서대로 행하는 것을 기본으로 하면서, 하위 페이지 기입과 상위 페이지 기입의 워드선 선택순을 적절하게 조합함으로써, 인접 메모리 셀들 간의 간섭을 될 수 있는 한 줄인다.
그러나, NAND형 플래시 메모리의 미세화를 한층 더 진행시킨 경우에는, 인접 셀들 간의 간섭 노이즈의 영향을 피하는 것이 어려울 수 있다.
본 발명은, 플로팅 게이트 구조의 메모리 셀을 이용한 불휘발성 반도체 기억 장치를 제공하며, 셀간 간섭의 영향을 줄이는 데 있다.
본 발명의 일 측면에 따르면, 직렬 접속된 복수의 메모리 셀을 갖는 NAND 스 트링을 갖고, NAND 스트링 내의 선택 메모리 셀에 선택 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온시키기 위해 구동하는 판독 수순을 갖고, 판독 수순에서, 선택 메모리 셀에 인접하고 선택 메모리 셀보다 나중에 데이터 기입이 완료되는 인접 비선택 메모리 셀을 제외한 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 인접 비선택 메모리 셀에는 제1 판독 패스 전압보다 높은 제2 판독 패스 전압이 공급되는 불휘발성 반도체 기억 장치의 제어 방법이 제공된다.
본 발명의 다른 측면에 따르면, 직렬 접속된 복수의 불휘발성 메모리 셀을 갖는 NAND 스트링을 갖고, 선택 메모리 셀에 기입-베리파이 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 기입-베리파이 수순과, 선택 메모리 셀에 판독 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 통상 판독 수순을 갖고, 기입-베리파이 수순에서는, 선택 메모리 셀에 인접하는 2개의 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에 제1 판독 패스 전압이 공급되고, 2개의 인접 비선택 메모리 셀 중 선택 메모리 셀보다 먼저 데이터가 기입된 한쪽의 셀에는 제1 판독 패스 전압보다 높은 제2 판독 패스 전압이 공급되고, 선택 메모리 셀보다 나중에 데이터가 기입되는 다른 쪽의 셀에는 제1 판독 패스 전압보다 낮은 제3 판독 패스 전압이 공급되며, 통상 판독 수순에서는, 2개의 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 2개의 인접 비선택 메모리 셀 중 선택 메모리 셀보다 먼저 데이터가 기입된 한쪽의 셀에는 제1 판독 전압보다 높은 제2 판독 패스 전압이 공급되고, 선택 메모리 셀보다 나중에 데이터가 기입되는 다른 쪽의 셀에는 셀 임계값 시프트량에 따라서 레벨이 선택되는 제4 판독 패스 전압이 공급되는 불휘발성 반도체 기억 장치의 제어 방법이 제공된다.
본 발명의 또 다른 측면에 따르면, 직렬 접속된 복수의 메모리 셀을 갖는 NAND 스트링을 갖고, 선택 메모리 셀에 기입-베리파이 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 기입-베리파이 수순과, 선택 메모리 셀에 판독 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 통상 판독 수순을 갖고, 기입-베리파이 수순에서는, 선택 메모리 셀에 인접하는 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에 제1 판독 패스 전압이 공급되고, 인접 비선택 메모리 셀 중 선택 메모리 셀보다 나중에 데이터가 기입되는 한쪽의 셀에는 제1 판독 패스 전압보다 낮은 제2 판독 패스 전압이 공급되고, 통상 판독 수순에서는, 선택 메모리 셀에 인접하는 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 인접 비선택 메모리 셀 중 선택 메모리 셀보다 나중에 데이터가 기입되는 한쪽의 셀에는 셀 임계값 시프트량에 따라서 레벨이 선택되는 제3 판독 패스 전압이 공급되며, 제3 판독 패스 전압의 최대값이 제1 판독 패스 전압보다 높은 불휘발성 반도체 기억 장치의 제어 방법이 제공된다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
기본 구성 및 기본 기입 -제어 방식
도 1은, 실시 형태에 따른 NAND형 플래시 메모리의 전체 구성을 도시한다. NAND형 플래시 메모리의 기본 단위인 NAND 셀 유닛(즉, NAND 스트링)(100)은, 직렬 접속된 복수의 메모리 셀 MC0-MC31과 그 양단에 배치된 2개의 선택 게이트 트랜지스터 SG1, SG2를 기본 구성으로 한다.
NAND 셀 유닛(100)은, 그 일단이 선택 게이트 트랜지스터 SG1을 통하여 비트선 BL에 접속되고, 타단이 선택 게이트 트랜지스터 SG2를 통하여 공통의 소스선 CELSRC에 접속되어 있다.
1개의 메모리 셀은, 실리콘 기판의 P형 웰에 형성된 N형 소스/드레인 확산층을 갖고, 소스 및 드레인 층에 의해 규정되는 채널 영역 위에 적층된 부유 게이트 및 제어 게이트의 적층 게이트 구조를 갖는다. 이 부유 게이트에 유지하는 전하량을 기입 동작, 소거 동작에서 변화시킴으로써, 셀의 임계 전압을 변화시켜, 셀당 1비트의 데이터, 혹은 복수 비트를 기억시킨다.
NAND 셀 유닛(100)의 메모리 셀 MC0-MC31의 제어 게이트는 별개의 워드선 WL0-WL31에 접속되고, 선택 게이트 트랜지스터 SG1, SG2의 게이트는 각각 선택 게이트선 SGD,SGS에 접속된다.
워드선 WL0-WL31 및 선택 게이트선 SGD, SGS를 공유하는 NAND 셀 유닛(100)의 집합은, 데이터 소거의 단위로 되는 블록(101)을 구성한다. 통상적으로는, 도면에 도시된 바와 같이, 비트선의 방향으로 복수의 블록이 배열된다.
NAND형 플래시 메모리는, 여러 가지의 동작을 커맨드 입력을 수반하여 실현 하고 있다. 예를 들면, 기입 동작에서는, 데이터 로드 커맨드를 입출력 회로(1)로부터 커맨드 레지스터(2)에 래치하고, 기입처 어드레스를 입출력 회로(I/O 버퍼)(1)를 통하여 어드레스 레지스터(3)에 래치하고, 계속해서, 기입 데이터를 입출력 회로(1)를 통하여 센스 앰프 회로(기입 회로 역할을 함)(30)에 로드한다. 이 후, 기입 실행 커맨드를 입출력 회로(1)를 통하여 커맨드 레지스터(2)에 래치하면, 칩에서 자동적으로 기입 동작이 개시된다.
즉, 기입 실행 커맨드가 입력되면, 시퀀스 제어 회로(4)가 동작을 개시한다. 시퀀스 제어 회로(4)는, 데이터 기입에 필요한 전압의 제어나, 기입 펄스 인가 동작이나 베리파이 판독 동작의 타이밍 제어, 원하는 기입 동작이 종료할 때까지 기입 펄스 인가 동작과 베리파이 판독 동작을 반복하는 제어 등을 행한다.
고전압 발생 회로(5)는, 시퀀스 제어 회로(4)에 의해 제어되어, 기입 전압 Vpgm, 기입 패스 전압 Vpass, 판독 패스 전압 Vread, 및 로우-신호 구동 회로(20)나 페이지 버퍼 제어 회로(6) 등에 필요한 그 밖의 고전압(승압 전압)을 발생한다.
로우-신호 구동 회로(20)는, NAND 셀 유닛 내의 워드선 수와 동등한 수의 CG 디코더/드라이버(24)와, 드레인측 선택 게이트선 SGD를 제어하는 SGD 드라이버(22), 소스측 선택 게이트선 SGS를 제어하는 SGS 드라이버(23), 및 블록 디코더용의 승압 전원 전압 VRDEC를 출력하기 위한 VRDEC 드라이버(21)를 갖는다. 이들 드라이버(21-24)는, 메모리 셀 어레이(102)의 복수의 블록(101)에서 공유된다.
NAND형 플래시 메모리에서는, 선택된 NAND 셀 유닛의 복수의 워드선에 대하여 복수의 전압을 이용하여 동작시키는 것이 필요하다. 따라서, 로우 어드레스 중 에서, NAND 셀 유닛 내의 워드선을 선택하는 페이지 어드레스가, CG 디코더/드라이버(24)의 각각에 입력되어 있다.
메모리 셀 어레이(102)의 각 블록의 워드선 단부에는, 블록 선택 기능을 갖는 협의의 로우 디코더(10)가 배치되어 있다. 로우 디코더(10)는, 어드레스 레지스터(3)로부터 블록 어드레스를 받아 이것을 디코딩하는 블록 디코더(11)와, 이 블록 디코더(11)의 출력에 의해 공통으로 게이트가 제어되어 기입, 소거 및 판독에 필요한 전압을 워드선 및 선택 게이트선에 전달하기 위한 전송 트랜지스터 어레이(12)를 갖는다. 블록 디코더(11)에는, 트랜지스터 어레이(12)의 공통 게이트 TG에 필요한 전압을 출력하기 위한 레벨 시프트 회로가 포함된다.
전송 트랜지스터 어레이(12)의 일단은, 각각의 드라이버(21-24)에 접속되고, 타단은 메모리 셀 어레이(102) 내의 워드선 및 선택 게이트선에 접속된다. 예를 들면, 기입 펄스 인가시에는, 선택된 워드선에 기입 전압 Vpgm(20V 정도)을 인가할 필요가 있다. 이때, 공통 게이트 TG에는, VRDEC 드라이버(21)로부터 공급되는 Vpgm+Vt(Vt는 전송 트랜지스터(12)의 임계 전압)가 인가된다.
NAND형 플래시 메모리는, 셀의 기입과 소거에 FN 터널 전류를 이용한다. 특히, 기입 동작에서는, NOR형 플래시 메모리와 달리, 셀의 임계값 시프트에 필요한 전류가 매우 작기 때문에 동시에 다수의 메모리 셀을 기입할 수 있다. 따라서, 기입, 판독의 일괄 처리 단위의 페이지 길이를, 2kByte나 4kByte로 크게 할 수 있다. 센스 앰프 회로(즉, 페이지 버퍼)(30) 내의 각 센스 앰프(31)도, 페이지 길이와 동수 포함되어 있다.
컬럼 디코더(7)는, 예를 들면 기입 데이터를 로드하는 경우에는, 어드레스 레지스터(3)로부터 보내지는 컬럼 어드레스를 디코딩하고, 입출력 회로(1)와 선택된 센스 앰프 PB를 접속하여, 컬럼 어드레스마다의 기입 데이터를 센스 앰프 회로(30)에 로드한다. 판독 동작에서는, 일괄하여 센스 앰프 회로(30)에 기억된 판독 데이터가, 컬럼 어드레스에 따라 순차 선택된 것으로 입출력 회로(1)에 출력된다.
도 2는, 짝수번의 비트선 BLe와 인접하는 홀수번의 비트선 BLo가 센스 앰프 PB를 공유하는 예를 나타내고 있다. 기입 또는 판독 시, 선택 신호 BLSe, BLSo에 의해, 짝수번 비트선 BLe와 홀수번 비트선 BLo는 선택적으로 센스 앰프 PB에 접속된다. 이때, 비선택 비트선은, 실드선으로 기능함으로써, 인접 비트선들 간의 간섭이 억제된다. 신호 BLCRL에는, 비선택 비트선을 위한 소정의 전압이 인가된다. 판독 동작이나 기입-베리파이 동작에서는, 선택 비트선을 실드하기 위해, 예를 들면 Vss가, BIASe 또는 BIASo에 의해 제어되는 트랜지스터를 통하여 비선택 비트선에 인가된다.
이 센스 앰프 방식의 경우에는, 1워드선과 전체 짝수번 비트선에 의해 선택되는 메모리 셀이 동시 기입 또는 판독의 단위인 1페이지(짝수 페이지)를 구성하고, 1워드선과 전체 홀수번 비트선에 의해 선택되는 메모리 셀이 동시 기입 또는 판독의 단위인 다른 페이지(홀수 페이지)를 구성한다.
도 3은, 센스 앰프(PB)(31)의 구성예를 도시하고 있다. 래치 회로 L1은, 컬럼 디코더의 출력인 컬럼 선택 신호 CSL에 의해 데이터선 IO/IOB에 선택적으로 접 속되고, 또한 전송 트랜지스터(32c)를 통하여 센스 노드 TDC와 접속된다. 이 구성예에서는, 래치 L1은 페이지 버퍼 내의 캐쉬로서 기능하거나, 2bit/cell의 멀티-레벨 데이터 기억을 실현하는데 이용되는 데이터 기억 회로 역할을 한다.
또 하나의 래치 회로 L2는, 전송 트랜지스터(33)를 통하여 센스 노드 TDC와 접속되고, 또한 전송 트랜지스터(34a)를 통하여 연산 회로(34)와 접속되어 있다. 트랜지스터(34a, 34b, 34c)로 이루어지는 연산 회로(34)는, 트랜지스터(34b)의 게이트 노드 DDC의 전위에 따라서, 센스 노드 TDC에 대하여 몇 가지의 연산을 행할 수 있다. 예를 들면, DDC가 "H"일 때에 트랜지스터(34b)의 드레인 전압 VPRE를 0V로 하여, 트랜지스터(34c)를 온시키면, DDC의 데이터에 따라서 노드 TDC의 전위를 바꿀 수 있다.
트랜지스터(35)는 비트선 프리차지용 트랜지스터이다. 트랜지스터(37)는 비트선과 센스 노드 TDC를 접속하는 트랜지스터로서, 판독 동작에서는, 이 트랜지스터의 게이트 전압을 제어하여, 비트선의 미소 진폭을 증폭하거나, 기입 동작에서는 래치 회로와 비트선을 접속하는 기능을 한다.
트랜지스터(38a, 38b)는, 고내압 트랜지스터로서, 비트선에 인가되는 약 20V의 소거 전압을 차단할 뿐만 아니라, 짝수 비트선 BLe와 홀수 비트선 BLo를 선택하는 역할을 한다.
도 4는, 이 실시 형태에서의 4-레벨 데이터(2비트/셀 데이터)를 기억하는 경우의 기입 원리를 나타내고 있다. 4-레벨 데이터는, 셀의 임계 전압이 낮은 쪽부터 "E", "A", "B", "C" 레벨로 부르기로 한다. 레벨 "E"는 일괄 블록 소거에 의해 얻어지는 마이너스 임계 전압 상태이다. 도 4에는, 각각의 데이터 레벨에 대한 하위 페이지(LP) 비트 및 상위 페이지(UP) 비트의 데이터 비트 할당예가 도시되어 있다.
하위 페이지(LP) 기입(또는 프로그램)에서는, 레벨 "E"의 셀들이 레벨 "A"와 "B" 사이에 설정되는 중간 레벨 "LM"을 갖도록 선택적으로 설정된다. 하위 페이지 기입 후, 상위 페이지(UP) 기입을 행한다. UP 기입에서는, 레벨 "E"의 셀의 "A" 레벨에의 기입과, 레벨 "LM"의 셀의 레벨 "B" 또는 "C"에의 기입을 동시에 행한다.
레벨 "LM", "A", "B" 및 "C"의 임계 전압의 하한값은, 각각의 기입-베리파이 시의 베리파이 전압 VLv, Vav, Vbv 및 Vcv에 의해 결정된다.
도 2에는, 이 실시 형태에서의 기본적인 데이터 기입 순서(워드선 선택 순서)를 나타내고 있다. 여기에서, "L"은 하위 페이지(LP)를, "U"는 상위 페이지(UP)를 나타내고, L/U의 가로에 나타낸 숫자가 기입 동작순을 나타내고 있다.
즉, NAND 스트링 내에서 소스선측의 셀부터 순서대로 기입하는 것으로 하여, 우선 워드선 WL0의 짝수번 비트선 BLe측의 하위 페이지, L:①가 기입되고, 다음으로 워드선 WL0의 홀수번 비트선 BLo측의 하위 페이지, L:②가 기입된다. 계속해서, 워드선 WL1의 짝수번 비트선 BLe측의 하위 페이지, L:③이 기입되고, 워드선 WL1의 홀수번 비트선 BLo측의 하위 페이지, L:④가 기입된다. 그 후, 워드선 WL0의 짝수번 비트선 BLe측의 상위 페이지, U:⑤가 기입되고, 다음으로 워드선 WL0의 홀수번 비트선 BLo측의 상위 페이지, U:⑥이 기입된다.
다음으로, 워드선 WL2로 옮겨, 짝수번 비트선 BLe측의 하위 페이지, L:⑦이 기입되고, 워드선 WL2의 홀수번 비트선 BLo측의 하위 페이지, L:⑧이 기입된다. 그 후, 워드선 WL1에 되돌아가서, BLe측의 상위 페이지, U:⑨가 기입되고, 다음으로 워드선 WL1의 홀수번 비트선 BLo측의 상위 페이지, U:⑩이 기입된다. 이하, 마찬가지의 기입 동작을 반복한다.
이러한 순번으로 데이터 기입을 행하면, 주목 셀의 임계값 상태가 A∼C 레벨 중 어느 하나로 결정된 후에, 이웃하는 셀이 E 레벨로부터 C 레벨로 기입되는 것을 피할 수 있다. 즉, 주목 셀의 기입 후의 인접 셀에서의 임계값 변화를, E 레벨로부터 C 레벨로의 변화의 약 절반(즉, E→A, LM→C)으로 억제할 수 있어, 메모리 셀의 간섭 효과를 반감시킬 수 있다.
해결 과제
지금까지 기본 구성과 기본 기입 제어 방식을 설명하였지만, 아직 해결 과제가 남겨져 있다. 이것을 구체적으로 설명한다.
도 5는, 기입-베리파이 판독 시 및 통상 판독 시의 NAND 스트링 내의 바이어스 관계를 나타내고 있다. 여기에서는 설명을 간단히 하기 위해, NAND 스트링을 구성하는 메모리 셀이 MC0-MC7의 8개의 예를 나타내고 있다.
메모리 셀 MC2가 선택되었을 때, 선택된 워드선 WL2에는 선택 전압 Vsel이 공급되고, 다른 비선택 워드선 WL0-1 및 WL3-7(즉, 비선택 메모리 셀)에는, 셀 데이터에 상관없이 셀을 온하는 데에 필요한 판독 패스 전압 Vread가 공급된다. 여기에서 선택 전압 Vsel은, 기입-베리파이 시에는 기입 레벨에 따라서 선택되는 베리파이 전압 VLv, Vav, Vbv, Vcv 중 어느 하나이며, 통상 판독 시에는 각각의 데이 터 레벨 간에 설정된 판독 전압 Var, Vbr, Vcr 중 어느 하나이다.
도 6은, 선택 워드선 WLn의 메모리 셀에 A 레벨을 기입하는 상위 페이지 기입에서의 기입-베리파이 시의 워드선 WLn∼WLn+2의 범위의 메모리 셀의 상태를 나타내고 있다. 워드선 WLn의 메모리 셀에 상위 페이지 기입을 행하는 경우, 워드선 WLn-1, WLn-2의 메모리 셀의 기입은 모두 종료되어 있고, E∼C 레벨 중 어느 하나의 상태에 있다. 워드선 WLn+1의 메모리 셀은, 도 2에서 설명한 기입순에 의해, 하위 페이지 기입 상태(LM 레벨) 또는 E 레벨의 상태에 있다. 또한 이웃하는 워드선 WLn+2의 메모리 셀은, E 레벨 상태(즉, 소거 상태)이다.
여기에서, 이미 기입된 워드선 WLn-1의 메모리 셀의 C 레벨에 주목하면, 이 셀 임계값 분포는 주위로부터 플로팅 게이트간의 간섭을 받지 않게 하면 실선의 분포 "b1"로 되고, 간섭을 받고 있는 경우에는 파선의 분포 "b2"로 된다. 워드선 WLn+1에서는, 간섭이 없는 경우에는 실선의 분포 "c1", 간섭이 있는 경우에는 파선의 분포 "c2"로 된다.
여기에서, 선택 워드선 WLn의 이웃하는 비선택 워드선 WLn-1, WLn+1은, 인접 셀간의 간섭을 고찰하면, 그 이외의 비선택 워드선과는 조건이 다른 것을 알 수 있다. 즉, 다른 비선택 워드선이나 선택 워드선은, Vread가 인가되는 워드선 사이에 끼워져 있는 것에 대하여, 워드선 WLn+1, WLn-1에서는, 그 양쪽의 이웃하는 워드선은, 하나가 Vread이고, 다른 하나가 Vav로 되어 있다.
이에 의해, 인접 워드선 중 하나인 전위가 낮은 비선택 워드선 WLn-1, WLn+1의 메모리 셀에 대해서는, 다른 비선택 워드선의 셀에 비하여, 인접 셀의 간섭이 크고, 외관의 임계값 상태가 높아진다. 이것을 보다 구체적으로, 도 8을 참조하여 설명한다.
도 8은, NAND 스트링 내의 메모리 셀 MCn의 플로팅 게이트 FGn에 주목하여, 그 전위에 영향을 주는 용량 결합의 모습을 나타내고 있다. 즉, FGn은, 그 위의 컨트롤 게이트(즉, 워드선 WLn)와 용량 C2로 결합하고, 채널과는 용량 C1로 결합한다. 기본적으로는, 이들 용량 C2, C1에 의한 결합비로 플로팅 게이트 전위 제어, 채널 전위 제어가 행해진다.
한편, 셀의 미세화에 의해, 주목 셀의 플로팅 게이트 FGn은, 인접 셀의 플로팅 게이트와도, 또한 인접 셀의 워드선과도 각각 용량 C3, C4로 크게 결합한다.
이러한 용량 결합의 상황하에서, 이제, 워드선 WLn+1에 패스 전압 Vread가 공급되고, 워드선 WLn에 그보다 낮은 판독 전압이 공급되고 있을 때의, 워드선 WLn+1하의 플로팅 게이트 FGn+1에 대하여 살펴보면, 이것은 Vread가 공급된 워드선 WLn+1의 직접의 전위 제어의 결과보다도 낮아진다. 그 이유는, 워드선 WLn으로부터 FGn+1을 통하여(즉, 용량 C2, C3을 통하여) FGn+1의 전위를 인하하는 제1의 용량 결합 효과와, 워드선 WLn으로부터 직접 줄어드는 FGn+1의 전위가 오버랩하고, 플로팅 게이트 FGn+1은 Vread에 의한 전위 상승이 충분히 행해지지 않는 제2의 용량 결합 효과 때문이다.
바꿔 말하면, 선택 워드선에 인접하는 비선택 워드선하의 메모리 셀은, 외관상 임계값이 높아진다. 즉, 도 6에 도시하는 바와 같이, 비선택 워드선 WLn+1에서는, LM 레벨의 메모리 셀이 외관상, 일점 쇄선의 분포 "c3"으로 되고, 또한 워드선 WLn-1하의 C 레벨의 메모리 셀은, 마찬가지로, 일점 쇄선으로 나타내는 분포 "b3"으로 된다.
이 결과, 도 6에 도시한 바와 같이, 비선택 워드선 WLn-1의 셀의 Vread에 대한 온-마진 dVon_2a와, 비선택 워드선 WLn-1의 다른 셀의 Vread에 대한 온-마진 dVon_1a와의 관계는, dVon_1a>dVon_2a로 된다.
다음으로, 도 7은 모든 메모리 셀에 기입을 행한 후에, 워드선 WLn의 셀 데이터(A 레벨)를 판독하는 경우에, 워드선 WLn-2∼WLn+2의 범위에서 셀 임계값의 상태를 나타내고 있다. 여기에서는 모든 메모리 셀이, 인접 셀의 간섭에 의해, 규정의 임계값 상태(실선)로부터 플러스 방향으로 분포가 넓어진 상태(파선)를 나타내고 있다.
또한, 워드선 WLn-1의 C 레벨 셀에서는, 선택 워드선 WLn의 판독 전압이 A 레벨 부근에 있는 경우에는, 도 6의 경우와 마찬가지로, 일점 쇄선으로 나타내는 분포 "b3"으로 된다고 생각된다. 한편, 워드선 WLn+1의 C 레벨 셀은, 판독 전압이 공급된 선택 워드선 WLn측의 셀로부터의 간섭에 의해, 일점 쇄선으로 나타내는 분포 "c3"과 같이 보인다.
선택 워드선 WLn의 A 레벨 셀의 임계 전압 변화에 대해서는, 다음과 같이 된다. 우선 도 6의 WLn+1의 셀의 LM 레벨의 분포 "c1"∼"c3"이, 도 7의 WLn+1의 셀의 C 레벨의 분포 "c1"∼"c3"으로 시프트한 결과를 받아, 플로팅 게이트 FG간의 간섭 효과에 의해 실선의 데이터 분포 "a1"이 파선의 분포 "a2"로 시프트된다. 이에 추가하여, 비선택 워드선 WLn+1의 메모리 셀의 임계값 분포가 외관상 "c3"으로 되 고, 그 온 저항의 상승이 선택 워드선 WLn의 메모리 셀의 임계값 설정 시의 셀 전류 Icell에 영향을 주면, 선택 워드선 WLn의 A 레벨에 기입되는 메모리 셀의 데이터 분포는 또한, "a3"과 같이 임계값이 플러스 방향으로 시프트하게 된다.
이러한 비선택 셀의 판독 패스 전압에 대한 온 마진이 문제로 되어 기입 후의 데이터 임계값 분포를 넓히는 효과는, "백 패턴 노이즈"라고 불린다. 이 백 패턴 노이즈는 일반적으로, NAND 스트링 내에서 쉽게 기입되는 메모리 셀, 즉 셀 소스선에 가까운 메모리 셀일수록 보이기 쉽다. 그러나, 미세화에 의해 메모리 셀간의 간섭이 커지면, 이웃하는 하나의 메모리 셀의 영향이어도 무시할 수 없게 되고, 작아지는 온 마진에 의해, 간섭 영향이 보일 가능성이 있다.
보다 구체적인 수치예를 들어, 전술한 선택 워드선에 의한 인접 셀의 임계 전압에의 영향을, 도 8에 기재된 결합 용량을 참조하여 설명한다. 선택 워드선의 선택 전압을 Vsel, 비선택 워드선의 전압을 Vread로 하여, 이들 워드선 전압차 ΔVwl(=Vread-Vsel)의 영향에 의한, 인접 비선택 워드선하의 메모리 셀의 외관상의 임계값 전압 시프트 ΔVt는, 다음의 수학식 1로 표현된다.
ΔVt = {(C4+C3·Cr)/C2}ΔVwl
단, Cr=C2/Call(Call은, FGn의 전체 용량)이다.
종래의 NAND형 플래시 메모리에서의 수치예로서, (C4+C3ㆍCr)/C2=0.066, ΔVwl=4.5V(Vread=5.5V, Vsel=1V)로서 계산하면, ΔVt=0.3V로 된다. 즉, 도 7에서의 임계값 분포 "c2"와 "c3"의 차가 0.3V와 같이 된다.
다음으로, 미세화에 의해 셀간의 간섭이 보다 커진 경우에 상당하는 수치예로서, (C4+C3ㆍCr)/C2=0.13, ΔVwl=4.5V로서 계산하면, ΔVt=0.59V, 즉 도 7에서의 임계값 분포 "c2"와 "c3"의 차가 0.59V와 같이 된다. "c2"는, 선택 셀로부터 2개 이상 떨어진 비선택 셀의 임계값 분포의 상한값을 나타내고 있는데, 셀간의 간섭이 커지면 분포 "c3"으로 나타내는 바와 같이, 인접하는 비선택 셀의 임계 전압 분포의 상한값이 한층 높아진다.
종래, 판독 패스 전압 Vread는 약 5.5V 전후로 설정되고, 분포 "c2"의 상한값은 4V 정도로 설정되어 있다. 디자인 룰이 56nm보다 큰 세대의 NAND형 플래시 메모리에서는, 분포 "c2"와 "c3"의 차가 0.3V 정도이었기 때문에, 선택 셀의 이웃하는 비선택 셀에 의한 백 패턴 노이즈는 문제로 되지 않았지만, 디자인 룰 56nm 이하의 보다 미세화된 세대에서는, 상기의 계산예와 같이, 분포 "c2"와 "c3"의 차, 즉 임계값 차가 0.6V 정도로 되어, 종래와 동일한 판독 패스 전압이나 임계값 상한값으로 평가하면, 백 패턴 노이즈가 현저하게 보이기 시작한다.
이러한 효과가 임계값 분포에 부여되는 노이즈로서 보이기 시작하는 조건은, 판독 패스 전압과 분포 "c3"의 상한값의 차, 바꿔 말하면 도 7에 나타내는 비선택 셀의 온 마진 dVon_3a가 약 1V 이하라고 하는 실험 결과가 얻어지고 있다.
제1 실시 형태의 R/W 방식
도 9는, 제1 실시 형태의 판독/기입(R/W) 방식의 기입-베리파이 동작 및 통상 판독 동작에서의 NAND 스트링 내의 워드선에의 인가 전압 상태를, 도 5와 대응시켜 나타내고 있다. 또한 도 10은, 선택 워드선 WLn의 상위 페이지 기입-베리파 이 동작 시의 그 주위의 워드선의 셀 임계값 상태를, 도 11은, 동일하게 전체 셀 기입 종료 후의 선택 워드선 WLn의 판독 시의 셀 임계값 상태를, 각각 도 6 및 도 7과 대응시켜 나타내고 있다.
도 9, 도 10 및 도 11에 도시하는 바와 같이, 선택 워드선 WLn의 비트선측(즉, 선택 셀보다 나중에 기입되는 셀측)에 인접하는 비선택 워드선 WLn+1에는, 나머지 비선택 워드선에 인가되는 판독 패스 전압 Vread보다도 높은 판독 패스 전압 Vread2를 인가하여, 기입-베리파이나, 통상의 판독 동작을 행한다.
Vread2는, 선택 워드선 WLn의 판독 전압에 의한 인접 비선택 워드선 WLn+1 상의 비선택 셀의 외관상의 임계값 상승분을 캔슬하는 정도로 조정된 전압이다. Vread2-Vread가 지나치게 크면, 부작용으로서 양쪽 이웃부가 Vread로 되는 비선택 워드선에서 Vread에 대한 온 마진이 축소되고, 워드선 WLn+2∼WLm에 의한 백 패턴 노이즈가 커지는 경향이 있다. 따라서, Vread2는, 워드선 WLn+1의 메모리 셀에서의 영향을 억제하는 정도로 설정하는 것이 바람직하다.
도 12는, 기입-베리파이 및 판독 시의 동작 파형이다. 선택 워드선 WLn에 공급되는 선택 전압 Vsel은, 기입-베리파이 시에는 베리파이 전압 VLv, Vav, Vbv, Vcv 중 어느 하나이며, 판독 시에는 판독 전압 Var, Vbr, Vcr 중 어느 하나다. 선택 워드선 WLn의 비트선측의 인접 비선택 워드선 WLn+1에는, 나머지 비선택 워드선에 공급하는 Vread보다 높은 패스 전압 Vread2를 공급한다. 이에 의해, 선택 워드선의 전압에 의한 백 패턴 노이즈의 증대를 억제한다.
도 3의 센스 유닛 구성에 따라서 동작을 설명하면, 타이밍 r0에서 선택 워드 선 WLn에 선택 전압 Vsel, 인접 비선택 워드선 WLn+1에 Vread2, 나머지 비선택 워드선에 Vread를 공급하고, 선택 게이트선 SGD에는 선택 게이트 트랜지스터를 온으로 하는 전압 Vsg를 공급한다. 동시에 비트선에는 데이터 판독을 위한 프리차지를 행한다.
예를 들면, 짝수번 비트선 BLe에서의 데이터 판독의 경우, BLSe가 "H"로 되고, BLCLAMP에 Vpre+Vt가 공급되어, 짝수번 비트선 BLe는 프리차지된다. 홀수번 비트선 BLo는 Vss로 설정되고, 실드선으로 기능한다.
워드선과 비트선이 소정 레벨로 된 후, 타이밍 r1에서 비트선 프리차지 동작을 정지하고, 동시에 소스선측의 선택 게이트선 SGS를 상승시켜, 선택 게이트 트랜지스터 SG2를 온으로 하고, 선택 셀의 데이터에 따라서 비트선을 방전시킨다. 선택 셀의 임계 전압이 워드선 선택 전압보다 낮은 경우(즉, 데이터 "1"), 비트선은 방전되고, 그렇지 않으면(즉, 데이터 "0"), 비트선은 방전되지 않는다.
데이터 센스에 앞서, 타이밍 r2에서 센스 노드 TDC를 프리차지한다. 그리고, 타이밍 r3에서, 클램프용 트랜지스터를 온으로 하여, 비트선과 센스 노드 TDC 사이를 접속한다. "0"과 "1" 사이에 설정되는 센스 레벨을 Vsen이라 하면, BLCLAMP에는 비트선 레벨이 Vsen일 때에 트랜지스터(37)가 온하는 전압 Vsen+Vt를 인가한다. 센스 노드 TDC의 용량에 비하여 비트선의 용량이 충분히 크기 때문에, 작은 진폭의 비트선 전위 변화는 센스 노드 TDC에서 크게 증폭된다.
타이밍 r4 이후는, 기입-베리파이 동작과 통상 판독 동작이 약간 다르지만, 센스 후의 센스 노드에서의 데이터 혹은, 원하는 연산을 행한 후의 센스 노드 TDC 의 데이터가, 래치 회로 L1에 공급된다. 마지막으로 타이밍 r5에서, 워드선과 비트선을 방전하여, 기입-베리파이 동작이나 통상 판독 동작을 종료한다.
이러한 판독 패스 전압 Vread2를 도입함으로써, 비선택 워드선 WLn+1의 셀에서의 온 저항 상승이 억제되고, 따라서 선택 워드선의 선택 셀의 임계 전압 시프트가 억제된다. 보다 구체적으로 설명하면, 비선택 워드선의 셀의 온 저항 상승이 있으면, A 레벨에 기입될 셀 임계값은 분포 "a3"과 같이 플러스 방향으로 시프트한다.
이에 대하여 이 실시 형태에 따르면, 도 11에 도시하는 바와 같이, 선택 셀의 분포 "a2"로부터 "a3"에의 임계값 시프트량이 작아진다. 앞서 설명한 해석 결과로부터, 디자인 룰 56nm 이하의 세대에서 특히 이 효과가 현저하게 된다.
제2 실시 형태의 R/W 방식
도 13은, 제2 실시 형태의 R/W 방식의 기입-베리파이 및 판독 시의 NAND 스트링 내의 워드선에의 인가 전압 상태를, 도 5 및 도 9와 대응시켜 나타내고 있다. 또한 도 14는, 선택 워드선 WLn의 상위 페이지 기입-베리파이 시의 선택 워드선 WLn에 인접한 워드선들의 셀 임계값 상태를, 도 15는, 전체 셀 기입 종료 후의 선택 워드선 WLn의 판독 시의 셀 임계값 상태를, 각각 도 6, 도 10 및 도 7, 도 11과 대응시켜 나타내고 있다.
이 제2 R/W 방식의 앞서의 제1 R/W 방식과의 상위는, 도 13에 도시하는 바와 같이, 선택 워드선 WLn의 비트선측의 인접 비선택 워드선 WLn+1 뿐만 아니라, 소스선측의 인접 비선택 워드선 WLn-1에 대하여, 나머지 비선택 워드선에 공급하는 Vread보다 높은 판독 패스 전압 Vread2를 공급하는 데 있다.
이 경우도, Vread2는, 선택 워드선 WLn의 판독 전압에 의한 인접 비선택 워드선 WLn+1, WLn-1 상의 비선택 셀의 외관상의 임계값 상승분을 캔슬하는 정도로 조정된 전압이다. Vread2-Vread가 지나치게 크면, 부작용으로서 양쪽 이웃부가 Vread로 되는 비선택 워드선에서 Vread에 대한 온 마진이 축소되고, 워드선 WLn+2∼WLm에 의한 백 패턴 노이즈가 커지는 경향이 있다. 따라서, Vread2는, 워드선 WLn+1의 메모리 셀에서의 영향을 억제하는 정도로 설정하는 것이 바람직하다.
이러한 제2 R/W 방식에 따르면, 앞서의 제1 R/W 방식의 효과 외에, 워드선 WLn-1의 셀에서의 온 마진 저하에 의한 NAND 스트링 전체의 셀 전류 Icell의 감소가 억제된다.
제3 실시 형태의 R/W 방식
도 16은, 제3 실시 형태의 R/W 방식의 선택 워드선 WLn의 상위 페이지 기입-베리파이 동작 시의 선택 워드선 WLn에 인접하는 워드선들의 셀 임계값 상태를, 도 6, 도 10 및 도 14와 대응시켜 나타내고 있다. 또한 도 17과 도 18은, 전체 셀 기입 종료 후의 선택 워드선 WLn의 판독 시의 셀 임계값 상태를, 각각 도 7, 도 11 및 도 15와 대응시켜 나타내고 있다.
도 17은, 비선택 워드선 WLn+1의 셀에, A 또는 C-레벨이 기입된 경우(즉, 상위 페이지 기입에 의한 임계값 시프트량이 큰 경우), 도 18은, 비선택 워드선 WLn+1의 셀에 E 또는 B-레벨이 기입된 경우(즉, 상위 페이지 기입에 의한 임계값 시프트량이 작은 경우)이다.
앞서의 제2 R/W 방식과의 상위는, 비트선측의 인접 비선택 워드선 WLn+1에는, 나머지 워드선에 공급하는 Vread보다는 낮은 판독 패스 전압 Vread3을 공급하는 것이다. 제2 R/W 방식과 마찬가지로, 소스선측의 인접 비선택 워드선 WLn-1에는, 나머지 워드선에 공급하는 Vread보다 높은 판독 패스 전압 Vread2를 공급한다.
비트선측의 인접 비선택 워드선 WLn+1의 셀은, 이 단계에서는 LM 레벨에 있어, Vread보다 낮은 전압 Vread3에서도 충분히 낮은 온 저항이 얻어진다. 따라서 이러한 판독 패스 전압 Vread3을 이용할 수 있다. 또한 소스선측의 인접 비선택 워드선 WLn-1은, Vread2로 함으로써, 셀이 C-레벨인 경우도 그 온 마진 dVon_1c를 충분히 확보할 수 있다.
한편, 전체 셀의 기입이 종료한 후의 통상 판독 동작에서는, 선택 워드선 WLn의 판독 시에, 비트선측의 인접 비선택 워드선 WLn+1에는, 셀 데이터에 따라서 서로 다른 판독 패스 전압을 공급한다.
즉, 워드선 WLn+1의 셀 데이터가 A 또는 C-레벨인 경우에는, 도 17에 도시하는 바와 같이, 베리파이 시보다도 높은 판독 패스 전압 Vread2를 이용한다. 이에 의해, 워드선 WLn+1의 셀 데이터가 C-레벨이어도 충분히 큰 온 마진 dVon_2c를 확보할 수 있다.
워드선 WLn+1의 셀 데이터가 임계값 시프트량이 작은 E 또는 B-레벨인 경우에는, 도 18에 도시하는 바와 같이, 베리파이 시와 동일한 판독 패스 전압 Vread3을 이용한다. 이에 의해, 워드선 WLn+1의 셀의 온 마진을 충분히 확보할 수 있다.
이와 같이, 전체 데이터가 기입된 후의 선택 워드선에서의 판독 조건을 인접 비선택 워드선 WLn+1의 기입 데이터에 의해 서로 다르게 하기 위해서는, 워드선 WLn이 선택된 경우에, 워드선 WLn+1의 데이터를 참조할 필요가 있다. 그 때문에, 워드선 WLn의 데이터 판독에 앞서, 워드선 WLn+1의 데이터 판독을 행하고, 이 데이터를 센스 앰프/데이터 래치에 기억한다. 예를 들면, 워드선 WLn+1의 셀 데이터가 A 또는 C-레벨인 경우에 참조 데이터 "0"이 래치되고, 셀 데이터가 E 또는 B-레벨인 경우에는 참조 데이터 "1"이 래치된다.
워드선 WLn의 데이터 판독은, 도 17의 조건과 도 18의 조건을 이용한 2사이클을 행하고, 각 비트선에 대해 다음과 같이 판단한다. 센스 앰프/데이터 래치가 유지하는 참조 데이터가 "1"인 경우에는, 도 17의 조건에서의 판독 데이터를 유효로 하고, 참조 데이터가 "0"인 경우에는 도 18의 조건에서의 판독 데이터를 유효로 한다.
이 실시 형태에서, 인접 셀의 데이터에 따라서 보정 판독을 행하는 동작을 더욱 상세하게, 도 19 및 도 20을 참조하여 설명한다.
도 19는, 2사이클의 판독 Read1, Read2에서의 워드선 전압과, 판독 전압 Vbr의 하위 페이지 판독에서 판별될 데이터 레벨 A, B에 관하여, 구체적인 셀 cell1∼cell3이 어떻게 보정되어 판독되는가를 나타내고 있다. 데이터 레벨 A, B의 파선은, 인접 셀과의 간섭에 의해 임계값이 높게 보이는 것을 나타내고 있다.
"cell1"은, 메모리 셀간의 간섭을 받고 있지 않아, 온 셀로서 판독될 메모리 셀을 나타내고, "cell2"는, 메모리 셀간의 간섭을 받아 임계 전압이 시프트되어 있는데, 판독 동작에 의한 보정에 의해 온 셀(하측의 셀)로서 판독될 메모리 셀을 나 타내고, "cell3"은, "cell1" 및 "cell2"보다도 임계 전압이 높은 메모리 셀을 나타내고 있다.
기입-베리파이 동작에서는, 선택 워드선 WLn의 선택 전압 Vsel은, 베리파이 전압으로 된다. 또한, 비선택 워드선 WLn+1에는 패스 전압 Vread3(<Vread)이 인가된다.
이 실시 형태에서는, 선택 워드선 WLn의 판독 동작을 시작하기 전에, 우선 비선택 워드선 WLn+1의 데이터를 판독 및 기억한다. 이것은 판독 동작에서 워드선 WLn이 선택되었을 때에 제어 회로에 의해 자동적으로 행해지는 동작이다. 이 비선택 워드선 WLn+1의 판독 동작에서, E 레벨 또는 B-레벨 분포가 있었다고 판정된 경우에는, 노드 PDC에 "H"가 설정되고, A 레벨 또는 C-레벨이 판정된 경우에는, 노드 PDC에 "L"이 설정된다. 센스 유닛에 소정 수의 데이터 노드와 연산 기능이 있으면, 용이하게 이러한 데이터 판독이 가능하며, 그 상세 설명은 생략한다.
다음으로 선택 워드선 WLn에서의 판독 동작을 설명하면 다음과 같다. 하위 페이지에 대한 판독 동작에서는, 도 19에 도시된 바와 같이, 판독 동작 Read1과 판독 동작 Read2가 연속 수행된다. 판독 동작 Read1에서는, 선택 워드선 WLn에 인가되는 선택 전압이 Vbr로 설정되고, A-레벨과 B-레벨을 구별하는데 이용되며, 패스 전압 Vread3(<Vread)이 비선택 워드선 WLn+1에 인가된다. 판독 동작 Read2에서는, 선택 워드선 WLn에 동일한 판독 전압 Vbr이 인가되고, 비선택 워드선 WLn+1에는 패스 전압 Vread가 인가된다.
도 4에 나타낸 임계값 분포와 데이터 비트를 할당하는 경우, 하위 페이지 데 이터 LP는, 선택 워드선 WLn에 판독 전압 Vbr을 공급한 판독 동작만으로 데이터를 판별할 수 있다.
WLn+1에 접속된 인접 셀의 데이터가 E 혹은 B-레벨의 경우에는, 이 인접 셀로부터 선택 셀에의 간섭 효과는 작기 때문에, 워드선 WLn하의 선택 셀의 임계 전압은, 기입-베리파이를 행한 상태로부터 거의 변화하지 않는다. 따라서 인접 셀이 이 상태인 경우에는, 워드선 WLn+1의 패스 전압이 기입-베리파이 시와 동일한 Vread3으로 한 판독 동작 Read1에서 데이터를 취득한다.
한편, WLn+1에 접속된 인접 셀의 데이터가 A 혹은 C-레벨의 경우에는, 선택 셀의 임계 전압은 플로팅 게이트 FG간의 간섭의 결과 상승하여 보인다. 따라서, 워드선 WLn+1의 패스 전압을 Vread3보다 높게 한 Vread2를 이용한 판독 동작 Read2에서, 간섭의 효과를 캔슬한다.
플로팅 게이트형 메모리 셀의 간섭 효과를, 선택 셀의 판독 조건의 선택에 의해 캔슬하는 아이디어 자체는, 이미 제안되어 있다(예를 들면 미국 특허 제5,867,429, 혹은 일본 특허 공개 2004-32866 참조). 그러나 이것은, 플로팅 게이트 간의 간섭 효과를 받은 선택 셀 자신의 판독 조건을 조정하는 것이며, 여기에서는 메모리 셀간의 간섭 효과의 변동은 고려되어 있지 않다.
이에 대하여 이 실시 형태에서는, 인접 비선택 워드선 WLn+1의 판독 패스 전압을, 그 비선택 셀의 기입 데이터 상태에 따라서 선택하여, 셀간의 간섭을 캔슬한다. 그 동작 원리를 더욱 상세하게 설명하면, 다음과 같이 된다.
우선 메모리 셀간의 간섭 효과는, 주목 셀에 기입을 행한 후, 인접 셀에 기 입을 행하였을 때에, 그 인접 셀의 FG 전위가 선택 셀의 FG 전위보다도 저하하기 때문에, 용량 결합한 주목 셀의 FG 전위도 저하하여, 주목 셀의 임계 전압이 높게 보인다고 하는 것이다. 이것은, 도 8에서의 결합 용량 C3을 통한 간섭 효과이다.
따라서, 인접 셀에 기입이 행해진 경우, 그 기입 레벨에 따라서 그 인접 셀의 FG 전위를, 주목 셀의 기입이 행해졌을 때와 동일한 상태로 되돌리면 된다. 그러나 그것을 실현하기 위해, 인접 워드선의 전위를 변화시키면, 도 8의 결합 용량 C4를 통하여, 인접 워드선으로부터 주목 셀의 FG에 직접 작용하는 영향도 동시에 부여된다.
따라서, 이 실시 형태에서는, 인접 셀의 결합 용량 C2+C3의 직렬 용량의 간섭 작용과, 결합 용량 C4를 통한 간섭 작용을 함께 고려하여, 판독 동작을 보정함으로써, 그 변동을 상당히 줄일 수 있다. 이 점을 더욱 구체적으로 설명한다.
인접 비선택 워드선 WLn+1의 전위를 ΔVwl 변화시켰을 때의, 임계 전압 변동 ΔVt는, 앞서의 수학식 1을 변형하여, 수학식 2로 표현된다.
ΔVwl={C2/(C4+C3·Cr)}ΔVt
여기에서, ΔVt는 간섭 효과에 의한 임계 전압 변동량이다. 또한 이것을, 인접 비선택 셀의 데이터 기입에 의한 임계값 시프트량을 ΔVt_swing으로 하여, 고쳐 쓰면, 수학식 3과 같이 된다.
ΔVwl={C2/(C4+C3·Cr)}ΔVt_swing
구체적인 수치예를 든다. ΔVt_swing의 계수를 C3ㆍCr/(C4+C3ㆍCr)=0.41, ΔVt_swing을, E-레벨로부터 A-레벨에의 셀 데이터 변화로 하여, 약 3V로 하면, ΔVwl은, 1.24V로 된다.
즉, 워드선 WLn+1의 전위를 1.24V 상승시키면, 인접 셀의 임계값 시프트량 3V로부터의 간섭 효과를 캔슬할 수 있다.
따라서, 도 7에서 설명한 선택 워드선 WLn에 의한 워드선 WLn+1에서의 백 패턴 노이즈 증대의 영향을 더 작게 하기 위해, Vread2와 Vread3의 전위차에 의해 FG간의 간섭 효과를 캔슬한다. 또한 Vread2>Vread로 함으로써, 선택 워드선 전압에 의한 인접 셀의 백 패턴 노이즈 증대의 영향을 억제할 수 있다.
패스 전압 Vread2의 설정예로서는, 앞서의 계산예에 나타내는 바와 같이, 인접 셀의 임계값 전압이 0.3V나 0.6V와 같은 상태로 시프트되어 보이기 때문에, Vread2와 Vread3과의 차이를 유지한 채, Vread2는 Vread보다 0.3V나 0.6V 높은 전압으로 설정되어야 한다.
도 20은, 이러한 원리로 데이터 임계값을 보정하여 판독할 때의 데이터 처리의 일례를, 스텝 Step1∼Step5와 각 노드의 데이터 변화로 나타내고 있다. 도 20에서는, 3종류의 셀 상태(cell1, cell2, cell3)에 대응하는 데이터를 (L, L, H)라는 형으로 나타내고 있다.
Step1에서는, 선택 워드선 WLn의 판독 동작에 앞서, 워드선 WLn+1의 데이터 보정을 위한 데이터 판독을 행하고, 판독 데이터는 노드 PDC에 래치된다. Step2에서는, 도 19에 도시된 Read1이 수행되고, 셀 데이터를 반영한 비트선 전위를 일시 적으로 노드 TDC에 유지한다. Step2의 비트선 전위를 LHH로 나타내고 있는데, 이것은, "cell1"의 임계값은 Vbr보다 낮으므로 비트선이 방전되어 저레벨(L)로 되고, "cell2", "cell3"의 임계값은 Vbr보다 높으므로, 고레벨(H)로 되는 것에 대응하고 있다.
Step3에서는, 노드 PDC의 데이터가 노드 DDC에 전송되고, 노드 TDC에 대하여, TDC의 데이터와 DDC의 반전 데이터와의 곱이 연산된다. 이것은 도 3의 센스 앰프의 연산 회로(34)에서, VPRE를 0V로 하여, REG="H"에 의해 트랜지스터(34)를 온시킴으로써 실현된다.
즉, DDC="H"일 때, TDC는 방전되어 "L"로 된다. DDC="L"일 때에는 TDC는 방전되지 않고, 직전의 데이터 레벨을 유지한다. 이 연산 결과는, 노드 PDC에 전송되어 유지된다.
Step4는, 도 19의 Read2의 판독 스텝으로서, 마찬가지로 비트선 전위를 노드 TDC에 공급한다. 이때, 인접 비선택 워드선 WLn+1의 패스 전압이 Vread2로 되기 때문에, 도 19에 도시하는 바와 같이 cell1∼cell3의 임계 전압이 외관상 저하한다. 이 임계값 저하량은, 캔슬하고자 하는 셀간의 간섭 효과에 상당하는 양이다.
따라서, Read1에서의 "cell2"의 임계값과, Read2에서의 "cell1"의 임계값이 동일한 정도로 되어, 노드 TDC에 공급되는 (cell1, cell2, cell3)의 래치 데이터는, (L, L, H)로 된다.
다음으로, Step5에서, 노드 PDC에 이미 래치된 데이터가 노드 DDC에 전송되고, 노드 TDC에서, TDC의 데이터와 DDC의 데이터의 합의 연산을 행한다. 구체적으 로는, 도 3의 연산 회로(34)에서, REG에 Vdd+Vtn(Vtn은 NMOS 트랜지스터의 임계 전압)을 공급하고, VPRE를 0V로부터 Vdd로 상승시킨다.
이에 의해, DDC="H"인 경우에는, 부트 스트랩이 걸리고, TDC는 강제적으로 "H"로 된다. DDC="L"의 경우에는, 직전의 TDC의 데이터가 유지된다. 이 TDC의 연산 결과가, 노드 PDC에 전송되어, 하위 페이지 데이터로서 래치된다.
따라서, 이 동작에서는, 최종적으로 노드 PDC가 저장되는 데이터는, 최초로 PDC에 "L"이 공급되어 있었던 센스 앰프에서는 Read1에서의 판독 데이터로 되고, 최초로 PDC에 공급된 데이터가 "H"인 센스 앰프에서는, Read2에서의 판독 데이터가 노드 PDC에 최종적으로 래치된다.
이와 같이 하여 비트선마다, 즉 선택 워드선에 접속되어 동시에 판독되는 선택 셀마다, 임계값 보정을 행하는 데이터 판독이 가능하게 된다.
또한 도 3의 센스 앰프 구성과 그 연산 기능은, 다른 회로 구성에 의해 실현하는 것도 가능하며, 이 예에 한정되지 않는다. 이 실시 형태가 나타내고 있는 것은, 연속된 판독 동작 중에서, 비선택 워드선 WLn+1이 낮을 때의 센스 데이터와 높을 때의 센스 데이터를, 비트마다 취사 선택할 수 있다고 하는 것이다.
이 실시 형태의 확장 형태로서, 셀간의 간섭 효과를, 2단계 이상의 다단계로 보정하는 것도 가능하다. 이에 관해서는, 예를 들면, 도 3의 센스 앰프 구성에 대하여, 노드 N1(PDC)과 TDC 사이에, 연산 회로를 더 추가함으로써, 실현 가능하다. 또한, 래치 L1, L2에 래치 회로를 더 추가하여, 필요한 연산 기능을 실현하는 것도 가능하다.
제4 실시 형태의 R/W 방식
여기까지는, 인접 셀간의 간섭을 가능한 한 작아지도록 하는 기입순을 적용한 경우에 대하여 설명하였다. 이에 대하여, 예를 들면 소스선측의 워드선부터 순서대로, 선택 워드선마다 하위 페이지 기입과 상위 페이지 기입을 완결시켜 가는 기입 방식을 적용한 경우에는, 기입 후의 인접 셀의 간섭에 의해 각 셀의 임계값이 시프트될 것이다.
그러나, 이 경우에도, 비트선측의 선택 워드선 WLn에 인접한 비선택 워드선 WLn+1의 판독 패스 전압에 대하여, 그 셀 데이터에 따라서 보다 미세한 전압 제어를 행함으로써, 셀간 간섭의 영향을 줄일 수 있다.
구체적으로는, 제3 R/W 방식에서 설명한 바와 마찬가지로, 기입-베리파이 시의 인접 비선택 워드선의 판독 패스 전압을, 나머지 비선택 워드선의 판독 패스 전압 Vread보다 낮게 설정한다. 그리고, WLn+1의 데이터 기입 후에 대해서는, 그 셀 데이터가 E, A, B, C의 어느 레벨에 있는가에 따라서, 선택 워드선 WLn의 판독 시의 비선택 워드선 WLn+1의 판독 패스 전압을 각각 최적화한다.
이에 의해, 셀간 간섭의 영향을 저감할 수 있다.
또한, 제3 R/W 방식에서는, 비선택 워드선 WLn-1의 판독 패스 전압을 Vread보다 높은 Vread2로 하였다. 제1 R/W 방식에 따르면, 비선택 워드선 WLn-1의 판독 패스 전압을 Vread2로 하는 것은 반드시 필요한 것은 아니며, Vread2 대신에 Vread로 하여도 마찬가지의 동작과 효과를 기대할 수 있다.
또한 전술한 실시 형태에서는, 4-레벨 데이터 기억(즉, 2비트/셀)의 경우의 동작 제어예를 설명하였지만, 본 발명의 본질은 선택 워드선에 인접하는 비선택 워드선의 제어 방법에 있으며, 그 적용 범위는 4-레벨 기억 방식에 한정되지 않는다. 즉, 1비트/셀의 2진 데이터 기억, 3비트/셀의 8-레벨 데이터 기억, 그 밖의 멀티-레벨 데이터 기억 방식의 다른 메모리 디바이스에도 본 발명이 적용될 수 있다.
응용 디바이스
일 실시예로서, 본 발명의 전술한 실시예들에 따른 불휘발성 반도체 기억 장치를 이용한 전자 카드, 및 이 카드를 이용한 전자 디바이스에 대해 설명한다.
도 21은 이러한 실시예에 따른 전자 카드, 및 이 전자 카드를 이용한 전자 디바이스의 구성에 대해 나타내고 있다. 이러한 전자 디바이스는 디지털 스틸 카메라(1001) 등의 휴대용 전자 디바이스이다. 전자 카드는 디지털 스틸 카메라(1001)의 기록 매체로 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 전술한 실시예에 따른 불휘발성 반도체 기억 장치 또는 메모리 시스템이 집적 또는 캡슐화된 IC 패키지 PK1을 포함한다.
디지털 스틸 카메라(1001)의 케이스는 카드 슬롯(1002)과, 이 카드 슬롯(1002)에 접속된 회로 보드(도시되지 않음)를 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(1001)의 카드 슬롯(1002)에 분리 가능하게 삽입된다. 메모리 카드(61)는, 카드 슬롯(1002)에 삽입될 때, 회로 보드의 전기 회로에 전기적으로 접속된다.
이러한 전자 카드가 비접촉형 IC 카드라면, 카드 슬롯(1002)에 삽입되거나 접근할 때 무선 신호에 의해 회로 보드 상의 전기 회로에 전기적으로 접속된다.
도 22는 디지털 스틸 카메라의 기본 구성을 나타내고 있다. 오브젝트로부터의 광은 렌즈(1003)에 의해 수렴되고, 이미지 픽업 디바이스(1004)에 입력된다. 이미지 픽업 디바이스(1004)는 CMOS 센서 등으로, 입력 광을 광전 변환하여 아날로그 신호 등을 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되고, A/D 변환기(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는 카메라 신호 처리 회로(1005)에 입력되고, 여기서 이 신호는 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 컬러 분리 등이 행해져 휘도 신호 및 색차 신호로 변환된다.
이미지를 모니터링하기 위해, 카메라 신호 처리 회로(1005)로부터의 출력 신호는 비디오 신호 처리 회로(1006)에 입력되어, 비디오 신호로 변환된다. 이러한 비디오 신호의 시스템은 NTSC(National Television System Committee) 등이다. 비디오 신호는 디스플레이 신호 처리 회로(1007)를 통해 디지털 스틸 카메라(1001)에 부착된 디스플레이(1008)에 입력된다. 이러한 디스플레이(1008)는 액정 모니터 등이다.
비디오 신호는 비디오 드라이버(1009)를 통해 비디오 출력 단자(1010)에 제공된다. 디지털 스틸 카메라(1001)에 의해 픽업된 이미지는 비디오 출력 단자(1010)를 통해 텔레비전 세트 등의 이미지 장치에 출력될 수 있다. 이는 픽업 이미지가 디스플레이(1008) 이외의 이미지 장치상에 표시되게 한다. 마이크로 컴퓨터(1011)는 이미지 픽업 디바이스(1004), 아날로그 증폭기(AMP), A/D 변환기(A/D) 및 카메라 신호 처리 회로(1005)를 제어한다.
이미지를 캡쳐하기 위해, 오퍼레이터는 셔터 버튼(1012) 등의 동작 버튼을 누른다. 이에 응답하여, 마이크로 컴퓨터(1011)는 메모리 컨트롤러(1013)를 제어하여 카메라 신호 처리 회로(1005)로부터의 출력 신호를 비디오 메모리(1014)에 플레임 이미지로서 기입하게 한다. 비디오 메모리(1014)에 기입된 플레임 이미지는 압축/신장 회로(1015)에 의해 사전설정된 압축 포맷을 기초로 하여 압축된다. 압축된 이미지는 카드 슬롯에 삽입된 메모리 카드(61)상에 카드 인터페이스(1016)를 통해 기록된다.
기록된 이미지를 재생하기 위해, 메모리 카드(61)상에 기록된 이미지는 카드 인터페이스(1016)를 통해 판독되고, 압축/신장 회로(1015)에 의해 신장되며, 비디오 메모리(1014)에 기입된다. 기입된 이미지는 비디오 신호 처리 회로(1006)에 입력되고, 디스플레이(1008)상에 표시되거나 이미지가 모니터링될 때와 동일한 방식으로 다른 이미지 장치상에 표시된다.
이러한 구성에서는, 카드 슬롯(1002), 이미지 픽업 디바이스(1004), 아날로그 증폭기(AMP), A/D 변환기(A/D), 카메라 신호 처리 회로(1005), 비디오 신호 처리 회로(1006), 디스플레이 신호 처리 회로(1007), 비디오 드라이버(1009), 마이크로 컴퓨터(1011), 메모리 컨트롤러(1013), 비디오 메모리(1014), 압축/신장 회로(1015) 및 카드 인터페이스(1016)가 회로 보드(1000) 상에 탑재된다.
카드 슬롯(1002)은 회로 보드(1000) 상에 탑재될 필요가 없으며, 커넥터 케이블 등에 의해 회로 보드(1000)에 접속될 수 있다.
회로 보드(1000) 상에는 파워 회로(1017)가 또한 탑재된다. 파워 회로(1017)는 외부 파워 소스 또는 배터리로부터 전력을 공급받고, 디지털 스틸 카메 라(1001) 내부에서 이용되는 내부 전력을 생성한다. 예컨대, 파워 회로(1017)로서 DC-DC 변환기가 이용될 수 있다. 내부 전력은 전술한 각각의 회로들과, 스트로브(1018) 및 디스플레이(1008)에 공급된다.
전술한 바와 같이, 일 실시예에 따른 전자 카드는 디지털 스틸 카메라 등의 휴대용 전자 디바이스에 이용될 수 있다. 그러나, 이러한 전자 카드는 휴대용 전자 디바이스 뿐만 아니라 도 23a 내지 도 23j에 도시된 바와 같은 다양한 장치들에 또한 이용될 수 있다. 즉, 전자 카드는 도 23a의 비디오 카메라, 도 23b의 텔레비전 세트, 도 23c의 오디오 장치, 도 23d의 게임 장치, 도 23e의 전자 음악 기기, 도 23f의 휴대폰, 도 23g의 퍼스널 컴퓨터, 도 23h의 PDA, 도 23i의 녹음기, 및 도 23j의 PC 카드 등에 이용될 수 있다.
본 발명은 전술한 실시예들에 국한되지는 않는다. 따라서, 당업자들이라면 본 발명의 사상, 범주 및 개시 내용을 벗어나지 않고서 형태와 그 세부 사항을 다양하게 변경할 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 NAND형 플래시 메모리의 구성을 도시하는 도면.
도 2는 플래시 메모리의 셀 어레이 내의 데이터 기입 순서를 설명하기 위한 도면.
도 3은 플래시 메모리의 센스 유닛의 구성예를 도시하는 도면.
도 4는 플래시 메모리의 4-레벨 데이터 임계값 분포를 나타내는 도면.
도 5는 종래의 NAND 스트링 내의 기입-베리파이 시와 통상 판독 시의 바이어스 관계를 나타내는 도면.
도 6은 통상의 상위 페이지 기입-베리파이 시의 셀 임계값 분포를 나타내는 도면.
도 7은 통상 판독 시의 셀 임계값 분포를 나타내는 도면.
도 8은 NAND 스트링 단면에서의 용량 결합의 모습을 나타내는 도면.
도 9는 일 실시 형태의 제1 모드에서 NAND 스트링 내의 기입-베리파이 시와 통상 판독 시의 바이어스 관계를 나타내는 도면.
도 10은 제1 모드에서의 상위 페이지 기입-베리파이 시의 임계값 분포를, 도 6과 비교하여 나타내는 도면.
도 11은 제1 모드에서의 통상 판독 시의 임계값 분포를, 도 7과 비교하여 나타내는 도면.
도 12는 제1 모드에서의 판독 동작 파형을 나타내는 도면.
도 13은 일 실시 형태의 제2 모드에서 NAND 스트링 내의 기입-베리파이 시와 통상 판독 시의 바이어스 관계를 나타내는 도면.
도 14는 제2 모드에서의 상위 페이지 기입-베리파이 시의 임계값 분포를, 도 6과 비교하여 나타내는 도면.
도 15는 제2 모드에서의 통상 판독 시의 임계값 분포를, 도 7과 비교하여 나타내는 도면.
도 16은 제3 모드에서의 상위 페이지 기입-베리파이 시의 임계값 분포를, 도 6과 비교하여 나타내는 도면.
도 17은 제3 모드에서 통상 판독 시의 임계값 분포(인접 비선택 셀의 기입 데이터가 A 또는 C-레벨인 경우)를, 도 7과 비교하여 나타내는 도면.
도 18은 제3 모드에서 통상 판독 시의 임계값 분포(인접 비선택 셀의 기입 데이터가 E 또는 B-레벨인 경우)를, 도 7과 비교하여 나타내는 도면.
도 19는 제3 모드에서의 보정 판독 동작을 설명하기 위한 도면.
도 20은 제3 모드에서의 보정 판독 동작의 데이터 처리를 설명하기 위한 도면.
도 21은 디지털 스틸 카메라에 적용되는 다른 실시 형태를 나타내는 도면.
도 22는 디지털 스틸 카메라의 내부 구성을 나타내는 도면.
도 23a 내지 도 23j는 이러한 실시예가 적용될 수 있는 다른 전자 디바이스를 나타내는 도면.

Claims (14)

  1. 직렬 접속된 복수의 메모리 셀을 갖는 NAND 스트링을 갖고, 상기 NAND 스트링 내의 선택 메모리 셀에 선택 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온시키기 위해 구동하는 판독 수순을 갖는 불휘발성 반도체 기억 장치의 제어 방법으로서,
    상기 판독 수순에서, 상기 선택 메모리 셀에 인접하고 상기 선택 메모리 셀보다 나중에 데이터 기입이 완료되는 인접 비선택 메모리 셀을 제외한 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 상기 인접 비선택 메모리 셀에는 상기 제1 판독 패스 전압보다 높은 제2 판독 패스 전압이 공급되는 불휘발성 반도체 기억 장치의 제어 방법.
  2. 제1항에 있어서,
    상기 제2 판독 패스 전압은, 상기 선택 메모리 셀에 인접하는 2개의 인접 비선택 메모리 셀에 공급되는 불휘발성 반도체 기억 장치의 제어 방법.
  3. 제1항에 있어서,
    상기 판독 수순은, 상기 선택 메모리 셀의 데이터 기입 후에 데이터를 판독하는 통상 판독 수순인 불휘발성 반도체 기억 장치의 제어 방법.
  4. 제1항에 있어서,
    상기 판독 수순은, 데이터 기입 모드에서 상기 선택 메모리 셀의 데이터를 베리파이-판독하는 기입-베리파이 판독 수순인 불휘발성 반도체 기억 장치의 제어 방법.
  5. 제3항에 있어서,
    상기 통상 판독 수순에서, 상기 선택 메모리 셀에 인접하는 2개의 인접 비선택 메모리 셀 중 상기 선택 메모리 셀보다 먼저 데이터가 기입된 한쪽의 셀에는, 상기 제2 판독 패스 전압이 공급되고, 상기 2개의 인접 비선택 메모리 셀 중 선택 메모리 셀보다 나중에 데이터가 기입되는 다른 쪽의 셀에는, 셀 임계값 시프트량에 따라서 레벨이 선택되는 제3 판독 패스 전압이 공급되는 불휘발성 반도체 기억 장치의 제어 방법.
  6. 제5항에 있어서,
    상기 제3 판독 패스 전압은, 셀 임계값 시프트량이 소정 레벨보다 낮은 경우에는 상기 제1 판독 패스 전압보다 낮게 설정되고, 상기 셀 임계값 시프트량이 소정 레벨보다 큰 경우에는 상기 제2 판독 패스 전압과 동등하게 설정되는 불휘발성 반도체 기억 장치의 제어 방법.
  7. 제5항에 있어서,
    상기 통상 판독 수순은,
    상기 선택 메모리 셀이 선택되었을 때에, 상기 선택 메모리 셀의 데이터 판독에 선행하여 상기 다른 쪽의 셀의 데이터 판독을 행하는 제1 판독 동작과,
    상기 제1 판독 동작의 판독 데이터를 참조하여 상기 제3 판독 패스 전압의 레벨이 선택되는 조건으로 상기 선택 메모리 셀의 데이터 판독을 행하는 제2 판독 동작을 포함하는 불휘발성 반도체 기억 장치의 제어 방법.
  8. 제1항에 있어서,
    메모리 셀은, 마이너스 셀 임계값의 소거 상태의 데이터 레벨 E와, 플러스 셀 임계 전압의 기입 상태의 데이터 레벨 A, B 및 C(여기서, E<A<B<C)에 의해 정의되는 4-레벨 데이터를 기억하고,
    데이터 기입 수순은, 데이터 레벨 E의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A와 B 사이의 중간 레벨 LM을 갖게 하는 하위 페이지 기입 모드와, 데이터 레벨 E 및 데이터 레벨 LM의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A 및 데이터 레벨 B 또는 C를 각각 갖게 하는 상위 페이지 기입 모드를 포함하고,
    상기 데이터 기입 수순에서, 상기 NAND 스트링의 메모리 셀은, 제1 메모리 셀이 하위 페이지 기입 모드에서 기입되고, 상기 제1 메모리 셀의 비트선측에 인접하는 제2 메모리 셀이 계속되는 하위 페이지 기입 모드에서 기입되고, 그 후 상기 제1 메모리 셀이 상위 페이지 기입 모드에서 기입되는 식의 순서로 소스선측으로부터 선택되는 불휘발성 반도체 기억 장치의 제어 방법.
  9. 직렬 접속된 복수의 불휘발성 메모리 셀을 갖는 NAND 스트링을 갖고, 선택 메모리 셀에 기입-베리파이 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 기입-베리파이 수순과, 선택 메모리 셀에 판독 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 통상 판독 수순을 갖는 불휘발성 반도체 기억 장치의 제어 방법으로서,
    상기 기입-베리파이 수순에서는, 상기 선택 메모리 셀에 인접하는 2개의 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에 제1 판독 패스 전압이 공급되고, 상기 2개의 인접 비선택 메모리 셀 중 상기 선택 메모리 셀보다 먼저 데이터가 기입된 한쪽의 셀에는 상기 제1 판독 패스 전압보다 높은 제2 판독 패스 전압이 공급되고, 상기 선택 메모리 셀보다 나중에 데이터가 기입되는 다른 쪽의 셀에는 상기 제1 판독 패스 전압보다 낮은 제3 판독 패스 전압이 공급되며,
    상기 통상 판독 수순에서는, 상기 2개의 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에는 상기 제1 판독 패스 전압이 공급되고, 상기 2개의 인접 비선택 메모리 셀 중 상기 선택 메모리 셀보다 먼저 데이터가 기입된 한쪽의 셀에는 상기 제1 판독 패스 전압보다 높은 상기 제2 판독 패스 전압이 공급되고, 상기 선택 메모리 셀보다 나중에 데이터가 기입되는 다른 쪽의 셀에는 셀 임계값 시프트량에 따라서 레벨이 선택되는 제4 판독 패스 전압이 공급되는 불휘발성 반도체 기억 장치의 제어 방법.
  10. 제9항에 있어서,
    상기 제4 판독 패스 전압은, 셀 임계값 시프트량이 소정 레벨보다 작은 경우에는 상기 제1 판독 패스 전압보다 낮게 설정되고, 상기 셀 임계값 시프트량이 소정 레벨보다 큰 경우에는 상기 제2 판독 패스 전압과 동등하게 설정되는 불휘발성 반도체 기억 장치의 제어 방법.
  11. 제10항에 있어서,
    상기 통상 판독 수순은,
    상기 선택 메모리 셀이 선택되었을 때에, 상기 선택 메모리 셀의 데이터 판독에 선행하여 상기 다른 쪽의 메모리 셀의 데이터 판독을 행하는 제1 판독 동작과,
    상기 제1 판독 동작의 판독 데이터를 참조하여 상기 제4 판독 패스 전압의 레벨이 선택되는 조건으로 상기 선택 메모리 셀의 데이터 판독을 행하는 제2 판독 동작을 포함하는 불휘발성 반도체 기억 장치의 제어 방법.
  12. 제9항에 있어서,
    메모리 셀은, 마이너스 셀 임계값의 소거 상태의 데이터 레벨 E와, 플러스 셀 임계 전압의 기입 상태의 데이터 레벨 A, B 및 C(여기서, E<A<B<C)에 의해 정의되는 4-레벨 데이터를 기억하고,
    데이터 기입 수순은, 데이터 레벨 E의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A와 B 사이의 중간 레벨 LM을 갖게 하는 하위 페이지 기입 모드와, 데이터 레벨 E 및 데이터 레벨 LM의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A 및 데이터 레벨 B 또는 C를 각각 갖게 하는 상위 페이지 기입 모드를 포함하고,
    상기 데이터 기입 수순에서, 상기 NAND 스트링의 메모리 셀은, 제1 메모리 셀이 하위 페이지 기입 모드에서 기입되고, 상기 제1 메모리 셀의 비트선측에 인접하는 제2 메모리 셀이 계속되는 하위 페이지 기입 모드에서 기입되고, 그 후 상기 제1 메모리 셀이 상위 페이지 기입 모드에서 기입되는 식의 순서로 소스선측으로부터 선택되는 불휘발성 반도체 기억 장치의 제어 방법.
  13. 직렬 접속된 복수의 메모리 셀을 갖는 NAND 스트링을 갖고, 선택 메모리 셀에 기입-베리파이 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 기입-베리파이 수순과, 선택 메모리 셀에 판독 전압을 공급하고, 비선택 메모리 셀을 셀 데이터에 상관없이 온하도록 구동하는 NAND 스트링 내의 선택 메모리 셀에 대한 통상 판독 수순을 갖는 불휘발성 반도체 기억 장치의 제어 방법으로서,
    상기 기입-베리파이 수순에서는, 상기 선택 메모리 셀에 인접하는 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에는 제1 판독 패스 전압이 공급되고, 상기 인접 비선택 메모리 셀 중 상기 선택 메모리 셀보다 나중에 데이터가 기입되는 한쪽의 셀에는 상기 제1 판독 패스 전압보다 낮은 제2 판독 패스 전압이 공급되고,
    상기 통상 판독 수순에서는, 상기 선택 메모리 셀에 인접하는 상기 인접 비선택 메모리 셀 이외의 비선택 메모리 셀에는 상기 제1 판독 패스 전압이 공급되고, 상기 인접 비선택 메모리 셀 중 상기 선택 메모리 셀보다 나중에 데이터가 기입되는 한쪽의 셀에는 셀 임계값 시프트량에 따라서 레벨이 선택되는 제3 판독 패스 전압이 공급되며, 상기 제3 판독 패스 전압의 최대값은 상기 제1 판독 패스 전압보다 높은 불휘발성 반도체 기억 장치의 제어 방법.
  14. 제13항에 있어서,
    메모리 셀은, 마이너스 셀 임계값의 소거 상태의 데이터 레벨 E와, 플러스 셀 임계 전압의 기입 상태의 데이터 레벨 A, B 및 C(여기서, E<A<B<C)에 의해 정의되는 4-레벨 데이터를 기억하고,
    데이터 기입 수순은, 데이터 레벨 E의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A와 B 사이의 중간 레벨 LM을 갖게 하는 하위 페이지 기입 모드와, 데이터 레벨 E 및 데이터 레벨 LM의 메모리 셀을 선택적으로 기입하여 데이터 레벨 A 및 데이터 레벨 B 또는 C를 갖게 하는 상위 페이지 기입 모드를 포함하고,
    상기 데이터 기입 수순에서, 상기 NAND 스트링의 메모리 셀은, 제1 메모리 셀이 하위 페이지 기입 모드에서 기입되고, 상기 제1 메모리 셀의 비트선측에 인접하는 제2 메모리 셀이 계속되는 하위 페이지 기입 모드에서 기입되고, 그 후 상기 제1 메모리 셀이 상위 페이지 기입 모드에서 기입되는 식의 순서로 소스선측으로부터 선택되는 불휘발성 반도체 기억 장치의 제어 방법.
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