TW201721641A - 非揮發性半導體記憶裝置及控制其之方法 - Google Patents

非揮發性半導體記憶裝置及控制其之方法 Download PDF

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Abstract

一種非揮發性半導體記憶裝置具有一NAND串，其中串聯連接多個記憶體單元。在對該NAND串內之一選定記憶體單元施加一選定電壓而與其單元資料無關地驅動以開啟未選定記憶體單元之條件下，針對該選定記憶體單元實行一讀取程序。在該讀取程序中，對未選定記憶體單元施加一第一讀取傳遞電壓，鄰近該選定記憶體單元佈置的一相鄰且未選定記憶體單元除外，該相鄰且未選定記憶體單元比該選定記憶體單元更晚地完成資料寫入，以及對該相鄰且未選定記憶體單元施加高於該第一讀取傳遞電壓之一第二讀取傳遞電壓。

Description

非揮發性半導體記憶裝置及控制其之方法
本發明係關於具有浮動閘極類型之記憶體單元的非揮發性半導體記憶裝置，明確而言係關於控制NAND型快閃記憶體之讀取/寫入的方法。
本申請案依據並主張2007年9月14日申請之先前日本專利申請案第2007-239089號之優先權，其全部內容係以引用的方式併入本文中。
目前使用之NAND型快閃記憶體具有浮動閘極類型之記憶體單元，其寫入及抹除係採用個別浮動閘極(FG)之電子注入及電子釋放實行。控制浮動閘極內之電子注入數量，即能夠設定多個臨限電壓狀態(即，資料狀態)。在實務中，已實現儲存四位準資料之此一NAND型快閃記憶體(即，每單元儲存兩個位元)。
當進一步小型化NAND型快閃記憶體並且每單元儲存更多資料位元時，浮動閘極間之干擾雜訊變得麻煩。此干擾效應係如下定義：假定寫入記憶體單元Cell_A，然後寫入相鄰記憶體單元Cell_B，Cell_A之FG電位受欲改變之Cell_B之FG電位的變化影響，因此臨限分佈看似加寬。
已提出對於使單元間之干擾變少較佳的寫入控制方案(例如，參 考JP-A-2005-243205)。在此寫入控制方案中，未使用將四個位準之最低位準直接升至最高位準的此一較高頁面寫入模式。因此，單元間之干擾雜訊將減少。此外，在寫入控制方案中，字線係基本上按順序從源極線側選擇，並且適當地組合較低頁面寫入及較高頁面寫入之字線選擇順序以便減小單元間之影響。
然而，NAND型快閃記憶體之小型化進一步發展，可能變得難以避免相鄰單元間之干擾雜訊。
依據本發明之一態樣，提供控制具有NAND串之非揮發性半導體記憶裝置的方法，其中串聯連接多個記憶體單元，該方法包括一讀取程序，其係在對該NAND串內之一選定記憶體單元施加一選定電壓而與其單元資料無關地驅動未選定記憶體單元以開啟之條件下，針對該選定記憶體單元實行，其中在該讀取程序中，對未選定記憶體單元施加一第一讀取傳遞電壓，鄰近該選定記憶體單元佈置的一相鄰且未選定記憶體單元除外，該相鄰且未選定記憶體單元比該選定記憶體單元更晚地完成資料寫入，以及對該相鄰且未選定記憶體單元施加高於該第一讀取傳遞電壓之一第二讀取傳遞電壓。
依據本發明之另一態樣，提供控制具有NAND串之非揮發性半導體記憶裝置的方法，其中串聯連接多個記憶體單元，該方法包括一寫入驗證程序，其係在對該NAND串內之一選定記憶體單元施加一寫入驗證電壓並且與其單元資料無關地驅動未選定記憶體單元以開啟的條件下針對該選定記憶體單元實行；以及一正常讀取程序，其係在對該NAND串內之一選定記憶體單元施加一讀取電壓並且與其單元資料無關地驅動未選定記憶體單元以開啟的條件下針對該選定記憶體單元實行，其中 在該寫入驗證程序中，對未選定記憶體單元施加一第一讀取傳遞電壓，鄰近該選定記憶體單元佈置之兩個相鄰且未選定記憶體單元除外；對該兩個相鄰且未選定記憶體單元之一單元施加高於該第一讀取傳遞電壓之一第二讀取傳遞電壓，該一單元已在該選定記憶體單元之前被寫入；以及對該另一單元施加低於該第一讀取傳遞電壓之一第三讀取傳遞電壓，該另一單元係比該選定記憶體單元更晚地寫入，以及在該正常讀取程序中，對該未選定記憶體單元施加該第一讀取傳遞電壓，該兩個相鄰且未選定記憶體單元除外；對該兩個相鄰且未選定記憶體單元之一單元施加高於該第一讀取傳遞電壓之該第二讀取傳遞電壓，該一單元已在該選定記憶體單元之前被寫入；以及對該另一單元施加一第四讀取傳遞電壓，該另一單元係比該選定記憶體單元更晚地寫入，該第四讀取傳遞電壓之位準係根據該單元之臨限偏移數量選擇。
依據本發明之另一態樣，提供控制具有NAND串之非揮發性半導體記憶裝置的方法，其中串聯連接多個記憶體單元，該方法包括一寫入驗證程序，其係在對該NAND串內之一選定記憶體單元施加一寫入驗證電壓並且與其單元資料無關地驅動未選定記憶體單元以開啟的條件下針對該選定記憶體單元實行；以及一正常讀取程序，其係在對該NAND串內之一選定記憶體單元施加一讀取電壓並且與其單元資料無關地驅動未選定記憶體單元以開啟的條件下針對該選定記憶體單元實行，其中在該寫入驗證程序中，對未選定記憶體單元施加一第一讀取傳遞電壓，鄰近該選定記憶體單元之相鄰且未選定記憶體單元除外；對該等相鄰且未選定記憶體單元之一施加低於該第一讀取傳遞電壓之一第二讀取傳遞電壓，該一單元係比該選定記憶體單元更晚地寫入，以及 在該正常讀取程序中，對該未選定記憶體單元施加該第一讀取傳遞電壓，鄰近該選定記憶體單元佈置之該等相鄰且未選定記憶體單元除外；對該等相鄰且未選定記憶體單元之一施加一第三讀取傳遞電壓，該單元係比該選定記憶體單元更晚地寫入，該第三讀取電壓之位準係根據該單元之臨限偏移數量選擇，該第三讀取電壓之該最大值係高於該第一讀取傳遞電壓。
1‧‧‧輸入/輸出電路
2‧‧‧命令暫存器
3‧‧‧位址暫存器
4‧‧‧序列控制電路
5‧‧‧高電壓產生電路
6‧‧‧頁面緩衝器控制電路
7‧‧‧行解碼器
10‧‧‧窄感測列解碼器
11‧‧‧區塊解碼器
12‧‧‧傳輸電晶體陣列
20‧‧‧列信號驅動電路
21‧‧‧VRDEC驅動器
22‧‧‧SGD驅動器
23‧‧‧SGS驅動器
24‧‧‧CG解碼器/驅動器
30‧‧‧感測放大器電路
31‧‧‧感測放大器(PB)
32c‧‧‧傳輸電晶體
33‧‧‧傳輸電晶體
34‧‧‧操作電路
34a‧‧‧傳輸電晶體
34b‧‧‧電晶體
34c‧‧‧電晶體
35‧‧‧電晶體
37‧‧‧電晶體
38a‧‧‧電晶體
38b‧‧‧電晶體
61‧‧‧記憶卡
100‧‧‧NAND單元單位
101‧‧‧區塊
102‧‧‧記憶體單元陣列
1000‧‧‧電路板
1001‧‧‧數位靜態相機
1002‧‧‧卡槽
1003‧‧‧透鏡
1004‧‧‧影像拾取裝置
1005‧‧‧相機信號處理電路
1006‧‧‧視訊信號處理電路
1007‧‧‧顯示信號處理電路
1008‧‧‧顯示器
1009‧‧‧視訊驅動器
1010‧‧‧視訊輸出終端
1011‧‧‧微電腦
1012‧‧‧快門按鈕
1013‧‧‧記憶控制器
1014‧‧‧視訊記憶體
1015‧‧‧壓縮/伸展電路
1016‧‧‧卡介面
1017‧‧‧電源電路
1018‧‧‧選通裝置
BL‧‧‧位元線
C1‧‧‧電容
C2‧‧‧電容
C3‧‧‧電容
C4‧‧‧電容
CELSRC‧‧‧共同源極線
DDC‧‧‧閘極節點
FGn‧‧‧浮動閘極
FGn+1‧‧‧浮動閘極
IO‧‧‧資料線
IOB‧‧‧資料線
L1‧‧‧鎖存電路/鎖存器
L2‧‧‧鎖存電路/鎖存器
MC0至MC31‧‧‧記憶體單元
MCn‧‧‧記憶體單元
PDC‧‧‧節點N1
PK1‧‧‧IC封裝
SG1‧‧‧選擇閘極電晶體
SG2‧‧‧選擇閘極電晶體
SGD‧‧‧選擇閘極線
SGS‧‧‧選擇閘極線
TDC‧‧‧感測節點
WL0至WL31‧‧‧字線
WLn‧‧‧字線
WLn+1‧‧‧字線
WLn+2‧‧‧字線
WLn-1‧‧‧字線
WLn-2‧‧‧字線
圖1顯示根據本發明之一具體實施例之一NAND型快閃記憶體之組態。
圖2係用於解釋快閃記憶體內之單元陣列內的資料寫入順序之圖式。
圖3顯示快閃記憶體之感測單元。
圖4顯示快閃記憶體之4位準資料臨限分佈。
圖5顯示位於寫入驗證時間及正常讀取時間的NAND串內之傳統偏壓關係。
圖6顯示位於正常較高頁面寫入驗證時間的單元臨限分佈。
圖7顯示位於正常讀取時間之單元臨限分佈。
圖8顯示NAND串之斷面圖內的電容耦合狀態。
圖9顯示在此具體實施例之第一模式中位於寫入驗證時間及正常讀取時間的NAND串內之偏壓關係。
圖10顯示在參考圖6之第一模式中位於較高頁面寫入驗證時間的臨限分佈。
圖11顯示位於參考圖7之第一模式中位於正常讀取時間的臨限分佈。
圖12顯示第一模式中之讀取操作波形。
圖13顯示在此具體實施例之第二模式中位於寫入驗證時間及正 常讀取時間的NAND串內之偏壓關係。
圖14顯示在參考圖6之第二模式中位於較高頁面寫入驗證時間的臨限分佈。
圖15顯示在參考圖7之第二模式中位於正常讀取時間的臨限分佈。
圖16顯示在參考圖6之第三模式中位於較高頁面寫入驗證時間的臨限分佈。
圖17顯示在相鄰且未選定單元內之寫入資料係參考圖7之A或C位準的情形下，在第三模式內位於正常讀取時間的臨限分佈。
圖18顯示在相鄰且未選定單元內之寫入資料係參考圖7之E或B位準的情形下，在第三模式內位於正常讀取時間的臨限分佈。
圖19係用於解釋第三模式內之校正讀取操作的圖式。
圖20係用於解釋處理第三模式內之校正讀取操作之資料的圖式。
圖21顯示應用於數位靜態相機的另一具體實施例。
圖22顯示該數位靜態相機之內部組態。
圖23A至23J顯示應用該具體實施例的其他電裝置。
以下將參考附圖解釋本發明之說明性具體實施例。
基本組態及基本寫入控制方案
圖1顯示根據一具體實施例之一NAND型快閃記憶體之整體組態。NAND單元單位(即，NAND串)100係NAND型快閃記憶體之基本單位，其具有串聯連接的複數個記憶體單元MC0至MC31以及佈置於兩端的兩個選擇閘極電晶體SG1及SG2。
NAND單元單位100之一端係經由選擇閘極電晶體SG1耦合至位元線BL；而另一端經由選擇閘極電晶體SG2耦合至共同源極線 CELSRC。
一記憶體單元具有形成於P井上之N型源極及汲極擴散層，該P井係形成於矽基板上，以及一堆疊閘極結構，其具有浮動閘極及堆疊於藉由源極及汲極層定義之通道區域上方的控制閘極。藉由寫入或抹除操作改變保持於浮動閘極內之電荷數量，改變單元之臨限電壓，使得每單元儲存一位元或每單元儲存多個位元。
NAND單元單位100內之記憶體單元MC0至MC31的控制閘極係分別耦合至不同字線WL0至WL31；而選擇閘極電晶體SG1及SG2之閘極係分別耦合至選擇閘極線SGD及SGS。
一組NAND單元單位100共享字線WL0至WL31及選擇閘極線SGD及SGS，並構成用作資料抹除單位之區塊101。通常，如圖式中所示，於位元線方向上配置複數個區塊。
NAND型快閃記憶體之各種操作係與命令輸入一同實現。例如，在寫入模式中，經由輸入/輸出電路1輸入資料載入命令以便鎖存於命令暫存器2內；接著經由輸入/輸出電路(I/O緩衝器)1輸入寫入目的地位址以便鎖存於位址暫存器3內；經由輸入/輸出電路1輸入寫入資料以便載入至感測放大器電路(用作寫入電路)30內；以及經由輸入/輸出電路1輸入寫入執行命令以便鎖存於命令暫存器2內。結果，寫入操作將在晶片內自動開始。
即，輸入寫入執行命令，序列控制電路4開始執行。此序列控制電路4執行以下控制：資料寫入所需之電壓控制；寫入脈衝應用及驗證讀取操作之時序控制；以及寫入脈衝應用及驗證讀取操作之重複控制，直至完成所需寫入操作。
高電壓產生電路5在序列控制電路4之條件下產生列信號驅動電路20、頁面緩衝器控制電路6等等所需的寫入電壓Vpgm、寫入傳遞電壓Vpass、讀取傳遞電壓Vread及其他高電壓(升壓電壓)。
列信號驅動電路20具有：CG解碼器/驅動器24，其數目係等於NAND單元單位內之字線數目；SGD驅動器22，其用於控制汲極側選擇閘極線SGD；SGS驅動器23，其用於控制源極側選擇閘極線SGS；以及VRDEC驅動器21，其用於輸出用於區塊解碼器內之升壓供應電壓VRDEC。該等驅動器21至24係由記憶體單元陣列102內之複數個區塊101共享。
NAND型快閃記憶體需要使用複數個電壓，其係施加於選定NAND單元單位內之複數個字線。因此，用於選擇列位址內之NAND單元單位內的字線之頁面位址將被輸入至個別CG解碼器/驅動器24。
在記憶體單元陣列102內之各區塊的字線端佈置一窄感測列解碼器10，其具有區塊選擇功能。列解碼器10具有區塊解碼器11，其用於接收從位址暫存器3發送之區塊位址並予以解碼，以及傳輸電晶體陣列12，其共同閘極係藉由區塊解碼器11之輸出驅動，並用於傳輸寫入、抹除及讀取所需之電壓至字線及選擇閘極線。區塊解碼器11包括位準偏移電路，其用於輸出所需電壓至電晶體陣列12之共同閘極TG。
傳輸電晶體陣列12之一端係耦合至個別驅動器21至24，而另一端係耦合至記憶體單元陣列102內之字線及選擇閘極線。例如，在寫入脈衝應用時間，需要施加寫入電壓Vpgm(大約20V)至選定字線。此時，對共同閘極TG施加Vpgm+Vt(Vt；傳輸電晶體12之臨限電壓)，其係從VRDEC驅動器21供應。
在NAND型快閃記憶體中，FN穿隧電流係用於寫入及抹除單元。明確而言，在寫入模式中，可同時寫入許多記憶體單元，因為不同於NOR型快閃記憶體，用於偏移單元之臨限值的所需電流係極小。因此，在寫入模式或讀取模式中定義為共同處理單位之頁面長度將被設定為大至2kByte或4kByte。感測放大器電路(即，頁面緩衝器)30包 括具有與頁面長度相同數目之感測放大器31。
行解碼器7(例如)在寫入資料載入時間解碼從位址暫存器3發送之行位址，並將輸入/輸出電路1耦合至選定感測放大器PB，從而使用於個別行位址之寫入資料載入至感測放大器電路30內。在讀取模式中，儲存於感測放大器電路30內之一塊內的讀取資料係按根據行位址依序選擇之順序輸出至輸入/輸出電路1。
圖2顯示此一範例，其中偶數位元線BLe及相鄰奇數位元線BLo共享感測放大器PB。在寫入時間或讀取時間，根據欲耦合至感測放大器PB之選擇信號BLSe及BLSo選擇偶數位元線BLe或奇數位元線BLo。此時，未選定位元線用作屏蔽線，以便抑制相鄰位元線間的干擾。BLCRL係施加於未選定位元線之特定電壓。為在讀取操作或寫入驗證操作中屏蔽選定位元線，例如，經由藉由BIASe及BIASo驅動之電晶體將Vss施加於未選定位元線。
在此感測放大器方案之情形中，藉由字線及所有偶數位元線選擇之記憶體單元構成欲同時讀取或寫入之一頁面(偶數頁面)，而藉由字線及所有奇數位元線選擇之記憶體單元構成欲同時讀取或寫入之另一頁面(奇數頁面)。
圖3顯示感測放大器(PB)31之詳細範例。藉由從行解碼器輸出之行選擇信號CSL將鎖存電路L1選擇性耦合至資料線IO及IOB，並經由傳輸電晶體32c耦合至感測節點TDC。在此範例中，鎖存器L1用作頁面緩衝器內之快取記憶體，或者用作資料儲存電路，其用於實現多位準資料儲存器，例如每單元2位元。
經由傳輸電晶體33將另一鎖存電路L2耦合至感測節點TDC，並經由傳輸電晶體34a耦合至操作電路34。包括電晶體34a、34b及34c之操作電路34可根據電晶體34b之閘極節點DDC的電位執行用於感測節點TDC的某些操作。例如，若當DDC係「H」時將電晶體34b之汲極 電壓VPRE設定於0V，且開啟電晶體34c，節點TDC之電位將根據位於DDC之資料改變。
電晶體35係位元線預充電電晶體。電晶體37係用於將位元線耦合至感測節點TDC之一電晶體。此電晶體37用於根據其在讀取時間之閘極電壓控制放大較小位元線振幅，並且用於在寫入時間將鎖存電路耦合至位元線。
電晶體38a及38b係高崩潰電壓電晶體，其不僅用於關閉欲施加於位元線之大約20V之抹除電壓，亦選擇偶數及奇數位元線BLe及BLo。
圖4係用於解釋在此具體實施例中寫入四位準資料(每單元資料兩個位元)之原理的圖式。四位準資料按從單元之臨限電壓之較低側的順序稱為位準「E」、位準「A」、位準「B」及位準「C」。位準「E」係藉由共同區塊抹除獲得之負臨限電壓狀態。圖4a內顯示指派較低頁面(LP)位元及較高頁面(UP)位元至個別資料位準的資料位元指派範例。
在較低頁面(LP)寫入(或程式)中，位準「E」之單元係選擇性地設置成具有中間位準「LM」，其係設定於位準「A」與「B」之間。在LP寫入後，實行較高頁面(UP)寫入。在較高頁面寫入中，同時實行從位準「E」之位準「A」寫入或從位準「LM」之位準「B」或「C」寫入。
位準「LM」、「A」、「B」、「C」之臨限電壓的下限值係分別藉由用於個別寫入驗證時間的驗證電壓VLv、Vav、Vbv及Vcv定義。
圖2內顯示此具體實施例內的基本資料寫入順序(字線選擇順序)。此處，「L」及「U」分別指定較低頁面(LP)及較高頁面(UP)，而L/U之側顯示的數字指定寫入順序。
即，假定NAND串內之單元係按從源極線側之順序寫入，首先，寫入偶數位元線BLe側上之字線WL0的較低頁面L：①；接著寫入奇數位元線BLo側上之字線WL0的較低頁面L：②。然後，寫入偶數位元線BLe側上之字線WL1的較低頁面L：③；接著寫入奇數位元線BLo側上之字線WL0的較低頁面L：④。接下來，寫入偶數位元線BLe側上之字線WL0的較高頁面U：⑤；接著寫入奇數位元線BLo側上之字線WL0的較高頁面L：⑥。
相繼地，進入字線WL2，寫入偶數位元線BLe側上之較低頁面L：⑦；接著寫入奇數位元線BLo側上之字線WL2的較低頁面L：⑧。之後，返回字線WL1，寫入BLe上之較高頁面U：⑧；接著寫入奇數位元線BLo側上之字線WL1的較高頁面U：⑩。下文中，將重複相同寫入操作。
若根據上述順序寫入資料，可在決定關注單元之臨限值位於A至C位準之任一者後防止相鄰單元從E位準寫入至C位準內。寫入後關注單元之相鄰單元的臨限變化與從E位準至C位準之變化相比將抑制在大約一半(即，E→A，LM→C)，從而導致單元之干擾效應減小一半。
欲解決之目標
儘管上文已解釋基本組態及基本寫入控制方案，仍存在需要解決之問題，下文將予以詳細解釋。
圖5顯示在寫入驗證讀取時間或正常讀取時間的NAND串內之偏壓關係。為簡要解釋該問題，此處顯示NAND串之一範例，其中使用八個記憶體單元MC0至MC7。
當選擇記憶體單元MC2時，對選定字線WL2施加選擇電壓Vsel，同時對未選定字線WL0-1及WL3-7(即，未選定記憶體單元)施加與單元資料無關地開啟單元所需的讀取傳遞電壓Vread。選擇電壓Vsel係選自驗證電壓VLv、Vav、Vbv及Vcv之任一者，其係在寫入驗證時間 根據寫入位準選擇，或者選自讀取電壓Var、Vbr及Vcr之任一者，其係在正常讀取時間設定於個別資料位準之間。
圖6顯示在將A位準之較高頁面寫入至在字線WLn上選擇的單元內後，在位於寫入驗證時間之字線WLn至WLn+2之範圍內的記憶體單元之狀況。當針對字線WLn上之記憶體單元實行較高頁面寫入時，字線WLn-1及WLn-2上之記憶體單元已完成欲設定於E至C位準之任一者的資料寫入。根據參考圖2解釋的寫入順序，將字線WLn+1上之記憶體單元設定於較低頁面寫入狀態(LM位準)或E位準狀態內。將相鄰字線WLn+2上之記憶體單元設定於E位準狀態內(即，抹除狀態)。
此處應注意已被寫入的字線WLn-1上之記憶體單元的C位準。當不受浮動閘極間干擾影響時，單元臨限分佈變為由實線顯示之「b1」，而當受影響時其變為由虛線顯示之「b2」。相對於字線WLn+1，由實線顯示之分佈「c1」係無干擾地獲得，而由虛線顯示之分佈「c2」係有干擾地獲得。
此處應注意，關於相鄰單元間之干擾效應，鄰近選定字線WLn佈置的未選定字線WLn-1及WLn+1之條件係不同於剩餘未選定字線。即，剩餘字線及選定字線之每一者係夾在施加Vread之字線間。相比之下，關於字線WLn-1及WLn+1，鄰近其的字線之一係設定於Vread，而另一個係設定於Vav。
結果，因為相鄰單元之較大干擾，未選定字線WLn-1及WLn+1上之記憶體單元(其每一者之兩個相鄰字線之一具有較低電位)與剩餘未選定字線上之記憶體單元具有明顯較高臨限狀態。此點將參考圖8予以解釋。
圖8顯示NAND串內之記憶體單元MCn的浮動閘極FGn之電容耦合狀況，其影響浮動閘極電位。即，FGn係經由電容C2耦合至堆疊於其上的控制閘極(即，字線WLn)，並且經由電容C1耦合至通道。基本 上，藉由該等電容C1及C2之電容耦合比率實現浮動閘極電位控制及通道電位控制。
另一方面，隨著單元的小型化的發展，關注單元之浮動閘極FGn係分別強固耦合至具有電容C3及C4的相鄰浮動閘極及相鄰字線。
在電容耦合狀況下，當對字線WLn+1施加讀取傳遞電壓Vread而對字線WLn施加低於讀取傳遞電壓之讀取電壓時，字線WLn+1下之浮動閘極FGn+1在電位上變得低於藉由施加Vread之字線WLn+1直接控制FGn+1的情形。原因係如下：第一電容耦合效應(其中FGn+1之電位係經由浮動閘極FGn+1(即，經由電容C2及C3)從字線WLn減小)與第二電容耦合效應重疊(其中FGn+1之電位係從字線WLn直接減小)，使得浮動閘極FGn+1之電位未隨Vread充分增加。
換言之，鄰近選定字線之未選定字線下的記憶體單元在臨限值上明顯變高。如圖6內所示，在未選定字線WLn+1下設定於LM位準的記憶體單元具有由虛線顯示之明顯分佈「c3」，而在字線WLn-1下設定於C位準的記憶體單元具有由虛線顯示之明顯分佈「b3」。
結果，如圖6內所示，未選定字線WLn-1下之單元之開啟邊限dVon_2a對Vread與未選定字線WLn-1下之另一單元之開啟邊限dVon_1a間的關係變成如下：dVon_1a>dVon_2a。
接下來，圖7顯示當在寫入所有記憶體單元後讀取字線WLn之單元資料(A位準)時字線WLn-2至WLn+2之範圍內的單元臨限狀態。此處顯示因為相鄰單元間之干擾所有記憶體單元具有於正方向上(由虛線顯示)從預定臨限狀態(由實現顯示)偏移的臨限分佈。
應猜到，當將字線WLn之讀取電壓設定於大約A位準時，字線WLn-1下之C位準單元變得具有由虛線顯示之分佈「b3」，其類似於圖6內所示之情形。相比之下，由於選定字線WLn下之單元在施加讀取電壓時的干擾，字線WLn+1下之C位準單元看似具有由虛線顯示之 分佈「b3」。
選定字線WLn下之A位準之臨限電壓變化將如下予以解釋：若接受將圖6內所示之字線WLn+1下之單元的LM位準之分佈「c1」至「c3」偏移至圖7內所示之字線WLn+1下之C位準單元的分佈「c1」至「c3」，由於浮動閘極FG間的干擾由實線顯示之資料分佈「a1」係偏移至由虛線顯示之分佈「a2」。除此之外，未選定字線WLn+1之單元臨限分佈變得明顯具有分佈「c3」。假定開啟電阻之增加影響記憶體單元在單元臨限設定時間之單元電流Icell，欲寫入至字線WLn下之A位準的單元之分佈將進一步於正方向上偏移，如「a3」所示。
由於未選定單元對讀取傳遞電壓之開啟邊限，擴展寫入後資料臨限分佈的效應稱為「返回圖案雜訊」。一般而言，在容易寫入至NAND串的此一單元中，返回圖案雜訊看似較大。即，離單元源極線越近，返回圖案雜訊看似越大。然而，當單元間之干擾由於單元小型化變大時，變得難以忽略干擾，即使其係由於一單元引起，並且干擾影響顯現為開啟邊限減小之結果。
由於選定字線引起的對相鄰單元之臨限電壓的上述影響將參考圖8內所示之耦合電容與若干詳細範例一起解釋。假定選定字線之選擇電壓係Vsel，並且未選定字線電壓係Vread，由於字線電壓差異△Vwl(=Vread-Vsel)引起的相鄰且未選定字線下之記憶體單元的明顯臨限電壓偏移△Vt將由以下表達式範例1表達。
[範例1]
△Vt={(C4+C3．Cr)/C2}△Vwl
其中，Cr=C2/Call(Call係FGn之總電容值)。
藉由以下若干範例之使用：如傳統NAND型快閃記憶體內使用的(C4+C3．Cr)/C2=0.066；以及△VW1=4.5v(Vread=5.5V，Vsel=1V)，獲得△Vt=0.3V。換言之，圖7內臨限分佈「c2」與「c3」間之差異變為 0.3V。
接下來，藉由以下若干範例之使用：如在單元間之干擾因為單元小型化變大的情形中獲得之(C4+C3．Cr)/C2=0.13；以及△Vwl=4.5v，獲得△Vt=0.59V。換言之，圖7內臨限分佈「c2」與「c3」間之差異變為0.59V。「c2」係與選定單元相隔兩個單元或更多距離的未選定單元之臨限分佈的上限。隨著單元間之干擾變得更大，如分佈「c3」所示，相鄰且未選定單元之臨限電壓分佈的上限變得更高。
傳統上，將讀取傳遞電壓Vread設定於大約5.5V，並且將分佈「c2」之上限設定於大約4V。在屬於一代之NAND型快閃記憶體中，其中設計規則係大於56nm，分佈「c2」與「c3」間之差異係大約0.3V，以便因鄰近選定單元之未選定單元引起的返回圖案雜訊不成問題。然而，在設計規則係56nm或更小之此一代中，如計算範例中所解釋，分佈「c2」與「c3」間之差異(即，臨限電壓差異)變為大約0.6V。結果，當估計具有相同讀取傳遞電壓及臨限電壓之上限的裝置時，返回圖案雜訊變得非常明顯。
上述效應隨返回圖案雜訊開始變得明顯的條件係以下事實：讀取傳遞電壓與分佈「c3」之上限間的差異(即，如圖7內所示之未選定單元之開啟邊限dVon_3a)係大約1V或更小。此事實已作為實驗結果獲得。
具體實施例中之第一R/W方案
圖9顯示與圖5內所示者相比根據此具體實施例之第一讀取/寫入(R/W)方案內的字線電壓施加狀態，其係在寫入驗證時間及正常讀取時間設定於NAND串內。圖10顯示在選定字線WLn之較高頁面寫入驗證時間鄰近選定字線WLn的字線之單元的臨限狀態，而圖11顯示在寫入所有單元後位於讀取時間之選定字線WLn的單元的臨限狀態，其分別與圖6及7內所示者相比較。
如圖9、10及11內所示，對鄰近位元線側上(即，在比選定單元更晚地寫入之單元之側上)之選定字線WLn的未選定字線WLn+1施加讀取傳遞電壓Vread2，其高於在寫入驗證時間及讀取時間施加於剩餘未選定字線的讀取傳遞電壓Vread。
Vread2係調整電壓，例如其能夠取消因選定字線WLn之讀取電壓引起的相鄰且未選定字線WLn+1下之未選定單元的明顯臨限值增加。若Vread2-Vread過大，在未選定字線中，對其兩個相鄰字線施加Vread，減小緊靠Vread之開啟邊限，並且導致因字線WLn+2至WLm引起的返回圖案雜訊變大。因此，需要將Vread2設定於此一位準，其能夠抑制對字線WLn+1下之記憶體單元的影響。
圖12顯示位於寫入驗證時間及讀取時間之操作波形。施加於選定字線WLn之選擇電壓Vsel係位於寫入驗證時間之驗證電壓VLv、Vav、Vbv及Vcv之任一者，以及位於讀取時間之讀取電壓Var、Vbr及Vcr之任一者。對選定字線WLn之位元線側上的相鄰且未選定字線WLn+1施加傳遞電壓Vread2，其高於施加於剩餘未選定字線之Vread。結果，因選定字線電壓引起的返回圖案雜訊之增加得以抑制。
下文根據圖3內所示之感測單位組態解釋操作。在時序r0，將選擇電壓Vsel施加於選定字線WLn；將Vread2施加於相鄰且未選定字線WLn+1；將Vread施加於剩餘未選定字線；以及將Vsg施加於用於開啟選擇閘極電晶體之選擇閘極線SGD。同時，針對資料讀取預充電位元線。
例如，當偶數位元線BLe經受資料讀取時，將其設定於「H」，並且對BLCLAMP施加Vpre+Vt，以便預充電偶數位元線BLe。將奇數位元線BLo設定為Vss，並且將其用作屏蔽線。
已將字線及位元線分別設定於特定位準後，在時序r1停止位元線 預充電操作，同時升高源極線側上之選擇閘極線SGS以開啟選擇閘極電晶體SG2，從而根據選定單元之資料對位元線進行放電。若選定單元之臨限電壓係低於選擇電壓(即，資料「1」)，對位元線進行放電，若非如此(即，資料「2」)，則不對位元線進行放電。
資料感測前，在時序r2預充電感測節點TDC。接著，在時序r3開啟嵌位電晶體，從而將位元線耦合至感測節點TDC。假定感測位準係設定於「0」與「1」之間的Vsen，對BLCLAMP施加Vsen+Vt，其能夠在位元線位準係Vsen時開啟電晶體37。由於位元線電容係充分大於感測節點TDC之電容，具有較小振幅的位元線電位變化將在感測節點TDC被放大。
儘管在時序r4後，寫入驗證操作及正常讀取操作略有差異，將感測後位於感測節點之資料或在特定操作處理後位於感測節點TDC之資料儲存於鎖存器L1內。最後，在時序r5對字線及位元線進行放電，寫入驗證操作或正常讀取操作結束。
若引入上述讀取傳遞電壓Vread2，未選定字線WLn+1下之單元的開啟電阻增加得以抑制，並且選定字線下之選定單元的臨限電壓偏移得以抑制。詳細解釋，如參考圖7所解釋，若未選定字線下之單元的開啟電阻增加，欲寫入至A位準之單元臨限值將於正方向上偏移，如分佈「a3」所示。
相比之下，依據此具體實施例，如圖11內所示，自選定單元之「a2」至「a3」的臨限偏移數量變小。如上述分析結果中所解釋，此效應在其設計規則係56nm或更小的一代中變得顯著。
具體實施例中之第二R/W方案
圖13顯示與圖5及9內所示者相比根據此具體實施例之第二讀取/寫入(R/W)方案內的字線電壓施加狀態，其係在寫入驗證時間及讀取時間設定於NAND串內。圖14顯示在選定字線WLn之較高頁面寫入驗 證時間鄰近選定字線WLn的字線之單元的臨限狀態，而圖15顯示在寫入所有單元後位於讀取時間之選定字線WLn的單元的臨限狀態，其分別與圖6、10及7、11內所示者相比較。
此第二R/W方案在以下事實上係不同於第一R/W方案：在此第二R/W方案中，如圖13內所示，不僅對選定字線WLn之位元線側上的相鄰且未選定字線WLn+1，而且對選定字線WLn之源極線側上的相鄰且未選定字線WLn-1施加讀取傳遞電壓Vread2，其高於施加於剩餘未選定字線之Vread。
Vread2係調整電壓，例如其能夠取消因選定字線WLn之讀取電壓引起的相鄰且未選定字線WLn+1及WLn-1下之未選定單元的明顯臨限值增加。若Vread2-Vread過大，在未選定字線中，對其兩個相鄰字線施加Vread，減小緊靠Vread之開啟邊限，並且導致因字線WLn+2至WLm引起的返回圖案雜訊變大。因此，需要將Vread2設定於此一位準，其能夠抑制對字線WLn+1下之記憶體單元的影響。
依據此第二R/W方案，除在第一R/W方案中獲得之效應外，其會提供以下效應：由於字線WLn-1下之單元的開啟邊限的減小引起之整個NAND串之單元電流Icell的減小得以抑制。
具體實施例中之第三R/W方案
圖16顯示與圖6、10及14內所示者相比較在選定字線WLn之較高頁面寫入驗證時間鄰近選定字線WLn的字線之單元的臨限狀態。圖17及18分別顯示與圖7、11及15內所示者相比較在寫入所有單元後位於讀取時間之選定字線WLn的單元的臨限狀態。
此處應注意，圖17係已將A或C位準寫入至未選定字線WLn+1上之單元的情形(即，臨限偏移數量因為較高頁面寫入而較大的此一情形)；圖18係已將E或B位準寫入至未選定字線WLn+1上之單元的另一情形(即，臨限偏移數量因為較高頁面寫入而較小的此一情形)。
不同於第二R/W方案，對位元線側上之相鄰且未選定字線WLn+1施加讀取傳遞電壓Vread3，其低於施加於剩餘字線之Vread。類似於第二R/W方案，對源極線側上之相鄰且未選定字線WLn-1施加讀取傳遞電壓Vread2，其高於施加於剩餘字線之Vread。
位元線側上相鄰且未選定字線WLn+1下之單元在此階段中係設定於LM位準內，以便其可採用低於Vread之Vread3獲得足夠低開啟電阻。因此，准許其使用此類傳遞電壓Vread3。若對源極線側上之相鄰且未選定字線WLn-1施加Vread2，可在C位準單元之情形中確保一較大開啟邊限dVon_1c。
相比之下，在已寫入所有單元後用於選定字線WLn之正常讀取操作中，對位元線側上之相鄰且未選定字線WLn+1施加根據單元資料如下改變的此一讀取傳遞電壓。
即，在字線WLn+1之單元資料係A或C位準的情形中，如圖17內所示，使用高於驗證時間之電壓的讀取傳遞電壓Vread2。結果，即使字線WLn+1上之單元的資料係C位準，可能確保較大開啟邊限dVon_2c。
在字線WLn+1之單元資料係具有較小臨限偏移數量之E或B位準的情形中，如圖18內所示，使用與驗證時間之電壓相同的讀取傳遞電壓Vread3。結果，對於字線WLn+1上之單元可確保較大開啟邊限。
為使在已寫入所有資料後用於選定字線之讀取條件根據在相鄰且未選定字線WLn+1內之寫入資料而有所不同，當選擇字線WLn時需要參考字線WLn+1之資料。為此目的，在字線WLn之資料讀取前實行字線WLn+1之資料讀取，並將資料儲存於感測放大器/資料鎖存器內。例如，字線WLn+1之單元資料係A或C位準，鎖存參考資料「0」，而單元資料係E或B位準，鎖存參考資料「1」。
用於字線WLn之資料讀取係採用兩個循環在圖17及18所示之條件 下實行，並且可針對各位元線如下判斷：在保持於感測放大器/資料鎖存器內之參考資料係「1」的情形中，採用圖17之條件的資料讀取係選擇為有效，而在參考資料係「0」的情形中，具有圖18之條件的資料讀取係選擇為有效。
將參考圖19及20詳細解釋根據相鄰單元之資料的此具體實施例中之校正讀取操作。
圖19顯示位於兩個讀取循環Read1及Read2之字線電壓，以及如何相對於由採用讀取電壓Vbr讀取之較低頁面區分的資料位準A及B校正及讀取單元cell1至cell3。資料A位準及B位準之虛線指定其臨限值因為單元間之干擾而看似較高。
「cell1」係欲讀取為開啟單元之記憶體單元，其不受單元間之干擾之影響。「cell2」係其臨限電壓因為單元間之干擾而偏移的記憶體單元，並且係在讀取操作中校正以讀取為開啟單元(較低側上之單元)。「cell3」係其臨限電壓高於「cell1」及「cell2」之記憶體單元。
在寫入驗證操作中，施加於選定字線WLn之選定電壓Vsel係驗證電壓，而傳遞電壓Vread3(<Vread)係施加於未選定字線WLn+1。
在此具體實施例中，在開始用於選定字線WLn之讀取操作前，讀取及儲存未選定字線WLn+1之資料。當在讀取操作中選擇字線WLn時由控制器自動實行此步驟。在未選定字線WLn+1之此讀取操作中，若判斷E位準或B位準，將「H」設定於節點PDC，而若判斷A位準或C位準，將「L」設定於節點PDC。感測單位具有特定數目之資料節點及算術處理功能，可容易地實行上述資料讀取。詳細解釋予以省略。
接下來，如下解釋用於選定字線WLn之讀取操作：在較低頁面讀取操作中，如圖19內所示，連續實行讀取操作Read1及讀取操作Read2。在讀取操作Read1中，施加於選定字線WLn之選定電壓係設定 於Vbr，其係用於區分A位準與B位準，並且將傳遞電壓Vread3(<Vread)施加於未選定字線WLn+1。在讀取操作Read2中，對選定字線WLn施加相同讀取電壓Vbr，同時對未選定字線WLn+1施加傳遞電壓Vread。
在圖4內所示之臨限分佈及資料位元指派中，能夠僅採用讀取操作判斷較低頁面(LP)資料，並且讀取電壓Vbr係施加於選定字線WLn。
若字線WLn+1上之相鄰單元的資料係E或B位準，從相鄰單元至選定單元之干擾較小，字線WLn上之選定單元的臨限電壓幾乎不會從寫入驗證狀態改變。因此，若相鄰單元處於此狀態中，將採用設定於Vread3之字線WLn+1的傳遞電壓在讀取操作Read1中獲得資料，其與位於寫入驗證時間之電壓相同。
相比之下，若字線WLn+1上的相鄰單元之資料係A或C位準，選定單元之臨限電壓看似因為浮動閘極FG間之干擾而增加。因此，在讀取操作Read2中，將字線WLn+1之傳遞電壓設定於高於Vread3之Vread2，以便取消干擾效應。
已提供採用選定單元之讀取條件之選擇取消浮動閘極類型之記憶體單元的干擾效應之理念(例如，參考美國專利第5,867,429號或JP-A-2004-32866)。然而，此理念係用於調整受浮動閘極間之干擾效應影響的選定單元本身之讀取條件，並且不考慮記憶體單元內之干擾效應的變更。
相比之下，在此具體實施例中，根據未選定單元內之資料寫入狀態選擇施加於相鄰且未選定字線WLn+1的讀取傳遞電壓，從而取消單元間之干擾。以下將詳細解釋操作原理。
此處描述的單元間之干擾效應係定義如下：當在寫入關注單元後寫入相鄰單元時，相鄰單元之FG電位減小至低於選定單元之FG電 位，從而導致關注單元之FG電位亦因為電容耦合而減小，並且關注單元之臨限電壓看似較高。此係經由圖8內所示之耦合電容C3獲得的干擾效應。
因此，若寫入相鄰單元，需要根據寫入位準將相鄰單元之FG電位回復至當寫入關注單元時所獲得的相同狀態。然而，當改變相鄰字線之電位以實線此點時，將獲得此類干擾，即關注單元係經由圖8內所示之耦合電容C4直接受相鄰字線之影響。
在此具體實施例中，考慮基於相鄰單元之串聯連接電容C2+C3之干擾功能以及基於耦合電容C4之另一干擾功能，校正讀取操作。結果，可大幅減小變更。以下將詳細解釋此點。
當相鄰且未選定字線WLn+1之電位改變△Vwl時，如以下表達式範例2所表達而獲得臨限電壓變化△Vt，該表達式係藉由變換上述範例1而獲得。
[範例2]
△Vwl={C2/(C4+C3．Cr)}△Vt
在範例2中，△Vt係因干擾效應引起的臨限電壓改變數量。由於相鄰且未選定單元內之資料寫入而將其重寫至另一臨限偏移數量△Vt_swing內，獲得以下範例3。
[範例3]
△Vwl={C2/(C4+C3．Cr)}△Vt_swing
若干詳細範例係如下。假定將△Vt_swing係數定義為：C3．Cr/(C4+C3．Cr)=0.41；並且假定△Vt_swing係大約3V，如從E位準至A位準的單元資料變化所定義，獲得△Vwl=1.24V。
如上所解釋，若將字線WLn+1之電位增加1.24V，可取消因相鄰單元之臨限偏移數量3V引起的干擾效應。
另外，為減小字線WLn+1上因選定字線WLn引起的返回圖案雜 訊之影響，如參考圖7所解釋，藉由Vread2與Vread3間之電位差異的使用取消FG間之干擾效應。此外，Vread2>vread之關係抑制相鄰單元間之返回圖案雜訊因為選定字線電壓而增加的影響。
傳遞電壓Vread2之設定範例係如下。因為，如計算範例內所示，相鄰單元之臨限電壓看似偏移0.3V或0.6V之等級，若Vread2與Vread3間之差異保持恆定，應將Vread2設定於比Vread高0.3V或0.6V之電壓。
圖20顯示資料處理範例，其中根據上述原理採用步驟(Step1至Step5)校正及讀取資料臨限值，並且資料在個別節點改變。在圖20中，以(L、L、H)形式表達對應於三個單元狀態(cell1、cell2、cell3)之資料。
在Step1，於選定字線WLn之讀取操作前，針對字線WLn+1實行用於校正資料之資料讀取，並且將讀取資料鎖存於節點PDC。在Step2，實行圖19內所示之Read1，將受單元資料影響之位元線電位暫時保持於節點TDC。Step2中之位元線電位係顯示為LHH。此指定以下狀況：「cell1」之臨限值係低於Vbr，並且將位元線放電至低(L)；「cell2」之臨限值係高於Vbr，並且位元線變高(H)；而「cell3」之臨限值係高於Vbr，並且位元線變高(H)。
在Step3，將位於節點PDC之資料傳輸至節點DDC，並且獲得位於TDC之資料與位於DDC之反轉資料的乘積。此係在圖3內所示之感測放大器內的操作電路34內，按將VPRE設定於0V並且藉由REG=「H」開啟電晶體34之此一方式實現。
即，若DDC=「H」，將TDC放電至「L」。若DDC=「1」，則不對TDC進行放電，並且保持最後資料位準不變。將此操作結果傳輸至並保持於節點PDC。
在Step4，此係圖19內所示之讀取步驟(Read2)，將位元線電位儲 存於節點TDC內。此時，將相鄰且未選定字線WLn+1之傳遞電壓設定於Vread2。因此，如圖19內所示，cell1至cell3之臨限電壓看似降低。臨限值減小之數量對應於欲取消的單元間之干擾效應。
因此，Read1內之「cell2」的臨限值及Read2內之「cell1」的臨限實質上變得彼此相等。位於節點TDC之(cell1、cell2、cell3)鎖存資料係(L、L、H)。
接下來，在Step5，將先前鎖存於節點PDC之資料傳輸至節點DDC，並且在節點TDC實行位於節點TDC之資料及位於節點DDC之資料的加法操作。詳細加以解釋，在圖3內的操作電路34中，將Vdd+Vtn(Vtn係NMOS電晶體之臨限電壓)施加於REG；並且將VPRE從0V向上升高至Vdd。
結果，若DDC=「H」，由於啟動程式，TDC強制變為「H」。若DDC=「L」，最後TDC資料保持不變。將位於TDC之操作結果傳輸至節點PDC，並鎖存為較低頁面資料。
因此，依據此操作，若最初將「L」儲存於感測放大器內的節點PDC，位於節點PDC之最終鎖存資料係Read1內之讀取資料，而若最初將「H」儲存於節點PDC，將Read2內之讀取資料最終鎖存於節點PDC。
如上所述，可針對個別位元線，即針對個別選定單元，其係耦合至欲同時讀取之選定字線，實行採用臨限校正之資料讀取。
感測放大器組態及操作功能並不限於圖3內所示者，並且可採用其他電路組態實現。此具體實施例內所示者為：在未選定字線WLn+1較低之情形中以及WLn+1較高之另一情形中，感測資料可在連續讀取操作中針對各位元加以選擇。
作為此具體實施例中之另一具體化模式，可在多個步驟校正單元間之干擾效應，即兩個或兩個以上步驟。例如，此點係藉由在圖3 所示之感測放大器內的節點N1(PDC)與TDC間佈置另一操作電路而實現。另外，除鎖存器L1及L2外佈置一或多個鎖存電路，將實現額外操作功能。
具體實施例中之第四R/W方案
迄今已解釋選擇寫入順序以使相鄰單元間之干擾儘可能小的此一情形。相比之下，若以從源極線側之順序選擇字線，並且針對各選定字線完成較低頁面寫入及較高頁面寫入，由於寫入後相鄰單元間之干擾，各單元之臨限值將偏移。
然而，在上述情形中，根據單元資料精確控制施加於鄰近位元線側上之選定字線WLn佈置的未選定字線WLn+1之讀取傳遞電壓，單元間之干擾之影響將減小。
詳細言之，類似於上文解釋之第三R/W方案，位於寫入驗證時間之相鄰且未選定字線的讀取傳遞電壓係設定為低於施加於剩餘未選定字線的讀取傳遞電壓Vread。在用於WLn+1之資料寫入後，根據哪一位準係E、A、B及C位準內之單元資料，最佳化針對選定字線WLn在讀取時間施加於未選定字線WLn+1的讀取傳遞電壓。
結果，單元間之干擾之影響將減少。
在第三R/W方案中，將施加於未選定字線WLn-1之讀取傳遞電壓設定為高於Vread之Vread2。依據用於第一R/W方案之解釋，不需要將未選定字線WLn-1設定於Vread2。使用Vread取代Vread2，可期望與上述相同之操作及效應。
在上述具體實施例中，已針對四位準資料儲存方案(即，2位元/單元)解釋操作控制範例。然而，本發明屬於控制鄰近選定字線佈置之未選定字線的方法，並不限於四位準儲存方案。即，本發明可經調適至二進制資料儲存方案(1位元/單元)、八位準儲存方案(3位元/單元)及其他多位準資料儲存方案之其他記憶裝置。
應用裝置
作為一具體實施例，下面將說明一種電卡，其使用依據本發明之上述具體實施例之非揮發性半導體記憶裝置，以及使用該卡的電裝置。
圖21顯示依據此具體實施例之一電卡以及使用此卡的一電裝置之一配置。作為可攜式電裝置之一範例，此電裝置係一數位靜態相機1001。電卡係用作數位靜態相機1001之記錄媒體的記憶卡61。記憶卡61併入一IC封裝PK1，其中整合或囊封依據上述具體實施例之非揮發性半導體記憶裝置或記憶系統。
數位靜態相機1001之情形容納卡槽1002及連接至此卡槽1002之電路板(未顯示)。記憶卡61係可分離式插入至數位靜態相機1001之卡槽1002內。當插入至槽1002內時，將記憶卡61電性連接至電路板之電路。
若此電卡係一非接觸型IC卡，則當插入或接近卡槽1002時，其藉由無線電信號而電性連接至電路板上的電路。
圖22顯示數位靜態相機之一基本配置。來自物件之光係藉由透鏡1003會聚並輸入至影像拾取裝置1004。例如，影像拾取裝置1004係CMOS感測器並且以光電方式轉換輸入光以輸出(例如)類比信號。藉由一類比放大器(AMP)來放大此類比信號，並藉由一A/D轉換器(A/D)將其轉換成一數位信號。將所轉換的信號輸入至一相機信號處理電路1005，其中對該信號加以自動曝光控制(AE)、自動白色平衡控制(AWB)、色彩分離及類似操作，並將其轉換成一亮度信號與色差信號。
為監視影像，將來自相機處理電路1005之輸出信號輸入至一視訊信號處理電路1006並將其轉換成一視訊信號。例如，該視訊信號之系統為NTSC(國家電視系統委員會)。經由顯示信號處理電路1007將 視訊信號輸入至顯示器1008，其係附著於數位靜態相機1001。例如，顯示器1008係液晶監視器。
經由視訊驅動器1009將視訊信號供應至視訊輸出終端1010。可經由視訊輸出終端1010將藉由數位靜態相機1001拾取之影像輸出至影像設備，例如電視機。此允許將拾取影像顯示於除顯示器1008外之影像設備上。微電腦1011控制影像拾取裝置1004、類比放大器(AMP)、A/D轉換器(A/D)及相機信號處理電路1005。
為捕捉影像，操作者按下操作按鈕，例如快門按鈕1012。回應於此，微電腦1011控制記憶控制器1013以將來自相機信號處理電路1005之輸出信號作為火焰影像寫入至視訊記憶體1014內。根據預定壓縮格式藉由壓縮/伸展電路1015壓縮寫入至視訊記憶體1014內的火焰影像。經由卡介面1016將壓縮影像記錄於插入至卡槽內的記憶卡61上。
為重製記錄影像，經由卡介面1016讀出記錄於記憶卡61上之影像，藉由壓縮/伸展電路1015伸展，並寫入至視訊記憶體1014內。將寫入影像輸入至視訊信號處理電路1006並按與監視影像時相同之方式顯示於顯示器1008或另一影像設備上。
在此配置中，卡槽1002、影像拾取裝置1004、類比放大器(AMP)、A/D轉換器(A/D)、相機信號處理電路1005、視訊信號處理電路1006、顯示信號處理電路1007、視訊驅動器1009、微電腦1011、記憶控制器1013、視訊記憶體1014、壓縮/伸展電路1015及卡介面1016均安裝在電路板1000上。
卡槽1002不需要安裝在電路板1000上，亦可藉由一連接器電纜或類似物連接至電路板1000。
另外將電源電路1017安裝於電路板1000上。電源電路1017從外部電源或電池接收電源，並產生用於數位靜態相機1001內部之內部電 源電壓。例如，一DC-DC轉換器可用作電源電路1017。可將內部電源電壓供應至上述個別電路，以及供應至選通裝置1018及顯示器1008。
如上所述，依據此具體實施例之電卡可用於可攜式電裝置(例如以上解釋之數位靜態相機)內。然而，與可攜式電裝置一樣，該電卡還可用於諸如圖23A至23J中所示的各種設備內。即，該電卡亦可用於圖23A所示的一視訊相機、圖23B所示的一電視機、圖23C所示的一音訊設備、圖23D所示的一遊戲設備、圖23E所示的一電樂器，圖23F所示的一行動電話、圖23G所示的一個人電腦、圖23H所示的一個人數位助理(PDA)、圖231所示的一錄音機以及圖23J所示的一PC卡。
本發明不限於上述具體實施例。熟習技術人士應瞭解，可在不背離本發明之精神、範疇及教導的條件下進行各種形式與細節之更改。
MC0至MC7‧‧‧記憶體單元
SG1‧‧‧選擇閘極電晶體
SG2‧‧‧選擇閘極電晶體

Claims (11)

  1. 一種控制非揮發性半導體記憶裝置的方法，該非揮發性半導體記憶裝置包括一NAND串，其中串聯連接多個記憶體單元，該方法包含：一讀取程序，其係在下述條件下，針對該NAND串中之一選定記憶體單元實行，該條件係對一選定字線施加一選定電壓且對未選定字線施加未選定電壓，該選定字線連接至該選定記憶體單元，上述未選定字線連接至未選定記憶體單元且包括第一未選定字線及第二未選定字線，上述第一未選定字線係相鄰於該選定字線，上述第二未選定字線包含與上述第一未選定字線之一者相鄰地配置之未選定字線，上述未選定電壓包括一第一電壓及一第二電壓，該第二電壓高於該第一電壓；其中該第一電壓被施加於上述第二未選定字線，且該第二電壓被施加於上述第一未選定字線之一者；其中該多個記憶體單元包括一第一記憶體單元及一第二記憶體單元，該第一記憶體單元鄰近該第二記憶體單元佈置，該第一記憶體單元及該第二記憶體單元能夠保持藉由資料位準E、A、B及C(其中E<A<B<C)定義之四位準資料；及執行包括一較低頁面寫入模式(lower page write mode)及一較高頁面寫入模式(upper page write mode)之一寫入程序，該較低頁面寫入模式包括一第一較低頁面寫入模式及一第二較低頁面寫入模式，該第一較低頁面寫入模式係對該第一記憶體單元執行，該第二較低頁面寫入模式係在該第一較低頁面寫入模式之後對該第二記憶體單元執行，該較高頁面寫入模式係在該第二較低頁面寫入模式之後對該第一記憶體單元執行。
  2. 如請求項1之方法，其中上述第二未選定字線包含鄰近上述第一未選定字線之其他者而配置之未選定字線。
  3. 一種控制非揮發性半導體記憶裝置的方法，該非揮發性半導體記憶裝置包括一NAND串，其中串聯連接第一至第n記憶體單元(n為一自然數且等於或大於2)，第一至第n字線電性連接至該第一至第n記憶體單元，該方法包含：一讀取程序，其係在下述條件下，針對該NAND串中之第k記憶體單元(k為一自然數，且k的範圍自3至n-2)實行，該條件係對該第k字線施加一選定電壓，對第(k-1)字線及第(k+1)字線兩者皆施加一第一電壓，且對第(k-2)字線及第(k+2)字線兩者皆施加一第二電壓，該第一電壓高於該第二電壓；其中該第一至第n記憶體單元能夠保持藉由資料位準E、A、B及C(其中E<A<B<C)定義之四位準資料；及執行包括一較低頁面寫入模式及一較高頁面寫入模式之一寫入程序，該較低頁面寫入模式包括一第一較低頁面寫入模式及一第二較低頁面寫入模式，該第一較低頁面寫入模式係對該第k記憶體單元執行，該第二較低頁面寫入模式係在該第一較低頁面寫入模式之後對該第(k+1)記憶體單元執行，該較高頁面寫入模式係在該第二較低頁面寫入模式之後對該第k記憶體單元執行。
  4. 如請求項3之方法，其中該讀取程序係用於在資料寫入後讀取該第k記憶體單元之資料的一正常讀取程序。
  5. 一種控制非揮發性半導體記憶裝置的方法，該非揮發性半導體記憶裝置包括一NAND串，其中串聯連接多個記憶體單元，該方 法包含：一讀取程序，其係在下述條件下，針對該NAND串中之一選定記憶體單元實行，該條件係對一選定字線施加一選定電壓且對未選定字線施加未選定電壓，該選定字線連接至該選定記憶體單元，上述未選定字線連接至未選定記憶體單元，上述未選定電壓包括一第一電壓及一第二電壓，該第二電壓高於該第一電壓；其中對上述未選定字線，排除鄰近於該選定字線而佈置之相鄰且未選定字線而施加該第一電壓，且對上述相鄰且未選定字線之至少一者施加該第二電壓；該多個記憶體單元包括一第一記憶體單元及一第二記憶體單元，該第一記憶體單元係鄰近該第二記憶體單元而佈置，該第一記憶體單元及該第二記憶體單元能夠保持藉由資料位準E、A、B及C(其中E<A<B<C)定義之四位準資料；且其中執行包括一較低頁面寫入模式及一較高頁面寫入模式之一寫入程序，該較低頁面寫入模式包括一第一較低頁面寫入模式及一第二較低頁面寫入模式，該第一較低頁面寫入模式係對該第一記憶體單元執行，該第二較低頁面寫入模式係在該第一較低頁面寫入模式之後對該第二記憶體單元執行，該較高頁面寫入模式係在該第二較低頁面寫入模式之後對該第一記憶體單元執行。
  6. 如請求項1或5之方法，其中該讀取程序係用於在資料寫入後讀取該選定記憶體單元之資料的一正常讀取程序(normal read procedure)。
  7. 如請求項1或5之方法，其中該讀取程序係用於在該較低頁面寫入模式或該較高頁面寫入 模式中驗證讀取該選定記憶體單元之資料的一寫入驗證讀取程序(write-verify read procedure)。
  8. 如請求項1、3、5之任一方法，其中該NAND串包括一第一電晶體及一第二電晶體，該第一電晶體連接至一位元線，該第二電晶體連接至一源極線；在該讀取程序中，一第三電壓施加至該第一電晶體之一閘極；在該讀取程序中，一第四電壓施加至該第二電晶體之一閘極；且該第四電壓係在施加該第一電壓、該第二電壓及該第三電壓之後施加至該第二電晶體之該閘極。
  9. 一種非揮發性半導體記憶裝置，其包含：一NAND串，其包括第一至第n記憶體單元(n為一自然數，且等於或大於2)，該第一至第n記憶體單元串聯連接；第一至第n字線，其電性連接至該第一至第n記憶體單元；及一控制器，其經組態為在一讀取程序中，對一第k字線(k為一自然數，且k的範圍自3至n-2)施加一選定電壓，且對第(k-1)字線及第(k+1)字線兩者皆施加一第一電壓，且對第(k-2)字線及第(k+2)字線兩者皆施加一第二電壓，該第一電壓高於該第二電壓；其中該NAND串包括一第一電晶體及一第二電晶體，該第一電晶體連接至一位元線，該第二電晶體連接至一源極線；在該讀取程序中，一第三電壓施加至該第一電晶體之一閘極；在該讀取程序中，一第四電壓施加至該第二電晶體之一閘極；且 該第四電壓係在施加該第一電壓、該第二電壓及該第三電壓之後施加至該第二電晶體之該閘極。
  10. 一種非揮發性半導體記憶裝置，其包含：一NAND串，其包括第一至第n記憶體單元(n為一自然數，且等於或大於2)，該第一至第n記憶體單元串聯連接；及第一至第n字線，其電性連接至該第一至第n記憶體單元；其中當執行一讀取程序時，對第k字線(k為一自然數，且k的範圍自3至n-2)施加一選定電壓，對第(k-1)字線及第(k+1)字線兩者施加一第一電壓，且對第(k-2)字線及第(k+2)字線兩者施加一第二電壓，該第一電壓高於該第二電壓；其中該NAND串包括一第一電晶體及一第二電晶體，該第一電晶體連接至一位元線，該第二電晶體連接至一源極線；在該讀取程序中，一第三電壓施加至該第一電晶體之一閘極；在該讀取程序中，一第四電壓施加至該第二電晶體之一閘極；且該第四電壓係在施加該第一電壓、該第二電壓及該第三電壓之後施加至該第二電晶體之該閘極。
  11. 如請求項9或10之非揮發性半導體記憶裝置，其中該第一至第n記憶體單元能夠保持藉由資料位準E、A、B及C(其中E<A<B<C)定義之四位準資料。
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