JP2008198314A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】書き込み動作終了後に選択ワード線に印加されている書込電圧を放電する際に、カップリングノイズの発生を低減する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、直列に接続した複数のメモリセルと、該複数のメモリセルの各々に接続した複数のワード線と、前記複数のメモリセルの両端部に接続したソース側選択ゲート及びドレイン側選択ゲートと、を有するメモリセルアレイと、前記メモリセルへのデータ書き込み時に該書き込み対象メモリセルに接続された前記ワード線を選択するワード線選択部と、前記データ書き込み終了後に、前記複数のワード線を同電位にするイコライズ部と、を具備する。
【選択図】図１

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置は、微細加工技術の開発が進められているため、配線間の距離が近くなっている。一方、不揮発性半導体記憶装置内のメモリセルを形成する際のトンネル酸化膜厚は、特に信頼性の観点から、薄膜化することが困難である。

上記の２点のことにより、メモリセルと共に形成するワード線ＷＬのＴｏｔａｌ容量のうち、ワード線ＷＬ−ゲート間容量の占める割合が低くなり、ワード線ＷＬ−ワード線ＷＬ間容量の占める割合が高くなる傾向にある。また、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤのＴｏｔａｌ容量のうち、ソース側選択ゲート線ＳＧＳ−ゲート間容量及びドレイン側選択ゲート線ＳＧＤ−ゲート間容量の占める割合が低くなり、ソース側選択ゲート線ＳＧＳ−ワード線ＷＬ間容量及びドレイン側選択ゲート線ＳＧＤ−ワード線ＷＬ間容量の占める割合が高くなる傾向にある。

一般に、不揮発性半導体記憶装置は、配線−配線間に容量結合が存在する場合に、一方の配線に印加される電圧が振幅すると、他方の配線の電位も振幅する。この場合、他方の配線に発生する電位振幅は、ノイズとして作用するため、以下、この現象をカップリングノイズという。

すなわち、不揮発性半導体記憶装置は、世代が進み、微細加工が進むにつれて、ワード線ＷＬ−ワード線ＷＬ間で発生するカップリングノイズ、ドレイン側選択ゲート線ＳＧＤ−ワード線ＷＬ間で発生するカップリングノイズが大きくなる傾向にある。

上記カップリングノイズを低減するために、メモリセルにデータを書き込む際に、基準電圧が供給されるワード線ＷＬのメモリセルをカットオフし、当該ワード線ＷＬの両隣に位置するワード線ＷＬに供給する電圧のタイミングを異ならせる不揮発性半導体記憶装置が提案されている（例えば、特許文献１参照）。
特開２００５−１０８４０４号公報

本発明は、書き込み動作終了後に選択ワード線に印加されている書込電圧を放電する際に、カップリングノイズの発生を低減する不揮発性半導体記憶装置を提供することにある。

本発明の一実施形態に係る不揮発性半導体記憶装置は、直列に接続した複数のメモリセルと、該複数のメモリセルの各々に接続した複数のワード線と、前記複数のメモリセルの両端部に接続したソース側選択ゲート及びドレイン側選択ゲートと、を有するメモリセルアレイと、前記メモリセルへのデータ書き込み時に該書き込み対象メモリセルに接続された前記ワード線を選択するワード線選択部と、前記データ書き込み終了後に、前記複数のワード線を同電位にするイコライズ部と、を具備することを特徴としている。

本発明の一実施形態によれば、データ書き込み終了後の選択ワード線ＷＬに隣接する非選択ワード線、ソース側選択ゲート線又はドレイン側選択ゲート線におけるカップリングノイズの発生を低減することができる。

（カップリングノイズの概要）
以下、カップリングノイズ発生の経緯について、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを適用した例について、図１５〜図１８を参照して説明する。図１５は、ＮＡＮＤ型フラッシュメモリに用いるＮＭＯＳ転送トランジスタ１００の断面を示した図である。図１６は、ＮＡＮＤ型フラッシュメモリに用いるワード線ドライバ（以下、ＷＬドライバという）２００の回路構成を示した図である。図１６において、ＮＭＯＳ転送トランジスタＴ１〜ＴｎがＯＮすることにより、制御ゲート線ＣＧ１〜ＣＧｎからメモリセル（図示せず）に対して電圧が転送される。

ＮＭＯＳ転送トランジスタ１００は、図１５に示すように寄生ダイオードが存在する。ＮＭＯＳ転送トランジスタ１００の接合部は、Ｐ型シリコン基板とＮ型拡散層からなるＰＮ接合を形成している。このＰＮ接合には、約０．７Ｖの閾値電圧Ｖｔｈがある。Ｐ型シリコン基板は接地電位であるため、ワード線ＷＬの電位が−０．７Ｖを下回ると、ＰＮ接合は順方向バイアスとなり、バイポーラ動作を起こす可能性がある。

バイポーラ動作は、その後にラッチアップを引き起こす等、ＮＡＮＤ型フラッシュメモリにとって誤動作になり得るため、ワード線ＷＬの電位が−０．７Ｖを下回らないようにしなければならない。また、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤに電圧を転送するするＮＭＯＳ転送トランジスタ（図示せず）においても、同様に寄生ダイオードが存在する。したがって、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの電位も−０．７Ｖを下回らないようにしなければならない。

ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤの電位が−０．７Ｖを下回る原因として考えられるのが、上記カップリングノイズである。ＮＡＮＤ型フラッシュメモリにおいて、カップリングノイズの現象が顕著に現れる動作は、ワード線ＷＬに印加された書き込み電圧（以下、Ｖｐｇｍという。Ｖｐｇｍは約２０Ｖである。）を０Ｖに落とすときである。

次に、ＮＡＮＤ型フラッシュメモリにおける書き込み動作について、図１７に示すタイミングチャートを参照して説明する。図１７において、（ａ）はドレイン側選択ゲート線ＳＧＤに印加される電圧Ｖｓｇ、（ｂ）〜（ｆ）は制御ゲート線ＣＧ＿Ｎ＋２〜ＣＧ＿Ｎ−２，ＣＧ＿ｓｅｌｅｃｔｅｄに印加される電圧Ｖｐａｓｓ，Ｖｐｇｍ、（ｇ）はソース側選択ゲート線ＳＧＳの状態、をそれぞれ示す。以下の説明では、図中に示すタイミングＴ１における各部の動作に着目する。

図１７の（ｄ）は、書き込み時に選択されるワード線ＷＬ（以下、選択ワード線ＷＬという）に対応する制御ゲート線ＣＧ＿ｓｅｌｅｃｔｅｄに印加される書込電圧Ｖｐｇｍを示す。図Ｃの（ｂ）、（ｃ）、（ｅ）及び（ｆ）は、書き込み時に選択されないワード線ＷＬ（以下、非選択ワード線ＷＬという）に対応する制御ゲート線ＣＧ＿Ｎ＋２，ＣＧ＿Ｎ＋１，ＣＧ＿Ｎ−１，ＣＧ＿Ｎ−２に印加される電圧Ｖｐａｓｓを示す。

書き込み動作において、制御ゲート線ＣＧ＿ｓｅｌｅｃｔｅｄから選択ワード線ＷＬに対して書込電圧Ｖｐｇｍが転送される。書き込み動作において、制御ゲート線ＣＧ＿Ｎ＋２，ＣＧ＿Ｎ＋１，ＣＧ＿Ｎ−１，ＣＧ＿Ｎ−２から非選択ワード線ＷＬに対して、書込電圧Ｖｐｇｍ未満の中間電圧（以下、電圧Ｖｐａｓｓという。Ｖｐａｓｓは約７Ｖである。）が転送される。

書き込み動作終了後は、選択ワード線ＷＬに印加された書込電圧Ｖｐｇｍは放電される（図中のタイミングＴ２）。選択ワード線ＷＬを放電する際に発生するカップリングノイズにより問題が発生する可能性がある。問題点として、以下の２点が考えられる。これらの問題について、図１８を参照して説明する。図１８は、隣接ソース側選択ゲート線ＳＧＳ、隣接ドレイン側選択ゲート線ＳＧＤ、隣接非選択ワード線ＷＬ及び選択ワード線ＷＬの各動作を示すタイミングチャートである。

（１）カップリングノイズによる隣接非選択ワード線ＷＬへの影響
書き込み動作終了後、図１８に示すタイミングＴ２において選択ワード線ＷＬから書込電圧ＶｐｇｍをＶｄｄまで放電する際に、隣接する非選択ワード線ＷＬ（隣接非選択ワード線ＷＬという）にカップリングノイズが発生する。選択ワード線ＷＬと隣接非選択ワード線ＷＬの間には約１３Ｖの電位差があるため、非選択ワード線ＷＬに発生するカップリングノイズも大きくなる。このカップリングノイズは、非選択ワード線ＷＬに印加されている電圧Ｖｐａｓｓの電位を下げる。電圧Ｖｐａｓｓの電位低下が−０．７Ｖを下回ると、隣接非選択ワード線ＷＬに対して電圧Ｖｐａｓｓを転送する転送トランジスタ（図１６に示す転送トランジスタＴ１〜Ｔｎ）に誤動作を発生させる可能性がある。

（２）カップリングノイズによるＳＧＳ，ＳＧＤへの影響
選択ワード線ＷＬがソース側選択ゲート線ＳＧＳあるいはドレイン側選択ゲート線ＳＧＤに隣接する場合、図１８に示すタイミングＴ２において選択ワード線ＷＬから書込電圧ＶｐｇｍをＶｄｄまで放電する際に、隣接するソース側選択ゲート線ＳＧＳ（図中の隣接ＳＧＳ）あるいはドレイン側選択ゲート線ＳＧＤ（図中の隣接ＳＧＤ）にカップリングノイズが発生する。このカップリングノイズは、隣接ＳＧＳ及び隣接ＳＧＤに印加されている電圧Ｖｓｓ（０Ｖ），Ｖｓｇｄ（約２Ｖ）の各電位を下げる。電圧Ｖｓｓ，Ｖｓｇｄの電位低下が−０．７Ｖを下回ると、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに電圧を転送する各ＮＭＯＳ転送トランジスタ（図示せず）に誤動作を発生させる可能性がある。

以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施形態１）
図１は、本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリの概略構成を示す図である。図１に示すようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ２、ＷＬドライバ３、ＣＧドライバ４及びイコライズドライバ５を有する。

メモリセルアレイ２は、複数のメモリセル（図示せず）を直列に接続した複数のメモリセルユニットを有し、その複数のメモリセルユニットの各一端部にドレイン側選択ゲートトランジスタ（図示せず）を介してビット線ＢＬ１〜ＢＬｍが接続され、その他端部にソース側選択ゲートトランジスタ（図示せず）を介してソース線ＳＬが接続されている。各メモリセルは、浮遊ゲート及び制御ゲートの二層ゲート構造を有するセルトランジスタが用いられている。各セルトランジスタの制御ゲートには、ワード線ＷＬ１〜ＷＬｎが接続されている。また、ソース側選択ゲートトランジスタのゲート端子には、ソース側選択ゲート線ＳＧＳが接続され、ドレイン側選択ゲートトランジスタのゲート端子には、ドレイン側選択ゲート線ＳＧＤが接続されている。

ＷＬドライバ３は、上記図１６に示したＷＬドライバ２００の構成と同様の構成であり、入力段に複数の制御ゲート線ＣＧ１〜ＣＧｎが接続され、出力段に複数のワード線ＷＬ１〜ＷＬｎが接続され、その制御ゲート線ＣＧ１〜ＣＧｎとワード線ＷＬ１〜ＷＬｎの間には、転送トランジスタＴ１〜Ｔｎが接続されている。また、転送トランジスタＴ１〜Ｔｎの各ゲート端子には、外部のコントローラ（図示せず）が接続されている。ＷＬドライバ３は、外部のコントローラ（図示せず）から入力されるＶＲＤＥＣ信号及びＲＤＥＣＡ信号により転送トランジスタＴ１〜Ｔｎをまとめて選択的にＯＮして、書き込み対象のセルトランジスタに接続されたワード線ＷＬを選択する。

ＷＬドライバ３は、メモリセルアレイ２へのデータ書き込み動作の際に、書き込み対象のセルトランジスタに接続されたワード線ＷＬを選択し、ＣＧドライバ４から制御ゲート線ＣＧを介して供給される書込電圧Ｖｐｇｍを選択ワード線ＷＬに転送する。選択ワード線ＷＬに接続されたセルトランジスタの制御ゲートには書込電圧Ｖｐｇｍが印加される。また、ＷＬドライバ３は、メモリセルアレイ２へのデータ書き込み動作の際に、ＣＧドライバ４から制御ゲート線ＣＧを介して供給される電圧Ｖｐａｓｓを非選択ワード線ＷＬに転送する。非選択ワード線ＷＬに接続されたセルトランジスタの制御ゲートには、電圧Ｖｐａｓｓが印加される。

また、ＷＬドライバ３は、メモリセルアレイ２へのデータ書き込み終了後、後述するイコライズドライバ５のショート動作により全制御ゲート線ＣＧがショート（短絡）されることにより発生する電位（電圧Ｖｐａｓｓ程度）を全ワード線ＷＬ１〜ＷＬｎに転送する。すなわち、メモリセルアレイ２へのデータ書き込み終了後、イコライズドライバ５のショート動作により全ワード線ＷＬ１〜ＷＬｎが同電位（電圧Ｖｐａｓｓ程度）に平均化される。

ＣＧドライバ４は、ワード線ＷＬ１〜ＷＬｎと同数の制御ゲート線ＣＧ１〜ＣＧｎの端部に接続される。ＣＧドライバ４は、外部のコントローラ（図示せず）から入力される各種入力信号及び各種電源により動作する。ＣＧドライバ４は、上記データ書き込み動作に際してＷＬドライバ３に対して書込電圧Ｖｐｇｍを書込対象の選択ワード線ＷＬに対応する制御ゲート線ＣＧを介してＷＬドライバ３に供給し、電圧Ｖｐａｓｓを非選択ワード線ＷＬに対応する制御ゲート線ＣＧを介してＷＬドライバ３に供給する。

イコライズドライバ（イコライズ部）５は、ＷＬドライバ３とＣＧドライバ４の間を接続する制御ゲート線ＣＧ１〜ＣＧｎを分岐して形成した配線ＣＧ１〜ＣＧｎの端部に接続される。イコライズドライバ５は、制御ゲート線ＣＧ１〜ＣＧｎと同数のトランジスタを有して、上記ショート動作を行うトランジスタ回路（短絡回路）５ａと、トランジスタ回路のトランジスタをＯＮさせるＥＱＵＡＬＩＺＥ信号を生成する昇圧電位転送回路（制御信号発生回路）５ｂを内蔵する。イコライズドライバ５は、外部のコントローラ（図示せず）から入力されるＣＬＯＣＫ信号及びＥＮＡＢＬＥ信号と、外部の昇圧電位生成回路６から供給される昇圧電位Ｖ１により動作する。昇圧電位転送回路５ｂは、昇圧電位生成回路６から供給される昇圧電位Ｖ１からＥＱＵＡＬＩＺＥ信号を生成してトランジスタ回路に供給する。トランジスタ回路５ａは、昇圧電位転送回路５ｂから供給されるＥＱＵＡＬＩＺＥ信号により全トランジスタをＯＮして、全制御ゲート線ＣＧ１〜ＣＧｎをショートさせる。すなわち、イコライズドライバ５は、上記書き込み動作の終了に際して、全ワード線ＷＬ１〜ＷＬｎをショート（短絡）させるため、トランジスタ回路をＯＮして、全制御ゲート線ＣＧ１〜ＣＧｎをショートさせ、全ワード線ＷＬ１〜ＷＬｎを同電位（電圧Ｖｐａｓｓ程度）に平均化する。

上記昇圧電位Ｖ１は、上記データ書き込み動作に際して、選択ワード線ＷＬに印加される書込電圧Ｖｐｇｍと、非選択ワード線ＷＬに印加される電圧Ｖｐａｓｓと、を考慮して設定する。具体的には、イコライズドライバ５内のトランジスタ回路５ａを動作させるための電圧として、Ｖｐａｓｓ＋Ｖｔｈ〜Ｖｐｇｍ＋Ｖｔｈ程度の電位を設定するものとする。なお、Ｖｔｈは、イコライズドライバ５内のトランジスタ回路５ａ内のトランジスタをＯＮするための閾値電圧である。また、図１において、昇圧電位生成回路６は、イコライズドライバ５に内蔵される昇圧電位転送回路に供給する昇圧電位Ｖ１を生成する回路である。

上記イコライズドライバ５に内蔵される昇圧電位転送回路５ｂとして、レベルシフタ回路を用いるものと、ローカルポンプ回路を用いるものを例示する。

昇圧電位転送回路５ｂとしてのレベルシフタ回路２０の構成例を図２に示す。レベルシフタ回路２０は、ＥＮＡＢＬＥ信号が入力される入力段に接続されたインバータ２１と、インバータ２１の出力段に接続されたインバータ２２と、インバータ２２の出力段にソース端子が接続されたデプレッション型ＮＭＯＳトランジスタ２３と、デプレッション型ＮＭＯＳトランジスタ２３のドレイン端子にソース端子が接続された高耐圧デプレッション型ＮＭＯＳトランジスタ２４と、ＥＮＡＢＬＥ信号から生成されるＥＮＡＢＬＥ＿ＤＬＹ信号が入力される入力段に接続されたインバータ２５と、インバータ２５の出力段に接続されたインバータ２６と、インバータ２６の出力段に接続されたインバータ２７と、ＥＮＡＢＬＥ信号が入力される入力段及びインバータ２１の出力段に接続されたＮＡＮＤ回路２８と、ＮＡＮＤ回路２８の出力段に接続されたインバータ２９と、インバータ２７の出力段にゲート端子が接続された高耐圧ＰＭＯＳトランジスタ３０と、高耐圧ＰＭＯＳトランジスタ３０のソース端子と電圧Ｖ１入力端子との間に接続された高耐圧デプレッション型ＮＭＯＳトランジスタ３１と、を有する。

インバータ２１及びインバータ２２は、外部のコントローラ（図示せず）から入力されるＥＮＡＢＬＥ信号をデプレッション型ＮＭＯＳトランジスタ２３のドレイン端子に伝達する。

デプレッション型ＮＭＯＳトランジスタ２３は、ゲート端子がグランドＧＮＤに接続されているため、常時ＯＮ状態であり、インバータ２２からドレイン端子に入力されるＥＮＡＢＬＥ信号を高耐圧デプレッション型ＮＭＯＳトランジスタ２４のソース端子に伝達する。

インバータ２５は、外部のコントローラ（図示せず）から入力されるＥＮＡＢＬＥ信号からイコライズドライバ５内部で生成されたＥＮＡＢＬＥ＿ＤＬＹ信号を反転した反転ＥＮＡＢＬＥ＿ＤＬＹ信号をインバータ２６に出力する。

インバータ２６及びインバータ２７は、インバータ２５から入力される反転ＥＮＡＢＬＥ＿ＤＬＹ信号を高耐圧ＰＭＯＳトランジスタ３０のゲート端子に伝達する。

ＮＡＮＤ回路２８は、一方の入力端子に反転ＥＮＡＢＬＥ＿ＤＬＹ信号が入力され、他方の入力端子にＥＮＡＢＬＥ信号が入力され、反転ＥＮＡＢＬＥ＿ＤＬＹ信号とＥＮＡＢＬＥ信号との排他論理積の結果をインバータ２９に出力する。

インバータ２９は、ＮＡＮＤ回路２８から入力される排他論理積の結果を反転して高耐圧デプレッション型ＮＭＯＳトランジスタ２４のゲート端子に伝達する。

高耐圧デプレッション型ＮＭＯＳトランジスタ２４のドレイン端子は、高耐圧ＰＭＯＳトランジスタ３０のドレイン端子及び高耐圧デプレッション型ＮＭＯＳトランジスタ３１のゲート端子と共にＥＱＵＡＬＩＺＥ信号出力端子に接続されている。高耐圧ＮＭＯＳトランジスタ２４は、インバータ２９からゲート端子に入力される論理積結果が“Ｈｉ”の時にＯＮして、デプレッション型ＮＭＯＳトランジスタ２３から入力されるＥＮＡＢＬＥ信号を通過させる。

高耐圧デプレッション型ＰＭＯＳトランジスタ３０のソース端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ３１のソース端子及び高耐圧デプレッション型ＰＭＯＳトランジスタ３０の基板端子に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ３１のゲート端子は、高耐圧デプレッション型ＮＭＯＳトランジスタ２４のドレイン端子に接続されている。高耐圧デプレッション型ＮＭＯＳトランジスタ３１は、高耐圧デプレッション型ＮＭＯＳトランジスタ２４を通過したＥＮＡＢＬＥ信号が“Ｈｉ”の時にＯＮして、上記昇圧電位生成回路６からソース端子に入力される昇圧電位Ｖ１を高耐圧デプレッション型ＰＭＯＳトランジスタ３０のソース端子に伝達する。

高耐圧デプレッション型ＰＭＯＳトランジスタ３０は、インバータ２７からゲート端子に入力される反転ＥＮＡＢＬＥ＿ＤＬＹ信号が“Ｈｉ”の時にＯＮして、ソース端子に入力される昇圧電位Ｖ１をＥＱＵＡＬＩＺＥ信号としてドレイン端子からトランジスタ回路５ａに転送する。

次に、図２に示したレベルシフタ回路２０の動作について、図３に示すタイミングチャートを参照して説明する。

図３において、（ａ）はＥＮＡＢＬＥ信号の動作、（ｂ）はＥＮＡＢＬＥ＿ＤＬＹ信号の動作、（ｃ）は高耐圧デプレッション型ＮＭＯＳトランジスタ２４の動作、（ｄ）は高耐圧デプレッション型ＰＭＯＳトランジスタ３０の動作、（ｅ）はＥＱＵＡＬＩＺＥ信号の動作、をそれぞれ示すタイミングチャートである。

レベルシフタ回路２０では、タイミングＴ１において、外部のコントローラから入力されるＥＮＡＢＬＥ信号が“Ｈｉ”になると（図３（ａ）参照）、高耐圧デプレッション型ＮＭＯＳトランジスタ２４のゲート端子には“Ｈｉ”が入力されて、高耐圧デプレッション型ＮＭＯＳトランジスタ２４がＯＮする（図３（ｃ）参照）。この時、高耐圧デプレッション型ＮＭＯＳトランジスタ２４は、高耐圧デプレッション型ＮＭＯＳトランジスタ２３からソース端子に入力されるＥＮＡＢＬＥ信号をドレイン端子から出力する。また、タイミングＴ１において、ＥＮＡＢＬＥ＿ＤＬＹ信号は“Ｌｏｗ”であるため、高耐圧デプレッション型ＰＭＯＳトランジスタ３０のゲート端子には、インバータ２５〜２７により反転ＥＮＡＢＬＥ＿ＤＬＹ信号“Ｌｏｗ”が入力されているため、高耐圧デプレッション型ＰＭＯＳトランジスタ３０はＯＦＦである（図３（ｄ）参照）。

そして、タイミングＴ１において、高耐圧デプレッション型ＮＭＯＳトランジスタ３１のゲート端子には、ＥＮＡＢＬＥ信号“Ｈｉ”が入力されるため、高耐圧デプレッション型ＮＭＯＳトランジスタ３１はＯＮする（図３（ｅ）参照）。この時、電圧Ｖ１は、高耐圧デプレッション型ＰＭＯＳトランジスタ３０のソース端子に入力されるが、高耐圧デプレッション型ＰＭＯＳトランジスタ３０がＯＦＦであるため、ＥＱＵＡＬＩＺＥ信号出力端子から出力されるＥＱＵＡＬＩＺＥ信号はＶｄｄとなる（図３（ｅ）参照）。

次に、レベルシフタ回路２０では、タイミングＴ２において、外部のコントローラから入力されるＥＮＡＢＬＥ＿ＤＬＹ信号が“Ｈｉ”になると（図３（ｂ）参照）、高耐圧デプレッション型ＮＭＯＳトランジスタ２４のゲート端子には“Ｌｏｗ”が入力されて、高耐圧デプレッション型ＮＭＯＳトランジスタ２４がＯＦＦされる（図３（ｃ）参照）。この時、高耐圧デプレッション型ＰＭＯＳトランジスタ３０のゲート端子に入力される反転ＥＮＡＢＬＥ＿ＤＬＹ信号は“Ｈｉ”になり、高耐圧デプレッション型ＰＭＯＳトランジスタ３０がＯＮされる（図３（ｄ）参照）。

そして、タイミングＴ２において、高耐圧デプレッション型ＮＭＯＳトランジスタ３１のゲート端子には、引き続きＥＮＡＢＬＥ信号“Ｈｉ”が入力されるため、高耐圧デプレッション型ＮＭＯＳトランジスタ３１はＯＮ状態を維持する（図３（ｅ）参照）。この時、昇圧電位Ｖ１は、高耐圧デプレッション型ＰＭＯＳトランジスタ３０のソース端子に入力されるため、高耐圧デプレッション型ＰＭＯＳトランジスタ３０がＯＮであるため、ＥＱＵＡＬＩＺＥ信号出力端子からトランジスタ回路５ａに転送されるＥＱＵＡＬＩＺＥ信号は昇圧電位Ｖ１となる（図３（ｅ）参照）。すなわち、トランジスタ回路５ａ内の全トランジスタは、昇圧電位Ｖ１によりＯＮし、全制御ゲート線ＣＧ１〜ＣＧｎをショート（短絡）させる。このショート動作により、全制御ゲート線ＣＧ１〜ＣＧｎに接続された全ワード線ＷＬは、同電位（電圧Ｖｐａｓｓ程度）に平均化される。

次に、タイミングＴ３において、ＥＮＡＢＬＥ信号が“Ｈｉ”から“Ｌｏｗ”になると（図３（ａ）参照）、反転ＥＮＡＢＬＥ＿ＤＬＹ信号が“Ｈｉ”を維持しているため（図３（ｂ）参照）、レベルシフタ回路２０では、高耐圧デプレッション型ＮＭＯＳトランジスタ２４のＯＦＦが維持される（図３（ｃ）参照）。この時、高耐圧デプレッション型ＰＭＯＳトランジスタ３０のＯＮは継続され（図３（ｄ）参照）、ＥＱＵＡＬＩＺＥ信号は昇圧電位Ｖ１に維持される（図３（ｅ）参照）。すなわち、全ワード線ＷＬは同電位（電圧Ｖｐａｓｓ程度）に維持される。

次に、タイミングＴ４において、反転ＥＮＡＢＬＥ＿ＤＬＹ信号が“Ｈｉ”から“Ｌｏｗ”になると（図３（ｂ）参照）、反転ＥＮＡＢＬＥ＿ＤＬＹ信号が“Ｈｉ”から“Ｌｏｗ”になり、高耐圧デプレッション型ＰＭＯＳトランジスタ３０はＯＦＦされる（図３（ｄ）参照）。この時、高耐圧デプレッション型ＮＭＯＳトランジスタ２４のゲート端子には、“Ｌｏｗ”信号が入力されてＯＮされ、高耐圧デプレッション型ＮＭＯＳトランジスタ３１のゲート端子には、ＥＮＡＢＬＥ信号“Ｌｏｗ”が入力されてＯＦＦされる。そして、ＥＱＵＡＬＩＺＥ信号出力端子から出力されるＥＱＵＡＬＩＺＥ信号の昇圧電位がＶ１から徐々に放電されることにより、全ワード線ＷＬはＥＱＵＡＬＩＺＥ信号の放電電位まで放電される（図３（ｅ）参照）。

次に、昇圧電位転送回路５ｂとしてのローカルポンプ回路４０の構成例を図４に示す。ローカルポンプ回路４０は、ＥＮＡＢＬＥ信号及びＣＬＯＣＫ信号が入力される入力段に接続されたＡＮＤ回路４１と、ＡＮＤ回路４１の出力段にコンデンサ４２を介して接続された高耐圧ＰＭＯＳトランジスタ４３と、ＡＮＤ回路４１の出力段に分岐して接続されたインバータ４４と、インバータ４４の出力段に接続されたインバータ４５と、インバータ４４の出力段に分岐してコンデンサ４６を介して接続された高耐圧ＰＭＯＳトランジスタ４７と、インバータ４５の出力段にコンデンサ４８を介して接続された高耐圧ＰＭＯＳトランジスタ４９と、ＥＮＡＢＬＥ信号が入力される入力段に分岐して接続されたインバータ５０と、インバータ５０の出力段にゲート端子が接続された高耐圧ＮＭＯＳトランジスタ５１と、高耐圧ＮＭＯＳトランジスタ５１のドレイン端子にソース端子が接続された高耐圧ＰＭＯＳトランジスタ５２と、高耐圧ＰＭＯＳトランジスタ４３のソース端子と電圧Ｖ１入力端子との間に接続された高耐圧ＮＭＯＳトランジスタ５３と、電圧Ｖ１入力端子から分岐してドレイン端子が接続された高耐圧ＮＭＯＳトランジスタ５４と、高耐圧ＮＭＯＳトランジスタ５４のドレイン端子にソース端子が接続された高耐圧ＮＭＯＳトランジスタ５５と、を有する。

ＡＮＤ回路４１は、一方の入力端子に外部のコントローラ（図示せず）からＣＬＯＣＫ信号が入力され、他方の入力端子に外部のコントローラ（図示せず）からＥＮＡＢＬＥ信号が入力される。ＡＮＤ回路４１は、ＥＮＡＢＬＥ信号が“Ｈｉ”の時、ＣＬＯＣＫ信号を後段に伝達する。

高耐圧ＰＭＯＳトランジスタ４３、４７及び４９は、それぞれゲート端子及びソース端子が接続されているため、各コンデンサ４２、４４及び４８の出力に対して順方向のダイオードを構成する。高耐圧ＰＭＯＳトランジスタ４３、４７、４９及び高耐圧ＮＭＯＳトランジスタ５３は、正帰還の昇圧回路５６を構成する。昇圧回路５６は、ＥＮＡＢＬＥ信号が“Ｈｉ”の時、高耐圧ＮＭＯＳトランジスタ５３から入力される電圧Ｖ１によりＥＱＵＡＬＩＺＥ信号の電位を徐々に昇圧する。

インバータ５０は、ＥＮＡＢＬＥ信号を反転して反転ＥＮＡＢＬＥ信号を高耐圧ＮＭＯＳトランジスタ５１のゲート端子に伝達する。

高耐圧ＮＭＯＳトランジスタ５１のソース端子は、接地電位に接続され、ドレイン端子は高耐圧ＰＭＯＳトランジスタ５２のソース端子に接続されている。高耐圧ＮＭＯＳトランジスタ５１は、インバータ５０から入力される反転ＥＮＡＢＬＥ信号が“Ｌｏｗ”（ＥＮＡＢＬＥ信号が“Ｈｉ”）の時にＯＮして、反転ＥＮＡＢＬＥ信号を高耐圧ＰＭＯＳトランジスタ５２のソース端子に伝達する。

高耐圧ＰＭＯＳトランジスタ５２のゲート端子は、Ｖｄｄに接続され、ドレイン端子は高耐圧ＰＭＯＳトランジスタ４９のドレイン端子、高耐圧デプレッション型ＮＭＯＳトランジスタ５３のゲート端子及び高耐圧デプレッション型ＮＭＯＳトランジスタ５５のドレイン端子と共にＥＱＵＡＬＩＺＥ信号出力端子に接続されている。高耐圧ＰＭＯＳトランジスタ２４は、ゲート端子がＶｄｄに接続されているため、常時ＯＮ状態であり、高耐圧ＮＭＯＳトランジスタ５１から反転ＥＮＡＢＬＥ信号を通過させる。

高耐圧ＮＭＯＳトランジスタ５３は、高耐圧ＰＭＯＳトランジスタ５２を通過した反転ＥＮＡＢＬＥ信号が“Ｈｉ”の時にＯＮして、ソース端子に入力される電圧Ｖ１を高耐圧ＰＭＯＳトランジスタ４３のソース端子に伝達する。

高耐圧ＮＭＯＳトランジスタ５４，５５は、昇圧回路から出力される昇圧電圧の電位が電圧Ｖ１を超えた時にＯＮし、ＥＱＵＡＬＩＺＥ信号出力端子から出力される昇圧電位をＶ１より少し高い電位以下に設定する。高耐圧ＮＭＯＳトランジスタ５４，５５は、電圧リミッタとして機能する。

次に、図４に示したローカルポンプ回路４０の動作について、図５に示すタイミングチャートを参照して説明する。

図５において、（ａ）はＣＬＯＣＫ信号の動作、（ｂ）はＥＮＡＢＬＥ信号の動作、（ｃ）はＡＮＤ回路４１の動作、（ｄ）はインバータ４４の動作、（ｅ）は高耐圧ＰＭＯＳトランジスタ４３の動作、（ｆ）は高耐圧ＰＭＯＳトランジスタ４７の動作、（ｇ）は高耐圧ＰＭＯＳトランジスタ４９の動作、（ｈ）はＥＱＵＡＬＩＺＥ信号の動作、をそれぞれ示すタイミングチャートである。

ローカルポンプ回路４０には、外部のコントローラからＣＬＯＣＫ信号が入力されている（図５（ａ）参照）。図中のタイミングＴ１において、外部のコントローラから入力されるＥＮＡＢＬＥ信号が“Ｈｉ”になると（図５（ｂ）参照）、ＡＮＤ回路４１からはＣＬＯＣＫ信号が出力される（図５（ｃ）参照）。この時、インバータ５０からは反転ＥＮＡＢＬＥ信号“Ｌｏｗ”が高耐圧ＮＭＯＳトランジスタ５１のゲート端子に出力されて、高耐圧ＮＭＯＳトランジスタ５１がＯＮされ、反転ＥＮＡＢＬＥ信号“Ｌｏｗ”が高耐圧ＰＭＯＳトランジスタ５２に伝達される。高耐圧ＰＭＯＳトランジスタ５２は、ゲート端子に常時印加される電圧ＶｄｄによりＯＮしており、高耐圧ＮＭＯＳトランジスタ５１から伝達された反転ＥＮＡＢＬＥ信号“Ｌｏｗ”を高耐圧ＮＭＯＳトランジスタ５３のゲート端子に伝達させる。高耐圧ＮＭＯＳトランジスタ５３は、ゲート端子に反転ＥＮＡＢＬＥ信号“Ｌｏｗ”が入力されることによりＯＮし、電圧Ｖ１を高耐圧ＰＭＯＳトランジスタ４３のソース端子に伝達する。

また、ＡＮＤ回路４１から出力されたＣＬＯＣＫ信号は、コンデンサ４２を介して高耐圧ＰＭＯＳトランジスタ４３のゲート端子に伝達されるとともに、インバータ４４に入力される。インバータ４４は、反転したＣＬＯＣＫ信号をコンデンサ４６及びインバータ４５に伝達する（図５（ｄ）参照）。

高耐圧ＰＭＯＳトランジスタ４３では、コンデンサ４２の充電動作によりＣＬＯＣＫ信号が遅延されて伝達される。また、高耐圧ＰＭＯＳトランジスタ４３は、高耐圧ＮＭＯＳトランジスタ５３から伝達された昇圧電位Ｖ１によりＣＬＯＣＫ信号の電位を昇圧しながら高耐圧ＰＭＯＳトランジスタ４７に伝達する（図５（ｅ）参照）。

インバータ４４から出力される反転ＣＬＯＣＫ信号は、コンデンサ４６の充電動作により遅延されて高耐圧ＰＭＯＳトランジスタ４７のゲート端子に伝達される。高耐圧ＰＭＯＳトランジスタ４７は、高耐圧ＰＭＯＳトランジスタ４３から伝達されたＣＬＯＣＫ信号の電位を更に昇圧しながら高耐圧ＰＭＯＳトランジスタ４９に伝達する（図５（ｆ）参照）。

インバータ４５から出力されるＣＬＯＣＫ信号は、コンデンサ４８の充電動作により遅延されて高耐圧ＰＭＯＳトランジスタ４９のゲート端子に伝達される。高耐圧ＰＭＯＳトランジスタ４９は、高耐圧ＰＭＯＳトランジスタ４７から伝達されたＣＬＯＣＫ信号の電位を更に昇圧する（図５（ｇ）参照）。以上の高耐圧ＰＭＯＳトランジスタ４３、４７、４９の昇圧動作により、ＣＬＯＣＫ信号を徐々に昇圧し、図５（ｈ）に示すＥＱＵＡＬＩＺＥ信号を出力する（図５（ｈ）参照）。この時、ＥＱＵＡＬＩＺＥ信号出力端子からトランジスタ回路５ａに転送されるＥＱＵＡＬＩＺＥ信号は、昇圧電位Ｖ１を昇圧した結果、昇圧電位をＶ１より少し高い電位以下に設定される。

すなわち、図中の期間Ｔ２において、上記高耐圧ＮＭＯＳトランジスタ５３及び高耐圧ＰＭＯＳトランジスタ４３、４７、４９からなる昇圧回路５６の昇圧動作によりＣＬＯＣＫ信号の電位が昇圧されて、ＥＱＵＡＬＩＺＥ信号出力端子から昇圧電位をＶ１より少し高い電位以下に設定したＥＱＵＡＬＩＺＥ信号がトランジスタ回路５ａに転送される。

そして、ＥＱＵＡＬＩＺＥ信号の電位が、入力される昇圧電位をＶ１より少し高い電位以下に設定した電位より高くなると、高耐圧ＮＭＯＳトランジスタ５４、５５がＯＮされ、ＥＱＵＡＬＩＺＥ信号の電位が昇圧電位に制限される。すなわち、トランジスタ回路５ａ内の全トランジスタが、ＥＱＵＡＬＩＺＥ信号（Ｖｐａｓｓ＋Ｖｔｈ程度）によりＯＮされて、全制御ゲート線ＣＧ１〜ＣＧｎがショートされる。このショート動作により、全制御ゲート線ＣＧ１〜ＣＧｎに接続された全ワード線ＷＬは、同電位（電圧Ｖｐａｓｓ程度）に平均化される。

次に、タイミングＴ３において、ＥＮＡＢＬＥ信号が“Ｈｉ”から“Ｌｏｗ”になると（図５（ｂ）参照）、ＡＮＤ回路４１からのＣＬＯＣＫ信号の出力は停止され（図５（ｃ）参照）、インバータ４４からの反転ＣＬＯＣＫ信号の出力が停止される（図５（ｄ）参照）。また、インバータ５０から出力されるＥＮＡＢＬＥ信号が“Ｌｏｗ”から“Ｈｉ”になり、高耐圧ＮＭＯＳトランジスタ５１がＯＦＦされる。

そして、昇圧回路５６の昇圧動作が停止されて（図５（ｅ）〜（ｇ）参照）、ＥＱＵＡＬＩＺＥ信号出力端子からトランジスタ回路５ａに転送されるＥＱＵＡＬＩＺＥ信号の電位がＶ１から徐々に放電されることにより、全ワード線ＷＬは同電位（電圧Ｖｐａｓｓ程度）から放電電位まで放電される（図５（ｈ）参照）。

次に、上記レベルシフタ回路２０及びローカルポンプ回路４０の動作に伴うメモリセルアレイ２の動作について、図６に示すタイミングチャートを参照して説明する。

図６は、メモリセルアレイ２におけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、非選択ワード線ＷＬ、選択ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。

図６のタイミングＴ１において、メモリセルアレイ２に対するデータ書き込みが開始されると、ＷＬドライバ３により書き込み対象のセルトランジスタに接続されたワード線ＷＬ（選択ワード線ＷＬという）が選択される。この選択ワード線ＷＬには、ＣＧドライバ４により電圧Ｖｐａｓｓが印加される。また、書き込み対象ではないセルトランジスタに接続された非選択ワード線ＷＬには、ＣＧドライバ４により電圧Ｖｐａｓｓが印加される。

次に、タイミングＴ２において、選択ワード線ＷＬには、ＣＧドライバ４により書込電圧Ｖｐｇｍが印加される。次に、書き込み対象のセルトランジスタに対するデータ書き込みが終了し、タイミングＴ３に移行する。タイミングＴ３において、書込電圧Ｖｐｇｍの放電が開始される。この時、イコライズドライバ５として、上記レベルシフタ回路２０又はローカルポンプ回路４０を適用した場合は、上記図３又は図５に示した昇圧電位転送動作により上記トランジスタ回路５ａ内の全トランジスタがＯＮされることにより、全ワード線ＷＬはショートされる。

次いで、イコライズドライバ５による放電動作の結果、図６に示すタイミングＴ２において選択ワード線ＷＬに印加されていた書込電圧Ｖｐｇｍは、非選択ワード線ＷＬに印加されている電圧Ｖｐａｓｓと同電位まで放電される（図中のタイミングＴ３）。その結果、図６に示すように、書き込み動作終了直後の選択ワード線ＷＬと隣接する非選択ワード線ＷＬとの間の電位差が減少し、選択ワード線ＷＬに隣接する非選択ワード線ＷＬにおけるカップリングノイズの発生を消すことができる。また、選択ワード線ＷＬに隣接するソース側選択ゲート線ＳＧＳ又はドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を小さくできる。

次に、書込電圧Ｖｐｇｍの放電動作に際して、イコライズドライバ５として上記レベルシフタ回路２０を適用した場合の動作について、図７に示すタイミングチャートを参照して説明する。図７は、メモリセルアレイ２におけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、選択ブロック内の全ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。

図７において、上記レベルシフタ回路２０又はローカルポンプ回路４０のショート動作により、選択ブロック内の全ワード線ＷＬが同電位（電圧Ｖｐａｓｓ程度）に平均化された後、全ワード線ＷＬにおいて放電動作が開始される。図中のＥＱＵＡＬＩＺＥ信号は、その電位がＶｅｑ（Ｖｐａｓｓ＋Ｖｔｈ程度）である場合を示している。また、図中の場合は、選択ブロック内の全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄまで放電させる例を示す。

イコライズドライバ５内のトランジスタ回路５ａのショート動作後に全ワード線ＷＬの放電動作が開始される。この放電動作により、全ワード線ＷＬの電位はＶｐａｓｓからＶｄｄまで放電される。この放電動作により、選択ブロック内のソース側選択ゲート線ＳＧＳ又はドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を小さくできる。

なお、ＥＱＵＡＬＩＺＥ信号の放電動作としては、図７に示す実線の場合でも良いし、波線の場合でもよい。

以上のように、本実施形態１に係るＮＡＮＤ型フラッシュメモリ１では、メモリセルアレイ２内の選択されたブロックへのデータ書き込み後に、選択ワード線ＷＬに印加されている書込電圧Ｖｐｇ及び非選択ワード線ＷＬに印加されている電圧Ｖｐａｓｓを、同電位にするショート動作を行うイコライズドライバ５（トランジスタ回路５ａ及びレベルシフタ回路２０又はローカルポンプ回路４０を適用）を設けた。このイコライズドライバ５により、選択ワード線ＷＬの書込電圧Ｖｐｇｍの放電に伴って隣接する非選択ワード線ＷＬにおけるカップリングノイズの発生を消すとともに、隣接するソース側選択ゲート線ＳＧＳ又はドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を小さくするようにした。

したがって、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに接続されるＷＬドライバ３内のＮＭＯＳ転送トランジスタが誤動作を起こす可能性を低減できる。その結果、ＮＡＮＤ型フラッシュメモリの信頼性を向上できる。

（実施形態２）
本実施形態２では、上記実施形態１に示したイコライズドライバ５によりデータ書き込み後の全ワード線ＷＬをショートさせて同電位に平均化した後、選択ブロック内の全てのワード線ＷＬの電位をＶｄｄまで一定電流でゆっくり放電させる場合について説明する。

図８は、全てのワード線ＷＬの電位をＶｄｄまで一定電流でゆっくり放電させる放電回路の一例を示す図である。

図８において、ＮＡＮＤ型フラッシュメモリ６０は、ワード線ＷＬ毎に接続された複数のＮＭＯＳ転送トランジスタＴ１〜Ｔｎと、ワード線ＷＬ毎に接続された複数のＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎと、を有する。複数のＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎは、放電回路６１を構成する。複数のワード線ＷＬは、図示しないＷＬドライバ（図中の上方）に接続されるとともに、図示しないＣＧドライバ（図中の下方）に接続される。なお、ＮＭＯＳ転送トランジスタＴ１〜Ｔｎは、上記イコライズドライバ５に内蔵されるトランジスタ回路５ａである。

ＮＭＯＳ転送トランジスタＴ１〜Ｔｎは、制御ゲート線ＣＧ１〜ＣＧｎの本数と同数で構成され、各ゲート端子が上記イコライズドライバ５に内蔵された昇圧電位転送回路５ｂのＥＱＵＡＬＩＺＥ信号出力端子に共通接続され、各ソース端子が各制御ゲート線ＣＧ１〜ＣＧｎに接続され、各ドレイン端子が電源ライン（図示せず）に共通接続される。ＮＭＯＳ転送トランジスタＴ１〜Ｔｎは、ゲート端子に入力されるＥＱＵＡＬＩＺＥ信号の電位に応じてＯＮし、全ワード線ＷＬをショートさせる。

放電回路６１のＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎは、ワード線ＷＬの本数と同数で構成され、各ゲート端子が図示しない外部のコントローラの各放電制御信号ラインに接続され、各ドレイン端子が接地電位に接続され、各ソース端子が各ワード線ＷＬに接続される。ＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎは、各ゲート端子に入力される放電制御信号に応じて各々動作し、各ワード線ＷＬの放電動作を個別に制御することが可能ある。

次に、全てのワード線ＷＬの電位をＶｄｄまで一定電流でゆっくり放電させる放電回路の他の例を図９に示す。

図９において、ＮＡＮＤ型フラッシュメモリ７０は、ワード線ＷＬ毎に接続された複数のＮＭＯＳ転送トランジスタＴ１〜Ｔｎと、ＮＭＯＳ転送トランジスタＴ１〜Ｔｎの共通接続されたドレイン端子にドレイン端子が接続されたＮＭＯＳ放電トランジスタＨＴと、を有する。ＮＭＯＳ放電トランジスタＨＴは、放電回路７１を構成する。複数のワード線ＷＬは、図示しないＷＬドライバ（図中の上方）に接続されるとともに、図示しないＣＧドライバ（図中の下方）に接続される。なお、ＮＭＯＳ転送トランジスタＴ１〜Ｔｎの共通接続されたドレイン端子は、電源ライン（図示せず）に接続される。なお、図中のＮＭＯＳ転送トランジスタＴ１〜Ｔｎは、上記イコライズドライバ５に内蔵されるトランジスタ回路５ａである。ＮＭＯＳ転送トランジスタＴ１〜Ｔｎは、制御ゲート線ＣＧ１〜ＣＧｎの本数と同数で構成される。ＮＭＯＳ転送トランジスタＴ１〜Ｔｎの動作は、図８と同様である。

放電回路７１のＮＭＯＳ放電トランジスタＨＴは、ゲート端子が図示しない外部のコントローラの放電制御信号ラインに接続され、ソース端子が接地電位に接続される。ＮＭＯＳ放電トランジスタＨＴは、ゲート端子に入力される放電制御信号に応じて動作し、全ワード線ＷＬの放電動作を同時に制御することが可能ある。

次に、書込電圧Ｖｐｇｍの放電動作に際して、上記イコライズドライバ５と、上記図８の放電回路６１又は図９の放電回路７１を適用した場合の動作について、図１０に示すタイミングチャートを参照して説明する。図１０は、メモリセルアレイ２におけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、選択ブロック内の全ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。

図１０において、上記イコライズドライバ５に内蔵されたレベルシフタ回路２０又はローカルポンプ回路４０、及びトランジスタ回路５ａのショート動作により、選択ブロック内の全ワード線ＷＬが同電位（電圧Ｖｐａｓｓ程度）に平均化された後、その放電動作が図８の放電回路６１又は図９の放電回路７１により開始される。図中のＥＱＵＡＬＩＺＥ信号は、その電位がＶｅｑ（Ｖｐａｓｓ＋Ｖｔｈ程度）である場合を示している。また、図中の場合は、選択ブロック内の全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄまで放電させる例を示す。

次いで、図８の放電回路６１を適用した場合は、転送トランジスタＴ１〜ＴｎにＥＱＵＡＬＩＺＥ信号を印加した状態で、各制御ゲート線ＣＧ１〜ＣＧｎに接続されたＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎを放電制御信号によりＯＮさせて、全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄまでゆっくり放電させる。この場合、ＥＱＵＡＬＩＺＥ信号を解除した後、ＮＭＯＳ放電トランジスタＨＴ１〜ＨＴｎにより電圧ＶｐａｓｓをＶｄｄまで放電させてもよい。

また、図９の放電回路７１を適用した場合は、転送トランジスタＴ１〜ＴｎにＥＱＵＡＬＩＺＥ信号を印加した状態で、ＮＭＯＳ放電トランジスタＨＴを放電制御信号によりＯＮさせて、全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄまでゆっくり放電させる。

なお、ＥＱＵＡＬＩＺＥ信号の放電動作としては、図７に示す実線の場合でも良いし、波線の場合でもよい。

以上のように、本実施形態２では、イコライズドライバ５のショート動作により全ワード線ＷＬを同電位（電圧Ｖｐａｓｓ程度）に平均化した後、図８の放電回路６１又は図９の放電回路７１により全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄまでゆっくり放電させるようにした。この放電動作により、選択ワード線ＷＬに隣接する非選択ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を更に小さくできる。したがって、選択ワード線ＷＬに隣接する非選択ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに接続されるＷＬドライバ３内のＮＭＯＳ転送トランジスタが誤動作を起こす可能性を低減できる。その結果、ＮＡＮＤ型フラッシュメモリの信頼性を更に向上できる。

（実施形態３）
本実施形態３では、上記実施形態１に示したイコライズドライバ５によりデータ書き込み後の全ワード線ＷＬをショート動作で同電位にした後、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ以外の他のワード線ＷＬをＶｄｄまで放電させるとともに、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬをＶｄｄまでゆっくり放電させる場合について説明する。なお、本実施形態３では、上記実施形態１の図２に示したレベルシフタ回路２０又は図４のローカルポンプ回路４０と、上記実施形態２の図８に示した放電回路６１を適用するため、各回路の図示及び構成説明は省略する。

次に、書込電圧Ｖｐｇｍの放電動作に際して、上記イコライズドライバ５と、上記図８に示した放電回路６１を適用した場合の動作について、図１１に示すタイミングチャートを参照して説明する。

図１１は、メモリセルアレイ２におけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ、他の全てのワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。

図１１において、上記イコライズドライバ５に内蔵された昇圧電位転送回路５ｂ（レベルシフタ回路２０又はローカルポンプ回路４０）及びトランジスタ回路５ａのショート動作により、選択ブロック内の全ワード線ＷＬが同電位（電圧Ｖｐａｓｓ程度）に平均化された後、図８に示した放電回路６１による放電動作が開始される。この場合、電圧ＶｐａｓｓをＶｄｄまで放電させる例を示す。

次いで、転送トランジスタＴ１〜ＴｎにＥＱＵＡＬＩＺＥ信号を印加した状態で、図８の放電回路６１において、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ以外の他のワード線ＷＬに対応する制御ゲート線ＣＧに接続された各ＮＭＯＳ放電トランジスタＨＴを放電制御信号によりＯＮさせて、他のワード線ＷＬの電圧ＶｐａｓｓをＶｄｄに一定電流でゆっくり放電させる。

次いで、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬに対応する制御ゲート線ＣＧに接続されたＮＭＯＳ放電トランジスタＨＴを放電制御信号によりＯＮさせて、隣接ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄに一定電流でゆっくり放電させる。

なお、上記他のワード線ＷＬの放電動作と上記隣接ワード線ＷＬの放電動作の順番は、逆順にしてもよいし、同時でもよい。

以上のように、本実施形態３では、イコライズドライバ５に内蔵されたトランジスタ回路５ａ及びレベルシフタ回路２０又はローカルポンプ回路４０により全ワード線ＷＬをショートして、全ワード線ＷＬを同電位（電圧Ｖｐａｓｓ）に平均化した後、図８の放電回路６１によりソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ以外の他のワード線ＷＬをＶｄｄまで放電させるとともに、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬをＶｄｄまでゆっくり放電させるようにした。この放電動作により、選択ワード線ＷＬに隣接するソース側選択ゲート線ＳＧＳにおけるカップリングノイズの発生を更に小さくできる。したがって、選択ワード線ＷＬに隣接するソース側選択ゲート線ＳＧＳに接続されるＷＬドライバ３内のＮＭＯＳ転送トランジスタが誤動作を起こす可能性を更に低減できる。その結果、ＮＡＮＤ型フラッシュメモリの信頼性を更に向上できる。

（実施形態４）
本実施形態４では、上記実施形態１に示したイコライズドライバ５のショート動作によりデータ書き込み後の全ワード線ＷＬを同電位に平均化した後、全ワード線ＷＬの電位をＶｄｄまでゆっくり放電させる場合について説明する。なお、本実施形態４では、上記実施形態１の図２に示したレベルシフタ回路２０又は図４のローカルポンプ回路４０と、上記実施形態２の図８に示した放電回路６１を適用するため、各回路の図示及び構成説明は省略する。

次に、書込電圧Ｖｐｇｍの放電動作に際して、上記イコライズドライバ５と、上記図８に示した放電回路６１を適用した場合の動作について、図１２に示すタイミングチャートを参照して説明する。

図１２は、メモリセルアレイ２におけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに隣接するワード線ＷＬ、他の全てのワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。

図１１において、上記イコライズドライバ５に内蔵された昇圧電位転送回路５ｂ（レベルシフタ回路２０又はローカルポンプ回路４０）及びトランジスタ回路５ａのショート動作により、選択ブロック内の全ワード線ＷＬが同電位（電圧Ｖｐａｓｓ程度）に平均化された後、図８に示した放電回路６１による放電動作が開始される。この場合、電圧ＶｐａｓｓをＶｄｄまで放電させる例を示す。

次いで、転送トランジスタＴ１〜ＴｎにＥＱＵＡＬＩＺＥ信号を印加した状態で、図８の放電回路６１において、全ワード線ＷＬに対応する全制御ゲート線ＣＧに接続された全ＮＭＯＳ放電トランジスタＨＴを放電制御信号によりＯＮさせて、全ワード線ＷＬの電圧ＶｐａｓｓをＶｄｄに一定電流でゆっくり放電させる。

以上のように、本実施形態４では、イコライズドライバ５に内蔵されたトランジスタ回路５ａ及びレベルシフタ回路２０又はローカルポンプ回路４０により全ワード線ＷＬをショートして同電位（電圧Ｖｐａｓｓ）に平均化した後、図８の放電回路６１により全ワード線ＷＬをＶｄｄまでゆっくり放電させるようにした。この放電動作により、選択ワード線ＷＬに隣接するソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を更に小さくできる。したがって、選択ワード線ＷＬに隣接するソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに接続されるＷＬドライバ３内のＮＭＯＳ転送トランジスタが誤動作を起こす可能性を更に低減できる。その結果、ＮＡＮＤ型フラッシュメモリの信頼性を更に向上できる。

（実施形態５）
本実施形態５では、上記実施形態２〜４において、ワード線ＷＬの電位をゆっくり放電させる放電制御回路の例について説明する。なお、本実施形態５では、上記実施形態１の図２に示したレベルシフタ回路２０又は図４のローカルポンプ回路４０と、上記実施形態２の図８の放電回路６１又は図９の放電回路７１を適用するため、各回路の図示及び構成説明は省略する。

図１３は、本実施形態５に係る放電制御回路８０の構成を示す図である。図１３において、放電制御回路８０は、ＰＭＯＳ制御トランジスタＣＴと、抵抗Ｒと、ＮＭＯＳトランジスタと、を有する。

ＰＭＯＳ制御トランジスタＣＴは、ゲート端子が外部のコントローラ（図示せず）のＥＮＡＢＬＥ信号ラインに接続され、ドレイン端子が電源Ｖｄｄに接続され、ソース端子が抵抗Ｒに接続される。ＰＭＯＳ制御トランジスタＣＴは、ＥＮＡＢＬＥ信号が“Ｈｉ”の時にＯＮして、電源Ｖｄｄを抵抗Ｒに伝達する。

ＮＭＯＳトランジスタは、ゲート端子とドレイン端子が接続され、ドレイン端子が抵抗Ｒに接続され、ソース端子が接地電位に接続される。ＮＭＯＳトランジスタは、内部抵抗ｒにより抵抗Ｒとともに電源Ｖｄｄを分圧し、その分圧電圧を放電制御信号として放電トランジスタＨＴのゲート端子に出力する。

放電トランジスタＨＴは、放電制御回路８０からゲート端子に入力される放電制御信号によりＯＮし、ソース端子と制御ゲート線ＣＧが接続されるノードに一定の電流Ｉを出力する。このノードにおける電流Ｉと電圧Ｖの関係を図１４に示す。

図８に示した放電回路６１に対して放電制御回路８０を適用する場合は、各放電トランジスタＨＴ１〜ＨＴｎのゲート端子毎に放電制御回路８０を接続する。また、図９に示した放電回路７１に対して放電制御回路８０を適用する場合は、放電トランジスタＨＴのゲート端子に放電制御回路８０を接続する。

放電制御回路８０を図８の放電回路６１又は図９の放電回路７１に適用することにより、各ワード線ＷＬの電圧Ｖｐａｓｓを電圧ｖｄｄまで放電させる際に、一定電流Ｉでゆっくりと放電させることが可能になる。したがって、選択ワード線ＷＬに隣接する非選択ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤにおけるカップリングノイズの発生を更に小さくできる。したがって、選択ワード線ＷＬに隣接する非選択ワード線ＷＬ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに接続されるＷＬドライバ３内のＮＭＯＳ転送トランジスタが誤動作を起こす可能性を更に低減できる。その結果、ＮＡＮＤ型フラッシュメモリの信頼性を更に向上できる。

なお、上記放電制御回路８０の機能は、ＣＧドライバ４に内蔵させるようにしてもよい。

本発明の実施形態１に係るＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 本発明の実施形態１に係るレベルシフタ回路の構成例を示す図である。 本発明の実施形態１に係るレベルシフタ回路における（ａ）はＥＮＡＢＬＥ信号の動作、（ｂ）はＥＮＡＢＬＥ＿ＤＬＹ信号の動作、（ｃ）は高耐圧ＰＭＯＳトランジスタの動作、（ｄ）は高耐圧デプレッション型ＰＭＯＳトランジスタの動作、（ｅ）はＥＱＵＡＬＩＺＥ信号の動作、をそれぞれ示すタイミングチャートである。 本発明の実施形態１に係るローカルポンプ回路の構成例を示す図である。 本発明の実施形態１に係るローカルポンプ回路における（ａ）はソース側選択ゲート線ＳＧＳの動作、（ｂ）はドレイン側選択ゲート線ＳＧＤの動作、（ｃ）は非選択ワード線ＷＬの動作、（ｄ）は選択ワード線ＷＬの動作、（ｅ）はＥＱＵＡＬＩＺＥ信号の動作、をそれぞれ示すタイミングチャートである。 本発明の実施形態１に係るメモリセルアレイにおけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、は非選択ワード線ＷＬ、選択ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。 本発明の実施形態１に係るメモリセルアレイにおけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、選択ブロック内の全ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。 本発明の実施形態２に係る全てのワード線ＷＬの電位を一定電流でゆっくり放電させる放電回路の一例を示す図である。 本発明の実施形態２に係る全てのワード線ＷＬの電位を一定電流でゆっくり放電させる放電回路の他の例を示す図である。 本発明の実施形態２に係るメモリセルアレイにおけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、選択ブロック内の全ワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。 本発明の実施形態３に係るメモリセルアレイにおけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳに隣接するワード線ＷＬ、他の全てのワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。 本発明の実施形態４に係るメモリセルアレイにおけるソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに隣接するワード線ＷＬ、他の全てのワード線ＷＬ、及びＥＱＵＡＬＩＺＥ信号の各動作を示すタイミングチャートである。 本発明の実施形態５に係る放電制御回路の構成を示す図である。 本発明の実施形態５に係る放電制御回路の動作を示す図である。 ＮＡＮＤ型フラッシュメモリに用いるＮＭＯＳ転送トランジスタの断面を示した図である。 ＮＡＮＤ型フラッシュメモリに用いるワード線ドライバの回路構成を示した図である。 （ａ）はドレイン側選択ゲート線ＳＧＤに印加される電圧Ｖｓｇ、（ｂ）〜（ｆ）は制御ゲート線ＣＧ＿Ｎ＋２〜ＣＧ＿Ｎ−２，ＣＧ＿ｓｅｌｅｃｔｅｄに印加される電圧Ｖｐａｓｓ，Ｖｐｇｍ、（ｇ）はソース側選択ゲート線ＳＧＳの状態、をそれぞれ示すタイミングチャートである。 隣接ソース側選択ゲート線ＳＧＳ、隣接ドレイン側選択ゲート線ＳＧＤ、隣接非選択ワード線ＷＬ及び選択ワード線ＷＬの各動作を示すタイミングチャートである。

符号の説明

１、６０、７０ ＮＡＮＤ型フラッシュメモリ
２ メモリセルアレイ
３ ＷＬドライバ
４ ＣＧドライバ
５ イコライズドライバ
２０ レベルシフタ回路
２１、２２、２５〜２７、２９、４４、４５、５０ インバータ
２３ デプレッション型ＮＭＯＳトランジスタ
２４、３１ 高耐圧デプレッション型ＮＭＯＳトランジスタ
２８、４１ ＡＮＤ回路
３０ 高耐圧デプレッション型ＰＭＯＳトランジスタ
４０ ローカルポンプ回路
４２、４６、４８ コンデンサ
４３、４７、４９、５２ 高耐圧ＰＭＯＳトランジスタ
５１、５３、５４、５５ 高耐圧ＮＭＯＳトランジスタ
５６ 昇圧回路
６１、７１ 放電回路
８０ 放電制御回路
Ｔ１〜Ｔｎ ＮＭＯＳ転送トランジスタ
ＴＨ１〜ＴＨｎ、ＴＨ ＮＭＯＳ放電トランジスタ

Claims (5)

1. 直列に接続した複数のメモリセルと、該複数のメモリセルの各々に接続した複数のワード線と、前記複数のメモリセルの両端部に接続したソース側選択ゲート及びドレイン側選択ゲートと、を有するメモリセルアレイと、
   前記メモリセルへのデータ書き込み時に該書き込み対象メモリセルに接続された前記ワード線を選択するワード線選択部と、
   前記データ書き込み終了後に、前記複数のワード線を同電位にするイコライズ部と、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記イコライズ部は、
   前記データ書き込み終了後に、前記複数のワード線を短絡して、前記複数のワード線を同電位にする短絡回路と、を有すること、
   前記短絡回路の短絡動作を制御する制御信号を発生する制御信号発生回路と、を有すること、
   を特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記イコライズ部により前記複数のワード線が同電位にされた後、前記複数のワード線の電位をゆっくり放電する放電回路を有すること、
   を特徴とする請求項１記載の不揮発性半導体記憶装置。
4. 前記放電回路は、前記イコライズ部により前記複数のワード線が同電位にされた後、前記ソース側選択ゲート又は前記ドレイン側選択ゲートに隣接するメモリセルに接続されたワード線の電位をゆっくり放電すること、
   を特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記放電回路による放電時の放電電流を制御する放電制御回路を有すること、
   を特徴とする請求項３又は４記載の不揮発性半導体記憶装置。

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