JP2001313560A - ２電源保護回路 - Google Patents

２電源保護回路

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JP2001313560A JP2001090737A JP2001090737A JP2001313560A JP 2001313560 A JP2001313560 A JP 2001313560A JP 2001090737 A JP2001090737 A JP 2001090737A JP 2001090737 A JP2001090737 A JP 2001090737A JP 2001313560 A JP2001313560 A JP 2001313560A
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Abstract

(57)【要約】 【課題】 ２電源ＣＭＯＳ集積回路における一方電源の
ロスによって引き起こされる不確定論理レベルの問題を
解決する。 【解決手段】 保護回路２００でコア電圧ＶＤＤの状態
を検出し、コア電圧ＶＤＤがオフであると検出された時
（ＴＮ４、ＴＮ５オン）出力ドライバ１００をディスエ
ーブルする。ディスエーブルされたドライバは高インピ
ーダンス状態にされ、これによって損傷の可能性をなく
し、かつ電源シーケンシングの必要性をなくす。本発明
は通常動作中の集積回路のコア電圧、ＶＤＤ、電源の突
然のロスに対する保護も行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に集積回路の分
野に関する。詳細には、本発明は集積回路用の電源およ
びスプリット・レールまたは二重電源を利用する相補性
金属酸化物半導体(ＣＭＯＳ)集積回路に安定した電源を
与える改善された簡単な方法に関する。
【０００２】
【従来の技術】集積回路の分野はテクノロジの急速に発
展する分野である。集積回路はますます小さくなってお
り、デバイス速度と回路密度の両方を増やすという付加
要件がある。半導体基板内およびその上に構築された微
細デバイスは極めて密接して配置されており、集積回路
の密度、すなわち、単位表面積当たりの集積回路数は大
幅に増えつづけている。最高の集積回路密度は電界効果
トランジスタ(ＦＥＴ)を使用して達成される。ＦＥＴは
高い論理信号電圧がゲートに印加された時に、電流がソ
ースからドレンに流れるように配置されたソース、ゲー
ト、およびドレンを有するデバイスである。同様に、Ｆ
ＥＴは低い論理信号がゲートに印加された時に、ソース
とドレンの間で電流を流さない。
【０００３】集積回路の密度が増えると、基板の上の集
積回路によって散逸される電力量が比例して増加する。
電力散逸量は１つの関心事であるが、それは、複雑なヒ
ート・シンクと回路パッケージがチップ温度が定格温度
限度以上に上がらないようにするため必要になるからで
ある。さらに、集積回路を含む多くのデバイスは通常内
臓電力で動作する。一例はバッテリ電力で動作するポー
タブル・コンピュータである。電力散逸が増加すると、
バッテリ寿命が減少し、電子デバイスの動作寿命が短く
なる。したがって、所定の集積回路の密度に対する電力
消費を減らすことが集積回路の設計にとって重要であ
る。
【０００４】この電力消費を減らす１つの方法は、回路
が動作する電圧を下げることである。しかし、動作可能
電圧レベルを下げると、幾つかの集積回路が所定の特定
電圧レベルで動作するよう設計されているため適合性の
問題を生じる。たとえば、幾つかの回路は低い電圧回路
とインタフェースし、かつ同一の回路が電子機械デバイ
スを動作させるため高い電圧レベルで動作することが必
要になる場合がある。また、動作電圧が変更できない多
くの既存の集積回路があるが、新しい低電圧の回路はこ
れらと相互作用しなければならない。したがって、集積
回路の電圧を低減して、消費電力を少なくし、かつ異な
る既存のハードウェアとの相互作用を依然可能とするた
めに、何らかの形態のインタフェース回路が必要であ
る。
【０００５】一般に、関連技術は低電圧レベルから高電
圧論理レベルへ、およびその逆に変換するための各種イ
ンタフェース回路を与えていた。これは集積回路に実施
された論理電圧レベルが一般に減少したからである。
【０００６】多くの相補性金属酸化物半導体(ＣＭＯＳ)
集積回路は、チップ当たり２つ以上の電源を必要として
いる。このような設計は「スプリット・レール設計（sp
litrail design）」として当技術で知られている。たと
えば、スプリット・レール設計は、内部またはコア・チ
ップ電圧ＶＤＤが入力／出力(Ｉ／Ｏ)インタフェース電
圧または出力ドライバ電圧ＱＶＤＤ以外の電圧レベルで
動作する時に利用される。集積回路のコア電圧ＶＤＤ
は、集積回路テクノロジまたはチップの電力散逸要件お
よびドライバ出力電圧ＱＶＤＤによって制限される。
【０００７】スプリット・レール設計は、集積回路設計
者とシステム設計者の両者が対象としなければならない
多くの課題を作り出す。通常のスプリット・レール集積
回路が適切に動作するためには、両方の電源が駆動状態
でなければならない。一方の電源がオフであり、かつ他
方がオンの時に、多くの問題が起こる可能性がある。２
つの電源が駆動されたり、駆動されなくなる順序がクリ
ティカルになる時にも、問題が起こる可能性がある。
【０００８】このような問題の一例は集積回路のコア電
圧ＶＤＤがオフ状態であり、出力ドライバが出力ドライ
バ電圧ＱＶＤＤによって駆動される時に起こる。この状
況において、出力ドライバは、集積回路のコア電圧ＶＤ
Ｄから得られる集積回路コアからの制御信号を全て失
う。ドライバへの制御信号がないと、ドライバの出力段
は同時に上下両方へ出力パッドを引張ることを試みる。
このシナリオは出力ドライバ電圧ＱＶＤＤから大地への
高いクロスオーバ電流効果を特徴としており、これはチ
ップ全体に亘るドライバの何百倍も倍化され、これによ
って恒久的な機器の損傷を生じる。
【０００９】
【発明が解決しようとする課題】本発明は、コア電圧の
状態を検出すること、および、コア電圧がオフであるこ
とが検出された時に出力ドライバをディスエーブルする
ことによって、関連技術のこれらの問題を解決する。デ
ィスエーブルされたドライバは高インピーダンス状態に
され、これによって損傷の可能性をなくし、電源シーケ
ンシング（powersupply sequencing）の要件に対する必
要性をなくする。開示された発明は、通常動作中の、集
積回路のコア電圧電源ＶＤＤの突然のロスに対しても保
護する。
【００１０】
【課題を解決するための手段】したがって、本発明の利
点は、第１電圧接点と大地接点に接続された第１複数回
路と、第２電圧接点と前記大地接点に接続された第２複
数回路と、前記第１電圧接点と前記第２電圧接点に接続
され、かつ出力ノードを有するディスエーブル回路とを
含み、前記ディスエーブル回路は、第２電圧源が前記第
２電圧接点に接続され、かつ電圧源が前記第１電圧接点
に接続されていない時にのみ、前記出力ノードを前記大
地接点にすることによって動作するようになされてお
り、前記第２複数回路の少なくとも１つは前記ディスエ
ーブル回路の前記出力ノードに接続されており、前記第
２複数回路の前記少なくとも１つは、前記出力ノードが
前記大地接点にされた時に高インピーダンス状態に入る
ようになされている半導体チップを提供することであ
る。
【００１１】本発明の他の態様は、半導体チップにおけ
る回路を保護する方法であって、第１電圧接点と大地接
点に接続された第１複数回路を提供するステップと、第
２電圧接点と前記大地接点に接続された第２複数回路を
提供するステップと、前記第１電圧接点と前記第２電圧
接点に接続され、かつ出力ノードを有するディスエーブ
ル回路を提供するステップとを含み、前記ディスエーブ
ル回路は、第２電圧源が前記第２電圧接点に接続され、
かつ電圧源が前記第１電圧接点に接続されていない時に
のみ、前記出力ノードを前記大地接点にして動作するよ
うになされており、さらに、前記第２複数回路の少なく
とも１つを前記ディスエーブル回路の前記出力ノードに
接続するステップを含む、半導体チップにおける回路を
保護する方法を提供する。
【００１２】
【発明の実施の形態】図面を参照すると、図１は前述し
た関連技術の問題の例を示している。図１に示すドライ
バ回路１００は典型的な２電源レベル・シフトＣＭＯＳ
出力ドライバ回路を示している。ドライバ回路１００は
入力段１１０、プリドライブ（pre-drive）段１２０、
および出力段１３０を含む。内部集積回路のコア電圧Ｖ
ＤＤは公称約２．５ボルトであり、出力ドライバ電圧Ｑ
ＶＤＤは公称約３．３ボルトである。データ（ＤＡＴ
Ａ）という名称の第１入力はドライバ入力であり、エネ
ーブル（ＥＮＡＢＬＥ）という名称の第２入力は、出力
段１３０を高インピーダンス状態に切り換えるのに使用
される。通常の動作において、集積回路からの２．５ボ
ルト論理データがドライバ回路１００のＤＡＴＡおよび
ＥＮＡＢＬＥ入力に現れる。バッファＢ１およびＢ２は
バッファＢ３およびＢ４それぞれにデータを渡し、これ
らは２．５ボルト論理を３．３ボルト論理に変換または
レベル・シフトする。この時点から、残りの回路は、プ
リドライブ段１２０と出力段１３０からなる典型的な
３．３ボルト・ドライバである。プリドライブ段１２０
はドライブ出力電流の変化速度(ｄｉ／ｄｔ)を制御する
のに使用されるＮＡＮＤ／ＮＯＲプリドライブである。
【００１３】動作時に、３．３ボルト電源ＱＶＤＤが
２．５ボルト電源ＶＤＤよりも前に駆動された時、ある
いは他の通常動作中に２．５ボルト電源ＶＤＤの突然の
ロスが起こった時、ドライバ回路１００に対する入力Ｄ
ＡＴＡ、ＥＮＡＢＬＥにおける論理レベルは不確定にな
る。ドライバ回路１００の出力デバイス、トランジスタ
Ｔ９およびトランジスタＴ１０が３．３ボルト電源によ
って駆動されるため、ドライバ回路１００はトランジス
タＴ９およびトランジスタＴ１０を通して３．３ボルト
から大地へ電流を供給できる。
【００１４】本発明によると、ドライバ回路１００に対
する入力(ＤＡＴＡ、ＥＮＡＢＬＥ)が不確定になるのを
阻止する新規方法は、２．５ボルト電源のロスを検出
し、ノードＮ１およびＮ５における論理ゼロを強制する
ことを含む。ノードＮ１およびＮ５における論理ゼロは
バッファＢ３およびＢ４それぞれの有効入力であり、バ
ッファＢ３およびＢ４は、それがまだ活動している間に
３．３ボルト電源によって駆動される。バッファＢ３お
よびＢ４の出力も論理ゼロ、または大地電位であり、こ
れはＮＡＮＤ／ＮＯＲプリドライブ段１２０に渡され
る。トランジスタＴ１、Ｔ２、Ｔ３、およびＴ４は、出
力ｐチャネル電界効果トランジスタ(ＰＦＥＴ)Ｔ９を制
御するプリドライブ段１２０のＮＡＮＤゲート１４０を
形成する。トランジスタＴ１およびトランジスタＴ４の
ゲートにおけるゼロ論理レベルは、トランジスタＴ２お
よびトランジスタＴ３のゲートにおける不確定電圧に関
係なく、ＮＡＮＤゲート１４０の出力をトランジスタＴ
９のゲートにおける３．３ボルトにする。トランジスタ
Ｔ９のゲートでの３．３ボルト・レベルによって、出力
ＰＦＥＴトランジスタＴ９をシャット・オフし、したが
ってこのデバイスを通るあらゆる電流を阻止する。
【００１５】バッファＢ３およびＢ４の出力における強
制的にゼロにされた論理レベルも、インバータＩ１を通
して、トランジスタＴ５、Ｔ６、Ｔ７、およびＴ８を含
んでいる、プリドライブ１２０のＮＯＲゲート１５０に
供給される。インバータＩ１が３．３ボルト電源によっ
て駆動されるため、これは３．３ボルト(高)論理レベル
をトランジスタＴ５およびＴ８のゲートにする。これは
次いでトランジスタＴ６およびトランジスタＴ７のゲー
トにおける不確定電圧に関係なく、ＮＯＲゲート１５０
の出力を大地電位にする。トランジスタＴ１０のゲート
は大地電位であり、これはトランジスタＴ１０をオフに
し、あらゆる電流がこのデバイスを通って流れるのを阻
止する。トランジスタＴ９およびＴ１０の両方がオフに
されるため、ドライバ回路１００は真の高インピーダン
ス状態であり、３．３ボルト電源ＱＶＤＤから大地へ
の、または信号接続パッド(ＰＡＤ)１６０から大地へ
の、または３．３ボルト電源ＱＶＤＤからＰＡＤ１６０
へのあらゆるクロスオーバ電流を阻止する。
【００１６】図２は、２．５ボルト電源ＶＤＤのロスを
検出し、ノードＮ１およびＮ５を論理ゼロまたは大地電
位にする、本発明のＶＤＤのロスに対するＩ／Ｏ保護回
路２００を示す。図２の保護回路２００は次のように動
作する。トランジスタＴＮ１およびＴＮ２は２個のダイ
オード接続ｎチャネルＦＥＴ(ＮＦＥＴ)である。トラン
ジスタＴＮ１およびＴＮ２の機能は、ノードＮ３におけ
る最大電圧をＱＶＤＤからＶＤＤ以下の電圧レベルに下
げることである。これは、トランジスタＴＰ１のゲート
がＶＤＤに保持されている時に、ＴＰ１がオフになるの
を確実にする。トランジスタＴＰ１のＮウェルもノード
Ｎ３につながれている。
【００１７】通常の機能モードにおいて、ＶＤＤが駆動
される。この場合、トランジスタＴＰ１およびＴＮ３は
インバータを形成し、その入力またはゲートはＶＤＤに
つながれている。ＶＤＤが駆動された時、インバータへ
の入力は高くなり、これはトランジスタＴＰ１をオフ
に、トランジスタＴＮ３をオンにする。トランジスタＴ
Ｎ３はトランジスタＴＮ４およびＴＮ５のゲートを引き
下げ、これによってＴＮ４およびＴＮ５をシャット・オ
フする。ＴＮ４およびＴＮ５がオフだと、ノードＮ１お
よびＮ５が浮動し、図１に示すドライバ回路１００に影
響を及ぼさない。
【００１８】ＶＤＤ電源が大地まで降下するか、オンに
なり損なう失敗モードにおいて、ＴＰ１およびＴＮ３に
よって形成されるインバータ段２２０に対する入力は大
地にある。これはトランジスタＴＮ３をオフにし、トラ
ンジスタＴＰ１をオンにし、トランジスタＴＮ４および
ＴＮ５のゲートをノードＮ３における電圧レベルに引き
上げる。これはトランジスタＴＮ４およびＴＮ５をオン
にし、ノードＮ１およびＮ５を引き下げ、ドライバ回路
１００を図１のドライバ回路１００の説明で説明されて
いる高インピーダンス状態にする。
【００１９】ノードＮ１を引き下げるトランジスタＴＮ
４の効果が、それ自体で、またはＴＮ５の応用なしで、
ドライバ回路１００を高インピーダンス状態にするのに
十分であることに留意されたい。また、ノードＮ５を引
き下げるトランジスタＴＮ５の効果は、２．５ボルト電
源のロスが検出された時に、バッファＢ４の入力を論理
ゼロの安定状態にすることである。この状態(すなわ
ち、バッファＢ４が論理ゼロの安定状態である)によっ
て、バッファＢ４が浮動するのが阻止される。バッファ
Ｂ４の浮動はバッファＢ４に不必要な電力放散を生じさ
せるものである。
【００２０】この保護回路２００(図２)はノードＮ３が
最低ＶＤＤ電圧レベルより下に維持されるため、放散す
るＤＣ電力はゼロである。ＶＤＤおよびＱＶＤＤの電圧
範囲に応じて、より多くのまたはより少ないダイオード
接続されたＮＦＥＴを利用できる。図２に示した保護回
路２００は、約２．５ボルトの公称ＶＤＤ値と約３．３
ボルトの公称ＱＶＤＤ値に対して本発明の好ましい実施
形態を説明するものである。図２でＴＮ１およびＴＮ２
として本明細書で示されている、ダイオード接続された
ＮＦＥＴの数を追加するか、削減することによってＶＤ
ＤおよびＱＶＤＤの高いまたは低い価を受け入れるよう
な、若干の変更をこの保護回路２００に行うことが可能
である。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２２】（１）第１電圧接点と大地接点に接続され
た第１複数回路と、第２電圧接点と前記大地接点に接続
された第２複数回路と、前記第１電圧接点と前記第２電
圧接点に接続され、出力ノードを有するディスエーブル
回路とを含み、前記ディスエーブル回路は第２電圧源が
前記第２電圧接点に接続され、かつ電圧源が前記第１電
圧接点に接続されていない時にのみ、前記出力ノードを
前記大地接点にすることによって動作するようになされ
ており、前記第２複数回路の少なくとも１つは前記ディ
スエーブル回路の前記出力ノードに接続されており、前
記第２複数回路の前記少なくとも１つは前記出力ノード
が前記大地接点にされた時に高インピーダンス状態に入
るようになされている半導体チップ。 （２）前記第１および第２複数回路が相補性金属酸化物
半導体(ＣＭＯＳ)トランジスタによって実装される上記
（１）に記載の半導体チップ。 （３）前記第１電圧接点が約２．５ボルトの公称電圧で
ある上記（１）に記載の半導体チップ。 （４）前記第２電圧接点が約３．３ボルトの公称電圧で
ある上記（１）に記載の半導体チップ。 （５）低電圧論理レベルを高電圧論理レベルに、および
その逆に変換する半導体インタフェース回路であって、
第１電圧接点と、第２電圧接点と、大地接点と、前記第
１および第２電圧接点における電圧レベルを監視する検
出回路と、出力を有し、第２電圧源が前記第２電圧接点
に接続され、かつ電圧源が前記第１電圧接点に接続され
ていない時にのみ、前記出力ノードを前記大地接点にお
ける大地電位にするようになされているディスエーブル
回路とを含み、前記半導体インタフェース回路は、前記
出力ノードを前記大地接点における前記大地電位にされ
た時に高インピーダンス状態に入るようになされている
半導体インタフェース回路。 （６）第１電圧接点と大地接点に接続された第１複数回
路を提供するステップと、第２電圧接点と前記大地接点
に接続された第２複数回路を提供するステップと、前記
第１電圧接点と前記第２電圧接点に接続され、出力ノー
ドを有するディスエーブル回路を提供するステップであ
って、前記ディスエーブル回路は、第２電圧源が前記第
２電圧接点に接続され、かつ電圧源が前記第１電圧接点
に接続されていない時にのみ、前記出力ノードを前記大
地接点にすることによって動作する回路であるステップ
と、前記第２複数回路の少なくとも１つを前記ディスエ
ーブル回路の前記出力ノードに接続するステップとを含
む、半導体チップの回路を保護する方法。 （７）前記出力ノードが前記大地接点に接続された時に
高インピーダンス状態に入るように前記第２複数回路の
少なくとも１つがなされているステップをさらに含んで
いる上記（６）に記載の方法。 （８）データ入力およびイネーブル入力を有するドライ
バ入力段と、ＮＡＮＤゲートおよびＮＯＲゲートを含む
プリ・ドライバ段を有するディスエーブル段であって、
前記入力段の出力に動作可能に接続されているディスエ
ーブル段と、前記プリドライブ段の出力に動作可能に接
続された出力段と、インバータ段と電圧降下段を有する
検出段であって、前記入力段に動作可能に接続され、前
記インバータ段は前記電圧降下段に動作可能に接続され
ている検出段とを含む２電源入力／出力保護回路。 （９）前記インバータ段が、ｐチャネル・電界効果トラ
ンジスタ(ＰＦＥＴ)である第１トランジスタと、ｎチャ
ネル・電界効果トランジスタ(ＮＦＥＴ)である第２トラ
ンジスタとをさらに含んでいる上記（８）に記載の保護
回路。 （１０）前記電圧降下段が複数のダイオード接続トラン
ジスタを含む上記（８）に記載の保護回路。 （１１）前記電圧降下段が、前記電圧降下段の前記出力
における電圧レベルが前記インバータ段への入力の最低
値以下であるように電圧降下を与える上記（８）に記載
の保護回路。 （１２）前記出力段は高インピーダンス状態に切換え可
能である上記（８）に記載の保護回路。
【図面の簡単な説明】
【図１】関連技術の典型的なレベル・シフトＣＭＯＳ出
力ドライバ回路の概略図である。
【図２】本発明の好ましい実施の形態による、ＶＤＤ電
圧源のロスを検出するための入力／出力(Ｉ／Ｏ)保護回
路の概略図である。
【符号の説明】
１００ ドライバ回路 １１０ 入力段 １２０ プリドライブ段 １３０ 出力段 １４０ ＮＡＮＤゲート １５０ ＮＯＲゲート １６０ 信号接続パッド ２００ Ｉ／Ｏ保護回路 ２２０ インバータ段 Ｂ１ バッファ Ｂ２ バッファ Ｂ３ バッファ Ｂ４ バッファ Ｉ１ インバータ Ｎ１ ノード Ｎ２ ノード Ｎ３ ノード Ｎ４ ノード Ｎ５ ノード Ｔ１ トランジスタ Ｔ２ トランジスタ Ｔ３ トランジスタ Ｔ４ トランジスタ Ｔ５ トランジスタ Ｔ６ トランジスタ Ｔ７ トランジスタ Ｔ８ トランジスタ Ｔ９ ｐチャネル・電界効果トランジスタ Ｔ１０ トランジスタ ＴＮ１ トランジスタ ＴＮ２ トランジスタ ＴＮ３ トランジスタ ＴＮ４ トランジスタ ＴＮ５ トランジスタ ＴＰ１ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンソニー・コリール・ジュニア アメリカ合衆国27613 ノースカロライナ 州ローリー ウッド・バレー・ドライブ 4729 (72)発明者 テリー・シー・コグリン・ジュニア アメリカ合衆国13760 ニューヨーク州エ ンディコット ウォーカー・ロード 750 (72)発明者 デビッド・ダブリュー・スタウト アメリカ合衆国05468 バーモント州ミル トン シェルドン・ロード 39

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】第１電圧接点と大地接点に接続された第１
    複数回路と、 第２電圧接点と前記大地接点に接続された第２複数回路
    と、 前記第１電圧接点と前記第２電圧接点に接続され、出力
    ノードを有するディスエーブル回路とを含み、前記ディ
    スエーブル回路は第２電圧源が前記第２電圧接点に接続
    され、かつ電圧源が前記第１電圧接点に接続されていな
    い時にのみ、前記出力ノードを前記大地接点にすること
    によって動作するようになされており、前記第２複数回
    路の少なくとも１つは前記ディスエーブル回路の前記出
    力ノードに接続されており、前記第２複数回路の前記少
    なくとも１つは前記出力ノードが前記大地接点にされた
    時に高インピーダンス状態に入るようになされている半
    導体チップ。
  2. 【請求項２】前記第１および第２複数回路が相補性金属
    酸化物半導体(ＣＭＯＳ)トランジスタによって実装され
    る請求項１に記載の半導体チップ。
  3. 【請求項３】前記第１電圧接点が約２．５ボルトの公称
    電圧である請求項１に記載の半導体チップ。
  4. 【請求項４】前記第２電圧接点が約３．３ボルトの公称
    電圧である請求項１に記載の半導体チップ。
  5. 【請求項５】低電圧論理レベルを高電圧論理レベルに、
    およびその逆に変換する半導体インタフェース回路であ
    って、 第１電圧接点と、 第２電圧接点と、 大地接点と、 前記第１および第２電圧接点における電圧レベルを監視
    する検出回路と、 出力を有し、第２電圧源が前記第２電圧接点に接続さ
    れ、かつ電圧源が前記第１電圧接点に接続されていない
    時にのみ、前記出力ノードを前記大地接点における大地
    電位にするようになされているディスエーブル回路とを
    含み、 前記半導体インタフェース回路は、前記出力ノードを前
    記大地接点における前記大地電位にされた時に高インピ
    ーダンス状態に入るようになされている半導体インタフ
    ェース回路。
  6. 【請求項６】第１電圧接点と大地接点に接続された第１
    複数回路を提供するステップと、 第２電圧接点と前記大地接点に接続された第２複数回路
    を提供するステップと、 前記第１電圧接点と前記第２電圧接点に接続され、出力
    ノードを有するディスエーブル回路を提供するステップ
    であって、前記ディスエーブル回路は、第２電圧源が前
    記第２電圧接点に接続され、かつ電圧源が前記第１電圧
    接点に接続されていない時にのみ、前記出力ノードを前
    記大地接点にすることによって動作する回路であるステ
    ップと、 前記第２複数回路の少なくとも１つを前記ディスエーブ
    ル回路の前記出力ノードに接続するステップとを含む、
    半導体チップの回路を保護する方法。
  7. 【請求項７】前記出力ノードが前記大地接点に接続され
    た時に高インピーダンス状態に入るように前記第２複数
    回路の少なくとも１つがなされているステップをさらに
    含んでいる請求項６に記載の方法。
  8. 【請求項８】データ入力およびイネーブル入力を有する
    ドライバ入力段と、 ＮＡＮＤゲートおよびＮＯＲゲートを含むプリ・ドライ
    バ段を有するディスエーブル段であって、前記入力段の
    出力に動作可能に接続されているディスエーブル段と、 前記プリドライブ段の出力に動作可能に接続された出力
    段と、 インバータ段と電圧降下段を有する検出段であって、前
    記入力段に動作可能に接続され、前記インバータ段は前
    記電圧降下段に動作可能に接続されている検出段とを含
    む２電源入力／出力保護回路。
  9. 【請求項９】前記インバータ段が、 ｐチャネル・電界効果トランジスタ(ＰＦＥＴ)である第
    １トランジスタと、 ｎチャネル・電界効果トランジスタ(ＮＦＥＴ)である第
    ２トランジスタとをさらに含んでいる請求項８に記載の
    保護回路。
  10. 【請求項１０】前記電圧降下段が複数のダイオード接続
    トランジスタを含む請求項８に記載の保護回路。
  11. 【請求項１１】前記電圧降下段が、前記電圧降下段の前
    記出力における電圧レベルが前記インバータ段への入力
    の最低値以下であるように電圧降下を与える請求項８に
    記載の保護回路。
  12. 【請求項１２】前記出力段は高インピーダンス状態に切
    換え可能である請求項８に記載の保護回路。
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