JP7438995B2

JP7438995B2 - 半導体装置

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Publication number: JP7438995B2
Application number: JP2021002896A
Authority: JP
Inventors: 昌典衣笠; 徹若穂囲
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2020-08-07
Filing date: 2021-01-12
Publication date: 2024-02-27
Anticipated expiration: 2041-01-12
Also published as: JP2022031094A

Description

本発明の実施形態は、半導体装置に関する。

２電源を有する半導体装置が知られている。

特開２００２－２９０２２９号公報

動作信頼性を向上できる半導体装置を提供する。

本実施形態の半導体装置は、第１電圧を印加され、第１入力信号及び第２入力信号を受信可能であり、第１入力信号に基づく第１信号、第２入力信号に基づく第２信号、及び第２信号の論理レベルを反転させた第３信号を生成可能な第１回路と、第１電圧と異なる第２電圧を印加され、第２入力信号を受信可能であり、第２入力信号に基づく第４信号、及び第４信号の論理レベルを反転させた第５信号を生成可能な第２回路と、第２電圧を印加され、第１信号、第２信号、及び第４信号に基づく第１制御信号、並びに第１電圧、第１信号、第３信号、及び第５信号に基づく第２制御信号を生成可能な第３回路と、第２電圧を印加され、第１制御信号及び第２制御信号に基づく出力信号を出力可能な第４回路とを備える。第１電圧及び第２電圧のうちの少なくとも１つが印加されない場合、出力信号はハイインピーダンス状態とされる。第３回路は、ＮＡＮＤ回路と、第１ＮＯＲ回路と、第２ＮＯＲ回路と、第１トランジスタとを備える。ＮＡＮＤ回路の第１入力端子には第２信号が入力される。ＮＡＮＤ回路の第２入力端子には第４信号が入力される。ＮＡＮＤ回路の第３入力端子には第１信号が入力される。ＮＡＮＤ回路の出力端子から第１制御信号が出力される。第１ＮＯＲ回路の一方の入力端子には第５信号が入力される。第１ＮＯＲ回路の他方の入力端子には第１電圧が印加される。第１ＮＯＲ回路の出力端子は第１トランジスタのゲートに接続される。第１トランジスタの一端には第２電圧が印加される。第１トランジスタの他端は第２ＮＯＲ回路の電源端子に接続される。第２ＮＯＲ回路の第１入力端子には第３信号が入力される。第２ＮＯＲ回路の第２入力端子には第５信号が入力される。第２ＮＯＲ回路の第３入力端子には第１信号が入力される。第２ＮＯＲ回路の出力端子から第２制御信号が出力される。

図１は、第１実施形態に係る半導体集積回路のブロック図である。図２は、第１実施形態に係る半導体集積回路に含まれる第１入力回路の回路図である。図３は、第１実施形態に係る半導体集積回路に含まれる第２入力回路の回路図である。図４は、第１実施形態に係る半導体集積回路に含まれる制御回路の回路図である。図５は、第１実施形態に係る半導体集積回路に含まれる出力回路の回路図である。図６は、第１実施形態に係る半導体集積回路の動作時の真理値表である。図７は、第１実施形態に係る半導体集積回路の動作を説明する図である。図８は、第１実施形態に係る半導体集積回路の動作を説明する図である。図９は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１０は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１１は、第１実施形態に係る半導体集積回路の動作時の真理値表である。図１２は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１３は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１４は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１５は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１６は、第１実施形態に係る半導体集積回路の動作時の真理値表である。図１７は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１８は、第１実施形態に係る半導体集積回路の動作を説明する図である。図１９は、第１実施形態に係る半導体集積回路の動作を説明する図である。図２０は、第１実施形態に係る半導体集積回路の動作を説明する図である。図２１は、第２実施形態に係る半導体集積回路の回路図である。図２２は、第２実施形態に係る半導体集積回路の動作時の真理値表である。図２３は、第２実施形態に係る半導体集積回路の動作時の真理値表である。図２４は、第２実施形態に係る半導体集積回路の動作時の真理値表である。図２５は、第１実施形態に係る半導体集積回路に含まれる第１入力回路の変形例の回路図である。図２６は、第１実施形態に係る半導体集積回路に含まれる第２入力回路の変形例の回路図である。図２７は、第２実施形態に係る半導体集積回路に含まれる第２入力回路の変形例の回路図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、２電源を有する半導体集積回路（以下、「Integrated Circuit：ＩＣ」と表記する）を例に挙げて説明する。

１．１構成
１．１．１ＩＣの全体構成
まず、本実施形態に係るＩＣの大まかな全体構成について、図１を用いて説明する。

図１は、本実施形態に係るＩＣ１の一例を示す回路図である。ＩＣ１は、図示せぬ３つの電源端子（電圧ＶｃｃＡの入力端子（ＶｃｃＡ端子）、電圧ＶｃｃＢの入力端子（ＶｃｃＢ端子）、及び接地電圧ＶＳＳの入力端子（ＶＳＳ端子））を有する。ＩＣ１には、ＶｃｃＡ端子を介して電圧ＶｃｃＡが印加され、ＶｃｃＢ端子を介して電圧ＶｃｃＢが印加され、ＶＳＳ端子を介して接地電圧ＶＳＳが印加される。電圧ＶｃｃＡの使用範囲は例えば１．６Ｖ～３．６Ｖであり、電圧ＶｃｃＢの使用範囲は例えば２．５Ｖ～５．５Ｖである。例えば、電圧ＶｃｃＡを３Ｖ、電圧ＶｃｃＢを５Ｖとすることができる。

また、ＩＣ１は、信号の入出力のための３つの端子（端子Ａ、端子Ｂ、及び端子Ｃ）を有する。ＩＣ１に入力される信号は、端子Ｃに入力される信号に応じて、端子Ａから端子Ｂに、または端子Ｂから端子Ａに伝送される。本実施形態では、信号が端子Ａから端子Ｂに伝送される場合について説明する。

ＩＣ１には、図示せぬ外部デバイスから端子Ａを介して入力信号ＩＮ＿Ａが入力され、ＩＣ１から外部デバイスに、端子Ｂを介して出力信号ＯＵＴ＿Ｂが出力される。また、ＩＣ１には、外部デバイスから端子Ｃを介して伝送切替入力信号ＤＩＲが入力される。伝送切替入力信号ＤＩＲは、端子Ａと端子Ｂとの間の信号の伝送方向を切り替えるための信号である。例えば、信号ＤＩＲの論理レベルがＨｉｇｈレベル（“Ｈ”レベル）の場合、信号は端子Ａから端子Ｂに伝送される。他方で、信号ＤＩＲの論理レベルがＬｏｗレベル（“Ｌ”レベル）の場合、信号は端子Ｂから端子Ａに伝送される。

ＩＣ１は、例えばシステムオンチップ（system-on-a-chip：ＳＯＣ）に組み込むことができる。この場合、例えば、端子Ａは、図示せぬバスを介してＳＯＣ内のメモリに接続され、端子Ｂは、図示せぬバスを介してＳＯＣ内のＣＰＵに接続される。

ＩＣ１は、第１入力回路１００、第２入力回路１１０、制御回路１２０、及び出力回路１３０を含む。

第１入力回路１００は、電圧ＶｃｃＡを動作電圧として動作する。第１入力回路１００は、外部デバイスから信号ＩＮ＿Ａ及びＤＩＲを受信する。第１入力回路１００は、受信した信号ＩＮ＿Ａに基づいて信号ＩＮ’＿Ａを生成し、生成した信号ＩＮ’＿Ａを制御回路１２０に送信する。また、第１入力回路１００は、受信した信号ＤＩＲに基づいて信号ＤＩＲ’＿Ａ、及び／ＤＩＲ’＿Ａ（信号ＤＩＲ’＿Ａの論理レベルを反転させた信号）を生成し、生成した信号ＤＩＲ’＿Ａ及び／ＤＩＲ’＿Ａを制御回路１２０に送信する。第１入力回路１００の詳細は後述する。

第２入力回路１１０は、電圧ＶｃｃＢを動作電圧として動作する。第２入力回路１１０は、外部デバイスから信号ＤＩＲを受信する。第２入力回路１１０は、受信した信号ＤＩＲに基づいて信号ＤＩＲ’＿Ｂ、及び／ＤＩＲ’＿Ｂ（信号ＤＩＲ’＿Ｂの論理レベルを反転させた信号）を生成し、生成した信号ＤＩＲ’＿Ｂ及び／ＤＩＲ’＿Ｂを制御回路１２０に送信する。第２入力回路１１０の詳細は後述する。

制御回路１２０は、電圧ＶｃｃＢを動作電圧として動作する。制御回路１２０は出力回路１３０の動作を制御する。より具体的には、制御回路１２０は、第１入力回路１００から受信した信号ＩＮ’＿Ａ、ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、及び／ＤＩＲ’＿Ｂに基づいて、制御信号ＣＴＬ１及びＣＴＬ２を生成し、生成した信号ＣＴＬ１及びＣＴＬ２を出力回路１３０に送信する。制御信号ＣＴＬ１及びＣＴＬ２は、出力回路１３０を制御するための信号である。制御回路１２０の詳細は後述する。

出力回路１３０は、電圧ＶｃｃＢを動作電圧として動作する。出力回路１３０は、制御回路１２０から受信した信号ＣＴＬ１及びＣＴＬ２に基づいて、外部デバイスに信号ＯＵＴ＿Ｂを出力する。出力回路１３０の詳細は後述する。

１．１．２第１入力回路１００の構成
次に、本実施形態に係るＩＣ１に含まれる第１入力回路１００の構成の詳細について、図２を用いて説明する。図２は、本実施形態に係るＩＣ１に含まれる第１入力回路１００の構成の一例を示す回路図である。

第１入力回路１００は、インバータ回路ＩＮＶ１～ＩＮＶ５を含む。インバータ回路ＩＮＶ１～ＩＮＶ５は、電圧ＶｃｃＡを動作電圧として動作する。

インバータ回路ＩＮＶ１は、外部デバイスから端子Ａを介して信号ＩＮ＿Ａを受信する。インバータ回路ＩＮＶ１は、受信した信号の論理レベルを反転させた信号をインバータ回路ＩＮＶ２に送信する。

インバータ回路ＩＮＶ２は、インバータ回路ＩＮＶ１から信号を受信する。インバータ回路ＩＮＶ２は、受信した信号の論理レベルを反転させた信号を、信号ＩＮ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ３は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。インバータ回路ＩＮＶ３は、受信した信号の論理レベルを反転させた信号をインバータ回路ＩＮＶ４に送信する。

インバータ回路ＩＮＶ４は、インバータ回路ＩＮＶ３から信号を受信する。インバータ回路ＩＮＶ４は、受信した信号の論理レベルを反転させた信号を、信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５及び制御回路１２０に送信する。

インバータ回路ＩＮＶ５は、インバータ回路ＩＮＶ４から信号ＤＩＲ’＿Ａを受信する。インバータ回路ＩＮＶ５は、受信した信号の論理レベルを反転させた信号／ＤＩＲ’＿Ａを制御回路１２０に送信する。

なお、第１入力回路１００に含まれるインバータ回路ＩＮＶの数は、５個に限定されない。第１入力回路１００において、端子Ａに接続されるインバータ回路ＩＮＶの数は偶数個であればよく、端子Ｃに接続されるインバータ回路ＩＮＶの数は奇数個であればよい。

１．１．３第２入力回路１１０の構成
次に、本実施形態に係るＩＣ１に含まれる第２入力回路１１０の構成の詳細について、図３を用いて説明する。図３は、本実施形態に係るＩＣ１に含まれる第２入力回路１１０の構成の一例を示す回路図である。

第２入力回路１１０は、インバータ回路ＩＮＶ６～ＩＮＶ８を含む。インバータ回路ＩＮＶ６～ＩＮＶ８は、電圧ＶｃｃＢを動作電圧として動作する。

インバータ回路ＩＮＶ６は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。インバータ回路ＩＮＶ６は、受信した信号の論理レベルを反転させた信号をインバータ回路ＩＮＶ７に送信する。

インバータ回路ＩＮＶ７は、インバータ回路ＩＮＶ６から信号を受信する。インバータ回路ＩＮＶ７は、受信した信号の論理レベルを反転させた信号を、信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８及び制御回路１２０に送信する。

インバータ回路ＩＮＶ８は、インバータ回路ＩＮＶ７から信号ＤＩＲ’＿Ｂを受信する。インバータ回路ＩＮＶ８は、受信した信号の論理レベルを反転させた信号／ＤＩＲ’＿Ｂを制御回路１２０に送信する。

なお、第２入力回路１１０に含まれるインバータ回路ＩＮＶの数は、３個に限定されない。第２入力回路１１０において、端子Ｃに接続されるインバータ回路ＩＮＶの数は奇数個であればよい。

１．１．４制御回路１２０の構成
次に、本実施形態に係るＩＣ１に含まれる制御回路１２０の構成の詳細について、図４を用いて説明する。図４は、本実施形態に係るＩＣ１に含まれる制御回路１２０の構成の一例を示す回路図である。

制御回路１２０は、ＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１及びＮＯＲ２、並びにｐチャネルＭＯＳトランジスタＴＲ１を含む。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。

ＮＡＮＤ回路ＮＡＮＤ１は、電圧ＶｃｃＢを動作電圧として動作する。ＮＡＮＤ回路ＮＡＮＤ１は３つの入力端子を有する。ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａが入力され、第２入力端子には信号ＤＩＲ’＿Ｂが入力され、第３入力端子には信号ＩＮ’＿Ａが入力される。ＮＡＮＤ回路ＮＡＮＤ１は、信号ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａに基づいて、ＮＡＮＤ演算を行う。ＮＡＮＤ回路ＮＡＮＤ１は、演算結果を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ１は、電圧ＶｃｃＢを動作電圧として動作する。ＮＯＲ回路ＮＯＲ１は２つの入力端子を有する。ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂが入力され、他方の入力端子には電圧ＶｃｃＡが印加される。ＮＯＲ回路ＮＯＲ１は、信号／ＤＩＲ’＿Ｂ、及び電圧ＶｃｃＡに基づいて、ＮＯＲ演算を行う。ＮＯＲ回路ＮＯＲ１は、演算結果を信号ＣＴＬ０としてノードＮ０に送信する。

トランジスタＴＲ１のゲートはノードＮ０に接続される。トランジスタＴＲ１の一端には電圧ＶｃｃＢが印加される。トランジスタＴＲ１の他端はＮＯＲ回路ＮＯＲ２の電源端子に接続され、トランジスタＴＲ１がオン状態のとき、ＮＯＲ回路ＮＯＲ２に電圧ＶｃｃＢが印加される。

ＮＯＲ回路ＮＯＲ２は、電圧ＶｃｃＢを動作電圧として動作する。ＮＯＲ回路ＮＯＲ２は３つの入力端子を有する。ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａが入力され、第２入力端子には信号／ＤＩＲ’＿Ｂが入力され、第３入力端子には信号ＩＮ’＿Ａが入力される。ＮＯＲ回路ＮＯＲ２は、信号／ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａに基づいて、ＮＯＲ演算を行う。ＮＯＲ回路ＮＯＲ２は、演算結果を信号ＣＴＬ２として出力回路１３０に送信する。

１．１．５出力回路１３０の構成
次に、本実施形態に係るＩＣ１に含まれる出力回路１３０の構成の詳細について、図５を用いて説明する。図５は、本実施形態に係るＩＣ１に含まれる出力回路１３０の構成の一例を示す回路図である。

出力回路１３０は、ｐチャネルＭＯＳトランジスタＴＲ２及びＴＲ３、並びにｎチャネルＭＯＳトランジスタＴＲ４を含む。

トランジスタＴＲ２のゲートには電圧ＶｃｃＢが印加される。トランジスタＴＲ２の一端はノードＮ１に接続される。ノードＮ１には、制御回路１２０から信号ＣＴＬ１が入力される。トランジスタＴＲ２の他端はノードＮ３に接続される。

トランジスタＴＲ３のゲートはノードＮ１に接続される。トランジスタＴＲ３の一端には電圧ＶｃｃＢが印加される。トランジスタＴＲ３の他端はノードＮ３に接続される。

トランジスタＴＲ４のゲートはノードＮ２に接続される。ノードＮ２には、制御回路１２０から信号ＣＴＬ２が入力される。トランジスタＴＲ４の一端はノードＮ３に接続される。トランジスタＴＲ４の他端には接地電圧ＶＳＳが印加される。

出力回路１３０は、端子Ｂを介して外部デバイスに信号ＯＵＴ＿Ｂを出力する。

１．２動作
次に、本実施形態に係るＩＣ１の動作について、図６～図２０を用いて説明する。本明細書では、電源電圧（電圧ＶｃｃＡ及びＶｃｃＢ）の状態について、ＩＣ１に電源電圧が印加されている状態を「“Ｈ”レベル」と表記し、ＩＣ１に電源電圧が印加されていない状態、すなわち電源電圧がＧＮＤレベルに落ちている状態を「“Ｌ”レベル」と表記する。例えば、ＩＣ１をＰＣに差し込んで使用するときには、ＩＣ１のＶｃｃＡ端子がＰＣのＶｃｃＡ端子に差し込まれていない場合に、電圧ＶｃｃＡが印加されていない状態となり、ＩＣ１のＶｃｃＢ端子がＰＣのＶｃｃＢ端子に差し込まれていない場合に、電圧ＶｃｃＢが印加されていない状態となる。また、ＰＣがスリープモードにされる場合などにも、電源電圧が印加されていない状態となる。

まず、電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルの場合について、信号ＤＩＲの論理レベルと信号ＩＮ＿Ａの論理レベルの組み合わせ毎に説明する。この場合の真理値表を図６に示す。

図７は、電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図６の真理値表の１行目に示される。

図７に示すように、インバータ回路ＩＮＶ１は、外部デバイスから信号ＩＮ＿Ａ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ１及びＩＮＶ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ２に送信し、インバータ回路ＩＮＶ２は、“Ｈ”レベルの信号を信号ＩＮ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ３～ＩＮＶ５に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ３は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｈ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５及び制御回路１２０に送信し、インバータ回路ＩＮＶ５は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｈ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８及び制御回路１２０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ１は、ＮＡＮＤ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＡ（“Ｈ”レベル）が印加される。ＮＯＲ回路ＮＯＲ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ１は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ０としてノードＮ０に送信する。

ノードＮ０にはＮＯＲ回路ＮＯＲ１から信号ＣＴＬ０（“Ｌ”レベル）が入力され、ノードＮ０の電圧は“Ｌ”レベルとされる。トランジスタＴＲ１のゲートにノードＮ０の電圧（“Ｌ”レベル）が印加され、トランジスタＴＲ１の一端に電圧ＶｃｃＢが印加されるため、トランジスタＴＲ１はオン状態とされる。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２にトランジスタＴＲ１を介して電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ２は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ２として出力回路１３０に送信する。

トランジスタＴＲ２のゲートに電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、トランジスタＴＲ２はオフ状態とされる。

ノードＮ１にはＮＡＮＤ回路ＮＡＮＤ１から信号ＣＴＬ１（“Ｌ”レベル）が入力され、ノードＮ１の電圧は“Ｌ”レベルとされる。トランジスタＴＲ３のゲートにノードＮ１の電圧（“Ｌ”レベル）が印加され、トランジスタＴＲ３の一端に電圧ＶｃｃＢが印加されるため、トランジスタＴＲ３はオン状態とされる。ノードＮ２にはＮＯＲ回路ＮＯＲ２から信号ＣＴＬ２（“Ｌ”レベル）が入力され、ノードＮ２の電圧は“Ｌ”レベルとされる。トランジスタＴＲ４のゲートにノードＮ２の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ４はオフ状態とされる。トランジスタＴＲ２及びＴＲ４はオフ状態とされるが、トランジスタＴＲ３はオン状態とされる。この結果、ノードＮ３の電圧は“Ｈ”レベルとされ、出力回路１３０は、信号ＯＵＴ＿Ｂを“Ｈ”レベルとする。

図８は、電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図６の真理値表の２行目に示される。

図８に示すように、インバータ回路ＩＮＶ１は、外部デバイスから信号ＩＮ＿Ａ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ１は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ２に送信し、インバータ回路ＩＮＶ２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ３～ＩＮＶ８の動作の詳細は、図７と同じである。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ１として出力回路１３０に送信する。

ノードＮ０の電圧、並びにＮＯＲ回路ＮＯＲ１、及びトランジスタＴＲ１の動作の詳細は、図７と同じである。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２は、ＮＯＲ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ２として出力回路１３０に送信する。

トランジスタＴＲ２の動作の詳細は、図７と同じである。

ノードＮ１にはＮＡＮＤ回路ＮＡＮＤ１から信号ＣＴＬ１（“Ｈ”レベル）が入力され、ノードＮ１の電圧は“Ｈ”レベルとされる。トランジスタＴＲ３のゲートにノードＮ１の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ３はオフ状態とされる。ノードＮ２にはＮＯＲ回路ＮＯＲ２から信号ＣＴＬ２（“Ｈ”レベル）が入力され、ノードＮ２の電圧は“Ｈ”レベルとされる。トランジスタＴＲ４のゲートにノードＮ２の電圧（“Ｈ”レベル）が印加され、トランジスタＴＲ４の他端に接地電圧ＶＳＳが印加されるため、トランジスタＴＲ４はオン状態とされる。トランジスタＴＲ２及びＴＲ３はオフ状態とされるが、トランジスタＴＲ４はオン状態とされる。この結果、ノードＮ３の電圧は“Ｌ”レベルとされ、出力回路１３０は、信号ＯＵＴ＿Ｂを“Ｌ”レベルとする。

図９は、電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図６の真理値表の３行目に示される。

図９に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図７と同じである。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ３は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５及び制御回路１２０に送信し、インバータ回路ＩＮＶ５は、“Ｈ”レベルの信号を信号／ＤＩＲ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ６は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８及び制御回路１２０に送信し、インバータ回路ＩＮＶ８は、“Ｈ”レベルの信号を信号／ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＡ（“Ｈ”レベル）が印加される。ＮＯＲ回路ＮＯＲ１は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ０としてノードＮ０に送信する。

ノードＮ０の電圧、及びトランジスタＴＲ１の動作の詳細は、図７と同じである。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ２として出力回路１３０に送信する。

トランジスタＴＲ２の動作の詳細は、図７と同じである。

ノードＮ１の電圧は、信号ＣＴＬ１（“Ｈ”レベル）に基づいて“Ｈ”レベルとされる。トランジスタＴＲ３のゲートにノードＮ１の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ３はオフ状態とされる。ノードＮ２の電圧は、信号ＣＴＬ２（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ４のゲートにノードＮ２の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ４はオフ状態とされる。トランジスタＴＲ２～ＴＲ４はオフ状態とされる。この結果、出力回路１３０は、信号ＯＵＴ＿ＢをＨＺとする。

図１０は、電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図６の真理値表の４行目に示される。

図１０に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図８と同じである。インバータ回路ＩＮＶ３～ＩＮＶ８の動作の詳細は、図９と同じである。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ１として出力回路１３０に送信する。

ノードＮ０の電圧、並びにＮＯＲ回路ＮＯＲ１、及びトランジスタＴＲ１の動作の詳細は、図９と同じである。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ２として出力回路１３０に送信する。

ノードＮ１及びＮ２の電圧、及びトランジスタＴＲ２～ＴＲ４の動作の詳細は、図９と同じである。出力回路１３０は、信号ＯＵＴ＿ＢをＨＺとする。

次に、電圧ＶｃｃＡが“Ｈ”レベル、且つ電圧ＶｃｃＢが“Ｌ”レベルの場合について、信号ＤＩＲの論理レベルと信号ＩＮ＿Ａの論理レベルの組み合わせ毎に説明する。この場合の真理値表を図１１に示す。

図１２は、電圧ＶｃｃＡが“Ｈ”レベルであり、電圧ＶｃｃＢが“Ｌ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１１の真理値表の１行目に示される。

図１２に示すように、インバータ回路ＩＮＶ１～ＩＮＶ５の動作の詳細は、図７と同じである。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８及び制御回路１２０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ１は、“Ｌ”レベルの信号を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＡ（“Ｈ”レベル）が印加される。ＮＯＲ回路ＮＯＲ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ１は、“Ｌ”レベルの信号を信号ＣＴＬ０としてノードＮ０に送信する。

ノードＮ０にはＮＯＲ回路ＮＯＲ１から信号ＣＴＬ０（“Ｌ”レベル）が入力され、ノードＮ０の電圧は“Ｌ”レベルとされる。トランジスタＴＲ１のゲートにノードＮ０の電圧（“Ｌ”レベル）が印加されるが、トランジスタＴＲ１の一端に印加される電圧ＶｃｃＢが“Ｌ”レベルであるため、トランジスタＴＲ１はオフ状態とされる。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２にトランジスタＴＲ１を介して電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ２は、“Ｌ”レベルの信号を信号ＣＴＬ２として出力回路１３０に送信する。

トランジスタＴＲ２のゲートに電圧ＶｃｃＢ（“Ｌ”レベル）が印加され、ノードＮ１にＮＡＮＤ回路ＮＡＮＤ１から信号ＣＴＬ１（“Ｌ”レベル）が入力されるため、端子Ｂの電圧に応じてトランジスタＴＲ２はオン状態またはオフ状態とされる。

例えば、端子Ｂに、外部デバイスのＣＰＵからバスを介して接地電圧ＶＳＳよりも大きい電圧（“Ｈ”レベル）が印加されない場合、すなわち端子Ｂの電圧が“Ｌ”レベルの場合、トランジスタＴＲ２はオフ状態とされる。この場合、ノードＮ１の電圧は“Ｌ”レベルとされる。トランジスタＴＲ３のゲートにノードＮ１の電圧（“Ｌ”レベル）が印加されるが、トランジスタＴＲ３の一端に印加される電圧ＶｃｃＢが“Ｌ”レベルであるため、トランジスタＴＲ３はオフ状態とされる。ノードＮ２にはＮＯＲ回路ＮＯＲ２から信号ＣＴＬ２（“Ｌ”レベル）が入力され、ノードＮ２の電圧は“Ｌ”レベルとされる。トランジスタＴＲ４のゲートにノードＮ２の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ４はオフ状態とされる。トランジスタＴＲ２～ＴＲ４はオフ状態とされる。この結果、信号ＯＵＴ＿ＢはＨＺとされる。

他方で、端子Ｂに、外部デバイスのＣＰＵからバスを介して接地電圧ＶＳＳよりも大きい電圧（“Ｈ”レベル）が印加される場合、すなわち端子Ｂの電圧が“Ｈ”レベルの場合、トランジスタＴＲ２はオン状態とされる。この場合、ノードＮ１の電圧は“Ｌ”レベルから“Ｈ”レベル（端子Ｂの電圧）とされる。トランジスタＴＲ３のゲートにノードＮ１の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ３はオフ状態とされる。ノードＮ２にはＮＯＲ回路ＮＯＲ２から信号ＣＴＬ２（“Ｌ”レベル）が入力され、ノードＮ２の電圧は“Ｌ”レベルとされる。トランジスタＴＲ４のゲートにノードＮ２の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ４はオフ状態とされる。トランジスタＴＲ２はオン状態とされるが、トランジスタＴＲ３及びＴＲ４はオフ状態とされる。この結果、信号ＯＵＴ＿ＢはＨＺとされる。

以上から、出力回路１３０は、端子Ｂの電圧に関わらず、常に信号ＯＵＴ＿ＢをＨＺとする。

図１３は、電圧ＶｃｃＡが“Ｈ”レベルであり、電圧ＶｃｃＢが“Ｌ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１１の真理値表の２行目に示される。

図１３に示すように、インバータ回路ＩＮＶ１～ＩＮＶ５の動作の詳細は、図８と同じである。インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図１２と同じである。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ１は、“Ｌ”レベルの信号を信号ＣＴＬ１として出力回路１３０に送信する。

ノードＮ０の電圧、並びにＮＯＲ回路ＮＯＲ１、及びトランジスタＴＲ１の動作の詳細は、図１２と同じである。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２にトランジスタＴＲ１を介して電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ２は、“Ｌ”レベルの信号を信号ＣＴＬ２として出力回路１３０に送信する。

ノードＮ１及びＮ２の電圧、及びトランジスタＴＲ２～ＴＲ４の動作の詳細は、図１２と同じである。出力回路１３０は、信号ＯＵＴ＿ＢをＨＺとする。

図１４は、電圧ＶｃｃＡが“Ｈ”レベルであり、電圧ＶｃｃＢが“Ｌ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１１の真理値表の３行目に示される。

図１４に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図７と同じである。インバータ回路ＩＮＶ３～ＩＮＶ５の動作の詳細は、図９と同じである。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８及び制御回路１２０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ１は、“Ｌ”レベルの信号を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２にトランジスタＴＲ１を介して電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ２は、“Ｌ”レベルの信号を信号ＣＴＬ２として出力回路１３０に送信する。

図１５は、電圧ＶｃｃＡが“Ｈ”レベルであり、電圧ＶｃｃＢが“Ｌ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１１の真理値表の４行目に示される。

図１５に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図８と同じである。インバータ回路ＩＮＶ３～ＩＮＶ５の動作の詳細は、図９と同じである。インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図１４と同じである。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ１は、“Ｌ”レベルの信号を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２にトランジスタＴＲ１を介して電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ２は、“Ｌ”レベルの信号を信号ＣＴＬ２として出力回路１３０に送信する。

続いて、電圧ＶｃｃＡが“Ｌ”レベル、且つ電圧ＶｃｃＢが“Ｈ”レベルの場合について、信号ＤＩＲの論理レベルと信号ＩＮ＿Ａの論理レベルの組み合わせ毎に説明する。この場合の真理値表を図１６に示す。

図１７は、電圧ＶｃｃＡが“Ｌ”レベルであり、電圧ＶｃｃＢが“Ｈ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１６の真理値表の１行目に示される。

図１７に示すように、インバータ回路ＩＮＶ１は、外部デバイスから信号ＩＮ＿Ａ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ１及びＩＮＶ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ２に送信し、インバータ回路ＩＮＶ２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ３～ＩＮＶ５に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ３は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５及び制御回路１２０に送信し、インバータ回路ＩＮＶ５は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図７と同じである。

ＮＡＮＤ回路ＮＡＮＤ１の第１入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ１は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ１として出力回路１３０に送信する。

ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＡ（“Ｌ”レベル）が印加される。ＮＯＲ回路ＮＯＲ１は、ＮＯＲ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ０としてノードＮ０に送信する。

ノードＮ０にはＮＯＲ回路ＮＯＲ１から信号ＣＴＬ０（“Ｈ”レベル）が入力され、ノードＮ０の電圧は“Ｈ”レベルとされる。トランジスタＴＲ１のゲートにノードＮ０の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ１はオフ状態とされる。

図１８は、電圧ＶｃｃＡが“Ｌ”レベルであり、電圧ＶｃｃＢが“Ｈ”レベルであり、信号ＤＩＲが“Ｈ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１６の真理値表の２行目に示される。

図１８に示すように、インバータ回路ＩＮＶ１は、外部デバイスから信号ＩＮ＿Ａ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ１及びＩＮＶ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ２に送信し、インバータ回路ＩＮＶ２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ３～ＩＮＶ５の動作の詳細は、図１７と同じである。インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図７と同じである。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、図１７と同じである。

ノードＮ１及びＮ２の電圧、及びトランジスタＴＲ２～ＴＲ４の動作の詳細は、図１７と同じである。出力回路１３０は、信号ＯＵＴ＿ＢをＨＺとする。

図１９は、電圧ＶｃｃＡが“Ｌ”レベルであり、電圧ＶｃｃＢが“Ｈ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｈ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１６の真理値表の３行目に示される。

図１９に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図１７と同じである。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ３～ＩＮＶ５に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ３は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５及び制御回路１２０に送信し、インバータ回路ＩＮＶ５は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図９と同じである。

ＮＯＲ回路ＮＯＲ１の一方の入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＡ（“Ｌ”レベル）が印加される。ＮＯＲ回路ＮＯＲ１は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ０としてノードＮ０に送信する。

ＮＯＲ回路ＮＯＲ２の第１入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ａ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ２は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ２として出力回路１３０に送信する。

図２０は、電圧ＶｃｃＡが“Ｌ”レベルであり、電圧ＶｃｃＢが“Ｈ”レベルであり、信号ＤＩＲが“Ｌ”レベルであり、且つ信号ＩＮ＿Ａが“Ｌ”レベルである場合のＩＣ１の動作を説明する図である。この場合の信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、及びＩＮ’＿Ａの論理レベル、ノードＮ０～Ｎ２の電圧レベル、並びに出力信号ＯＵＴ＿Ｂの状態は、図１６の真理値表の４行目に示される。

図２０に示すように、インバータ回路ＩＮＶ１及びＩＮＶ２の動作の詳細は、図１８と同じである。インバータ回路ＩＮＶ３～ＩＮＶ５の動作の詳細は、図１９と同じである。インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、図９と同じである。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、図１９と同じである。

ノードＮ１及びＮ２の電圧、及びトランジスタＴＲ２～ＴＲ４の動作の詳細は、図１９と同じである。出力回路１３０は、信号ＯＵＴ＿ＢをＨＺとする。

１．３効果
本実施形態に係るＩＣ１は、電圧ＶｃｃＡが印加されていない場合のノードＮ２の電圧を制御するために、第２入力回路１１０を含む。これにより、電圧ＶｃｃＡが印加されておらず、且つ信号ＤＩＲが“Ｌ”レベルの場合に、ノードＮ２の電圧を“Ｌ”レベルにでき、信号ＯＵＴ＿ＢがＨＺとされる。

また、本実施形態に係るＩＣ１は、電圧ＶｃｃＡが印加されていない場合のノードＮ２の電圧を制御するために、制御回路１２０内にＮＯＲ回路ＮＯＲ１と、トランジスタＴＲ１とを含む。これにより、電圧ＶｃｃＡが印加されておらず、且つ信号ＤＩＲが“Ｈ”レベルの場合に、ノードＮ２の電圧を“Ｌ”レベルにでき、信号ＯＵＴ＿ＢがＨＺとされる。

更に、本実施形態に係るＩＣ１は、電圧ＶｃｃＢが印加されていない場合のノードＮ１の電圧を制御するために、出力回路１３０内にトランジスタＴＲ２を含む。これにより、電圧ＶｃｃＢが印加されていない場合に、ノードＮ１の電圧を“Ｈ”レベルにでき、信号ＯＵＴ＿ＢがＨＺとされる。

本実施形態に係る構成であれば、ＩＣ１に電圧ＶｃｃＡ及びＶｃｃＢの少なくとも１つが印加されていない状態において、端子Ｂからの出力信号ＯＵＴ＿Ｂをハイインピーダンス状態に制御できるため、ＩＣ１の動作信頼性を向上できる。

２．第２実施形態
第２実施形態に係るＩＣ１について説明する。本実施形態に係るＩＣ１は、端子Ａに入力された信号を端子Ａから端子Ｂに伝送する回路構成を有する第１実施形態に係るＩＣ１において、端子Ｂに入力された信号を端子Ｂから端子Ａに伝送する回路構成が追加されたものである。以下では、第１実施形態と異なる点を中心に説明する。

２．１構成
２．１．１ＩＣ１の全体構成
まず、本実施形態に係るＩＣ１の全体構成について、図２１を用いて説明する。

図２１は、本実施形態に係るＩＣ１の一例を示す回路図である。ＩＣ１は、第１実施形態で示した図１のＩＣ１内に、第２制御回路２３０及び第２出力回路２５０が更に追加された構成を有する。第２入力回路２１０は、図１の第２入力回路１１０に対応するが、第１実施形態で示した図３の第２入力回路１１０とは異なる構成を有する。第２入力回路２１０、第２制御回路２３０、及び第２出力回路２５０の詳細は後述する。第１入力回路２００は、図１の第１入力回路１００に対応し、第１実施形態で示した図２の第１入力回路１００と同じ構成を有する。第１制御回路２２０は、図１の制御回路１２０に対応し、第１実施形態で示した図４の制御回路１２０と同じ構成を有する。第１出力回路２４０は、図１の出力回路１３０に対応し、第１実施形態で示した図５の出力回路１３０と同じ構成を有する。ＩＣ１は、図１のＩＣ１と同様に、ＶｃｃＡ端子、ＶｃｃＢ端子、ＶＳＳ端子、端子Ａ、端子Ｂ、及び端子Ｃを有する。

２．１．２第２入力回路２１０の構成
第２入力回路２１０は、電圧ＶｃｃＢを動作電圧として動作する。第２入力回路２１０は、外部デバイスから信号ＩＮ＿Ｂ及びＤＩＲを受信する。第２入力回路２１０は、受信した信号ＩＮ＿Ｂに基づいて信号ＩＮ’＿Ｂを生成し、生成した信号ＩＮ’＿Ｂを第２制御回路２３０に送信する。また、第２入力回路２１０は、受信した信号ＤＩＲに基づいて信号ＤＩＲ’＿Ｂ、及び／ＤＩＲ’＿Ｂを生成し、生成した信号ＤＩＲ’＿Ｂ及び／ＤＩＲ’＿Ｂを第１制御回路２２０及び第２制御回路２３０に送信する。

第２入力回路２１０は、図３の第２入力回路１１０内に、インバータ回路ＩＮＶ１１及びＩＮＶ１２が更に追加されている。

インバータ回路ＩＮＶ１１は、外部デバイスから端子Ｂを介して入力信号ＩＮ＿Ｂを受信する。インバータ回路ＩＮＶ１１は、受信した信号の論理レベルを反転させた信号をインバータ回路ＩＮＶ１２に送信する。

インバータ回路ＩＮＶ１２は、インバータ回路ＩＮＶ１１から信号を受信する。インバータ回路ＩＮＶ１２は、受信した信号の論理レベルを反転させた信号を、信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

なお、第２入力回路２１０に含まれるインバータ回路ＩＮＶの数は、５個に限定されない。第２入力回路２１０において、端子Ｂに接続されるインバータ回路ＩＮＶの数は偶数個であればよく、端子Ｃに接続されるインバータ回路ＩＮＶの数は奇数個であればよい。

２．１．３第２制御回路２３０の構成
第２制御回路２３０は、電圧ＶｃｃＡを動作電圧として動作する。第２制御回路２３０は第２出力回路２５０の動作を制御する。より具体的には、第２制御回路２３０は、第２入力回路２１０から受信した信号ＩＮ’＿Ｂ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＤＩＲ’＿Ａ、及び／ＤＩＲ’＿Ａに基づいて、制御信号ＣＴＬ４及びＣＴＬ５を生成し、生成した信号ＣＴＬ４及びＣＴＬ５を第２出力回路２５０に送信する。制御信号ＣＴＬ４及びＣＴＬ５は、第２出力回路２５０を制御するための信号である。

第２制御回路２３０は、ＮＡＮＤ回路ＮＡＮＤ２、ＮＯＲ回路ＮＯＲ３及びＮＯＲ４、並びにｐチャネルＭＯＳトランジスタＴＲ５を含む。

ＮＡＮＤ回路ＮＡＮＤ２は、電圧ＶｃｃＡを動作電圧として動作する。ＮＡＮＤ回路ＮＡＮＤ２は３つの入力端子を有する。ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂが入力され、第２入力端子には信号／ＤＩＲ’＿Ａが入力され、第３入力端子には信号ＩＮ’＿Ｂが入力される。ＮＡＮＤ回路ＮＡＮＤ２は、信号／ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ａ、及びＩＮ’＿Ｂに基づいて、ＮＡＮＤ演算を行う。ＮＡＮＤ回路ＮＡＮＤ２は、演算結果を信号ＣＴＬ４として第２出力回路２５０に送信する。

ＮＯＲ回路ＮＯＲ３は、電圧ＶｃｃＡを動作電圧として動作する。ＮＯＲ回路ＮＯＲ３は２つの入力端子を有する。ＮＯＲ回路ＮＯＲ３の一方の入力端子には信号ＤＩＲ’＿Ａが入力され、他方の入力端子には電圧ＶｃｃＢが印加される。ＮＯＲ回路ＮＯＲ３は、信号ＤＩＲ’＿Ａ、及び電圧ＶｃｃＢに基づいて、ＮＯＲ演算を行う。ＮＯＲ回路ＮＯＲ３は、演算結果を信号ＣＴＬ３としてノードＮ４に送信する。

トランジスタＴＲ５のゲートはノードＮ４に接続される。トランジスタＴＲ５の一端には電圧ＶｃｃＡが印加される。トランジスタＴＲ５の他端はＮＯＲ回路ＮＯＲ４の電源端子に接続され、トランジスタＴＲ５がオン状態のとき、ＮＯＲ回路ＮＯＲ４に電圧ＶｃｃＡが印加される。

ＮＯＲ回路ＮＯＲ４は、電圧ＶｃｃＡを動作電圧として動作する。ＮＯＲ回路ＮＯＲ４は３つの入力端子を有する。ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂが入力され、第２入力端子には信号ＤＩＲ’＿Ａが入力され、第３入力端子には信号ＩＮ’＿Ｂが入力される。ＮＯＲ回路ＮＯＲ４は、信号ＤＩＲ’＿Ｂ、ＤＩＲ’＿Ａ、及びＩＮ’＿Ｂに基づいて、ＮＯＲ演算を行う。ＮＯＲ回路ＮＯＲ４は、演算結果を信号ＣＴＬ５として第２出力回路２５０に送信する。

２．１．４第２出力回路２５０の構成
第２出力回路２５０は、電圧ＶｃｃＡを動作電圧として動作する。第２出力回路２５０は、第２制御回路２３０から受信した信号ＣＴＬ４及びＣＴＬ５に基づいて、外部デバイスに信号ＯＵＴ＿Ａを出力する。

第２出力回路２５０は、ｐチャネルＭＯＳトランジスタＴＲ６及びＴＲ７、並びにｎチャネルＭＯＳトランジスタＴＲ８を含む。

トランジスタＴＲ６のゲートには電圧ＶｃｃＡが印加される。トランジスタＴＲ６の一端はノードＮ５に接続される。ノードＮ５には、第２制御回路２３０から信号ＣＴＬ４が入力される。トランジスタＴＲ６の他端はノードＮ７に接続される。

トランジスタＴＲ７のゲートはノードＮ５に接続される。トランジスタＴＲ７の一端には電圧ＶｃｃＡが印加される。トランジスタＴＲ７の他端はノードＮ７に接続される。

トランジスタＴＲ８のゲートはノードＮ６に接続される。ノードＮ６には、第２制御回路２３０から信号ＣＴＬ５が入力される。トランジスタＴＲ８の一端はノードＮ７に接続される。トランジスタＴＲ８の他端には接地電圧ＶＳＳが印加される。

第２出力回路２５０は、端子Ａを介して外部デバイスに信号ＯＵＴ＿Ａを出力する。

２．２動作
次に、本実施形態に係るＩＣ１の動作について、図２２～図２４を用いて説明する。図２２～図２４は、本実施形態に係るＩＣ１の動作時の真理値表である。

（１）電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルの場合
電圧ＶｃｃＡ及びＶｃｃＢの両方が“Ｈ”レベルの場合について説明する。

（１－１）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２２の真理値表の１行目に示される。信号ＤＩＲが“Ｈ”レベルであるため、端子Ａから端子Ｂに信号ＩＮ＿Ａが伝送される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図７と同じである。信号ＩＮ＿Ａは、図７に示すように端子Ａから端子Ｂに伝送され、端子Ｂは“Ｈ”レベルとされ、端子Ｂから“Ｈ”レベルの信号ＯＵＴ＿Ｂが出力される。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｈ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

端子Ｂが“Ｈ”レベルであるため、インバータ回路ＩＮＶ１１は、端子Ｂから“Ｈ”レベルの信号を信号ＩＮ＿Ｂとして受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ１１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｈ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ２は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ４として第２出力回路２５０に送信する。

ＮＯＲ回路ＮＯＲ３の一方の入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＢ（“Ｈ”レベル）が印加される。ＮＯＲ回路ＮＯＲ３に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ３は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ３としてノードＮ４に送信する。

ノードＮ４の電圧は、信号ＣＴＬ３（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ５のゲートにノードＮ４の電圧（“Ｌ”レベル）が印加され、トランジスタＴＲ５の一端に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、トランジスタＴＲ５はオン状態とされる。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ４は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ５として第２出力回路２５０に送信する。

トランジスタＴＲ６のゲートに電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、トランジスタＴＲ６はオフ状態とされる。

ノードＮ５の電圧は、信号ＣＴＬ４（“Ｈ”レベル）に基づいて“Ｈ”レベルとされる。トランジスタＴＲ７のゲートにノードＮ５の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ７はオフ状態とされる。ノードＮ６の電圧は、信号ＣＴＬ５（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ８のゲートにノードＮ６の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ８はオフ状態とされる。トランジスタＴＲ６～ＴＲ８はオフ状態とされる。この結果、端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

（１－２）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２２の真理値表の２行目に示される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図８と同じである。信号ＩＮ＿Ａは、図８に示すように端子Ａから端子Ｂに伝送され、端子Ｂは“Ｌ”レベルとされ、端子Ｂから“Ｌ”レベルの信号ＯＵＴ＿Ｂが出力される。

インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、上記（１－１）の場合と同じである。

端子Ｂが“Ｌ”レベルであるため、インバータ回路ＩＮＶ１１は、端子Ｂから“Ｌ”レベルの信号を信号ＩＮ＿Ｂとして受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ１１は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ２は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ４として第２出力回路２５０に送信する。

ノードＮ４の電圧、並びにＮＯＲ回路ＮＯＲ３、及びトランジスタＴＲ５の動作の詳細は、上記（１－１）の場合と同じである。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ４は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ５として第２出力回路２５０に送信する。

ノードＮ５及びＮ６の電圧、並びにトランジスタＴＲ６～ＴＲ８の動作の詳細は、上記（１－１）の場合と同じである。端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

（１－３）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２２の真理値表の３行目に示される。信号ＤＩＲが“Ｌ”レベルであるため、端子Ｂから端子Ａに信号ＩＮ＿Ｂが伝送される。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ３～ＩＮＶ５に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ３は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ５は、“Ｈ”レベルの信号を信号／ＤＩＲ’＿Ａとして第１制御回路２２０及び第２制御回路２３０に送信する。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ６は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ８は、“Ｈ”レベルの信号を信号／ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

インバータ回路ＩＮＶ１１は、外部デバイスから信号ＩＮ＿Ｂ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ１１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｈ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ２は、ＮＡＮＤ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ４として第２出力回路２５０に送信する。

ＮＯＲ回路ＮＯＲ３の一方の入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＢ（“Ｈ”レベル）が印加される。ＮＯＲ回路ＮＯＲ３に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ３は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ３としてノードＮ４に送信する。

ノードＮ４の電圧、及びトランジスタＴＲ５の動作の詳細は、上記（１－１）の場合と同じである。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ４は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ５として第２出力回路２５０に送信する。

トランジスタＴＲ６の動作の詳細は、上記（１－１）の場合と同じである。

ノードＮ５の電圧は、信号ＣＴＬ４（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ７のゲートにノードＮ５の電圧（“Ｌ”レベル）が印加され、トランジスタＴＲ７の一端に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、トランジスタＴＲ７はオン状態とされる。ノードＮ６の電圧は、信号ＣＴＬ５（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ８のゲートにノードＮ６の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ８はオフ状態とされる。トランジスタＴＲ６及びＴＲ８はオフ状態とされるが、トランジスタＴＲ７はオン状態とされる。この結果、端子Ａは“Ｈ”レベルとされ、第２出力回路２５０は、信号ＯＵＴ＿Ａを“Ｈ”レベルとする。

端子Ａが“Ｈ”レベルであるため、インバータ回路ＩＮＶ１は、端子Ａから“Ｈ”レベルの信号を信号ＩＮ＿Ａとして受信する。端子Ａから端子Ｂへの信号伝送の様子は、図９と同じである。信号ＩＮ＿Ａは、図９に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺとされ、信号ＯＵＴ＿ＢはＨＺとされる。

（１－４）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２２の真理値表の４行目に示される。

インバータ回路ＩＮＶ３～ＩＮＶ８の動作の詳細は、上記（１－３）の場合と同じである。

インバータ回路ＩＮＶ１１は、外部デバイスから信号ＩＮ＿Ｂ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されるため、インバータ回路ＩＮＶ１１は、“Ｈ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ２は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ４として第２出力回路２５０に送信する。

ノードＮ４の電圧、並びにＮＯＲ回路ＮＯＲ３、及びトランジスタＴＲ５の動作の詳細は、上記（１－３）の場合と同じである。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ４は、ＮＯＲ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ５として第２出力回路２５０に送信する。

トランジスタＴＲ６の動作の詳細は、上記（１－３）の場合と同じである。

ノードＮ５の電圧は、信号ＣＴＬ４（“Ｈ”レベル）に基づいて“Ｈ”レベルとされる。トランジスタＴＲ７のゲートにノードＮ５の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ７はオフ状態とされる。ノードＮ６の電圧は、信号ＣＴＬ５（“Ｈ”レベル）に基づいて“Ｈ”レベルとされる。トランジスタＴＲ８のゲートにノードＮ６の電圧（“Ｈ”レベル）が印加され、トランジスタＴＲ８の他端に接地電圧ＶＳＳが印加されるため、トランジスタＴＲ８はオン状態とされる。トランジスタＴＲ６及びＴＲ７はオフ状態とされるが、トランジスタＴＲ８はオン状態とされる。この結果、端子Ａは“Ｌ”レベルとされ、第２出力回路２５０は、信号ＯＵＴ＿Ａを“Ｌ”レベルとする。

端子Ａが“Ｌ”レベルであるため、インバータ回路ＩＮＶ１は、端子Ａから“Ｌ”レベルの信号を信号ＩＮ＿Ａとして受信する。端子Ａから端子Ｂへの信号伝送の様子は、図１０と同じである。信号ＩＮ＿Ａは、図１０に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺとされ、信号ＯＵＴ＿ＢはＨＺとされる。

（２）電圧ＶｃｃＡが“Ｈ”レベル、且つ電圧ＶｃｃＢが“Ｌ”レベルの場合
電圧ＶｃｃＡが“Ｈ”レベル、且つ電圧ＶｃｃＢが“Ｌ”レベルの場合について説明する。

（２－１）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２３の真理値表の１行目に示される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図１２と同じである。信号ＩＮ＿Ａは、図１２に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺレベルとされ、信号ＯＵＴ＿ＢはＨＺとされる。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

端子ＢがＨＺであるため、インバータ回路ＩＮＶ１１は、端子ＢからＨＺの信号を信号ＩＮ＿Ｂとして受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＯＲ回路ＮＯＲ３の一方の入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＢ（“Ｌ”レベル）が印加される。ＮＯＲ回路ＮＯＲ３に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ３は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ３としてノードＮ４に送信する。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ４は、ＮＯＲ演算を行い、演算結果（“Ｌ”レベル）を信号ＣＴＬ５として第２出力回路２５０に送信する。

（２－２）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２３の真理値表の２行目に示される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図１３と同じである。信号ＩＮ＿Ａは、図１３に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺレベルとされ、信号ＯＵＴ＿ＢはＨＺとされる。

インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、上記（２－１）の場合と同じである。

端子ＢがＨＺであるため、インバータ回路ＩＮＶ１１は、端子ＢからＨＺの信号を信号ＩＮ＿Ｂとして受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２の動作の詳細は、上記（２－１）の場合と同じである。

ノードＮ４の電圧、並びにＮＡＮＤ回路ＮＡＮＤ２、ＮＯＲ回路ＮＯＲ３、トランジスタＴＲ５、及びＮＯＲ回路ＮＯＲ４の動作の詳細は、上記（２－１）の場合と同じである。

ノードＮ５及びＮ６の電圧、並びにトランジスタＴＲ６～ＴＲ８の動作の詳細は、上記（２－１）の場合と同じである。端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

（２－３）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２３の真理値表の３行目に示される。

インバータ回路ＩＮＶ３～ＩＮＶ５の動作の詳細は、上記（１－３）の場合と同じである。

インバータ回路ＩＮＶ６は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ６～ＩＮＶ８に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ６は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ７に送信し、インバータ回路ＩＮＶ７は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ｂとしてインバータ回路ＩＮＶ８、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ８は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

インバータ回路ＩＮＶ１１は、外部デバイスから信号ＩＮ＿Ｂ（“Ｈ”レベル）を受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｈ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＡＮＤ回路ＮＡＮＤ２は、ＮＡＮＤ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ４として第２出力回路２５０に送信する。

ＮＯＲ回路ＮＯＲ３の一方の入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、他方の入力端子には電圧ＶｃｃＢ（“Ｌ”レベル）が印加される。ＮＯＲ回路ＮＯＲ３に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されるため、ＮＯＲ回路ＮＯＲ３は、ＮＯＲ演算を行い、演算結果（“Ｈ”レベル）を信号ＣＴＬ３としてノードＮ４に送信する。

ノードＮ４の電圧は、信号ＣＴＬ３（“Ｈ”レベル）に基づいて“Ｈ”レベルとされる。トランジスタＴＲ５のゲートにノードＮ４の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ５はオフ状態とされる。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ４は、“Ｌ”レベルの信号を信号ＣＴＬ５として第２出力回路２５０に送信する。

端子ＡがＨＺであるため、インバータ回路ＩＮＶ１は、端子ＡからＨＺの信号を信号ＩＮ＿Ａとして受信する。インバータ回路ＩＮＶ２から出力される信号ＩＮ’＿Ａは、ＨＺとされる。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、第１実施形態で示した図１４と同じである。

ノードＮ１及びＮ２の電圧、並びにトランジスタＴＲ２～ＴＲ４の動作の詳細は、第１実施形態で示した図１４と同じである。端子ＢはＨＺとされ、第１出力回路２４０は、信号ＯＵＴ＿ＢをＨＺとする。

（２－４）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２３の真理値表の４行目に示される。

インバータ回路ＩＮＶ３～ＩＮＶ８の動作の詳細は、上記（２－３）の場合と同じである。

インバータ回路ＩＮＶ１１は、外部デバイスから信号ＩＮ＿Ｂ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ１１及びＩＮＶ１２に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ１２に送信し、インバータ回路ＩＮＶ１２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

ノードＮ４の電圧、並びにＮＡＮＤ回路ＮＡＮＤ２、ＮＯＲ回路ＮＯＲ３、トランジスタＴＲ５、及びＮＯＲ回路ＮＯＲ４の動作の詳細は、上記（２－３）の場合と同じである。

ノードＮ５及びＮ６の電圧、並びにトランジスタＴＲ６～ＴＲ８の動作の詳細は、上記（２－３）の場合と同じである。端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、第１実施形態で示した図１５と同じである。

ノードＮ１及びＮ２の電圧、並びにトランジスタＴＲ２～ＴＲ４の動作の詳細は、第１実施形態で示した図１５と同じである。端子ＢはＨＺとされ、第１出力回路２４０は、信号ＯＵＴ＿ＢをＨＺとする。

（３）電圧ＶｃｃＡが“Ｌ”レベル、且つ電圧ＶｃｃＢが“Ｈ”レベルの場合
電圧ＶｃｃＡが“Ｌ”レベル、且つ電圧ＶｃｃＢが“Ｈ”レベルの場合について説明する。

（３－１）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２４の真理値表の１行目に示される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図１７と同じである。信号ＩＮ＿Ａは、図１７に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺレベルとされ、信号ＯＵＴ＿ＢはＨＺとされる。

端子ＢがＨＺであるため、インバータ回路ＩＮＶ１１は、端子ＢからＨＺの信号を信号ＩＮ＿Ｂとして受信する。インバータ回路ＩＮＶ１２から出力される信号ＩＮ’＿Ｂは、ＨＺとされる。

ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ２は、“Ｌ”レベルの信号を信号ＣＴＬ４として第２出力回路２５０に送信する。

ＮＯＲ回路ＮＯＲ３に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ３は、“Ｌ”レベルの信号を信号ＣＴＬ３としてノードＮ４に送信する。

ノードＮ４の電圧は、信号ＣＴＬ３（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ５のゲートにノードＮ４の電圧（“Ｌ”レベル）が印加されるが、トランジスタＴＲ１の一端に印加される電圧ＶｃｃＡが“Ｌ”レベルであるため、トランジスタＴＲ５はオフ状態とされる。

ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ４は、“Ｌ”レベルの信号を信号ＣＴＬ５として第２出力回路２５０に送信する。

トランジスタＴＲ６のゲートに電圧ＶｃｃＡ（“Ｌ”レベル）が印加され、ノードＮ５にＮＡＮＤ回路ＮＡＮＤ２から信号ＣＴＬ４（“Ｌ”レベル）が入力されるため、端子Ａの電圧に応じてトランジスタＴＲ６はオン状態またはオフ状態とされる。

例えば、端子Ａに、外部デバイスのメモリからバスを介して接地電圧ＶＳＳよりも大きい電圧（“Ｈ”レベル）が印加されない場合、すなわち端子Ａの電圧が“Ｌ”レベルの場合、トランジスタＴＲ６はオフ状態とされる。この場合、ノードＮ５の電圧は“Ｌ”レベルとされる。トランジスタＴＲ７のゲートにノードＮ５の電圧（“Ｌ”レベル）が印加されるが、トランジスタＴＲ７の一端に印加される電圧ＶｃｃＡが“Ｌ”レベルであるため、トランジスタＴＲ７はオフ状態とされる。ノードＮ６の電圧は、信号ＣＴＬ５（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ８のゲートにノードＮ６の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ８はオフ状態とされる。トランジスタＴＲ６～ＴＲ８はオフ状態とされる。この結果、端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

他方で、端子Ａに、外部デバイスのメモリからバスを介して接地電圧ＶＳＳよりも大きい電圧（“Ｈ”レベル）が印加される場合、すなわち端子Ａの電圧が“Ｈ”レベルの場合、トランジスタＴＲ６はオン状態とされる。この場合、ノードＮ５の電圧は“Ｌ”レベルから“Ｈ”レベル（端子Ａの電圧）とされる。トランジスタＴＲ７のゲートにノードＮ５の電圧（“Ｈ”レベル）が印加されるため、トランジスタＴＲ７はオフ状態とされる。ノードＮ６の電圧は、信号ＣＴＬ５（“Ｌ”レベル）に基づいて“Ｌ”レベルとされる。トランジスタＴＲ８のゲートにノードＮ６の電圧（“Ｌ”レベル）が印加されるため、トランジスタＴＲ８はオフ状態とされる。トランジスタＴＲ６はオン状態とされるが、トランジスタＴＲ７及びＴＲ８はオフ状態とされる。この結果、端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

以上から、第２出力回路２５０は、端子Ａの電圧に関わらず、常に信号ＯＵＴ＿ＡをＨＺとする。

（３－２）信号ＤＩＲが“Ｈ”レベル、且つ信号ＩＮ＿Ａが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ｂの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２４の真理値表の２行目に示される。端子Ａから端子Ｂへの信号伝送の様子は、第１実施形態で示した図１８と同じである。信号ＩＮ＿Ａは、図１８に示すように端子Ａから端子Ｂに伝送され、端子ＢはＨＺレベルとされ、信号ＯＵＴ＿ＢはＨＺとされる。

インバータ回路ＩＮＶ６～ＩＮＶ８の動作の詳細は、上記（３－１）の場合と同じである。

ノードＮ４の電圧、並びにＮＡＮＤ回路ＮＡＮＤ２、ＮＯＲ回路ＮＯＲ３、トランジスタＴＲ５、及びＮＯＲ回路ＮＯＲ４の動作の詳細は、上記（３－１）の場合と同じである。

ノードＮ５及びＮ６の電圧、並びにトランジスタＴＲ６～ＴＲ８の動作の詳細は、上記（３－１）の場合と同じである。端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

（３－３）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｈ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２４の真理値表の３行目に示される。

インバータ回路ＩＮＶ３は、外部デバイスから信号ＤＩＲ（“Ｌ”レベル）を受信する。インバータ回路ＩＮＶ３～ＩＮＶ５に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ３は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ４に送信し、インバータ回路ＩＮＶ４は、“Ｌ”レベルの信号を信号ＤＩＲ’＿Ａとしてインバータ回路ＩＮＶ５、第１制御回路２２０、及び第２制御回路２３０に送信し、インバータ回路ＩＮＶ５は、“Ｌ”レベルの信号を信号／ＤＩＲ’＿Ａとして第１制御回路２２０及び第２制御回路２３０に送信する。

インバータ回路ＩＮＶ６～ＩＮＶ８、ＩＮＶ１１及びＩＮＶ１２の動作の詳細は、上記（１－３）の場合と同じである。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ２は、“Ｌ”レベルの信号を信号ＣＴＬ４として第２出力回路２５０に送信する。

ノードＮ４の電圧、並びにＮＯＲ回路ＮＯＲ３、及びトランジスタＴＲ５の動作の詳細は、上記（３－１）の場合と同じである。

ＮＯＲ回路ＮＯＲ４の第１入力端子には信号ＤＩＲ’＿Ｂ（“Ｌ”レベル）が入力され、第２入力端子には信号ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｈ”レベル）が入力される。ＮＯＲ回路ＮＯＲ４にトランジスタＴＲ５を介して電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＯＲ回路ＮＯＲ４は、“Ｌ”レベルの信号を信号ＣＴＬ５として第２出力回路２５０に送信する。

端子ＡがＨＺであるため、インバータ回路ＩＮＶ１は、端子ＡからＨＺの信号を信号ＩＮ＿Ａとして受信する。インバータ回路ＩＮＶ１及びＩＮＶ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、インバータ回路ＩＮＶ１は、“Ｌ”レベルの信号をインバータ回路ＩＮＶ２に送信し、インバータ回路ＩＮＶ２は、“Ｌ”レベルの信号を信号ＩＮ’＿Ａとして第１制御回路２２０に送信する。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、第１実施形態で示した図１９と同じである。

ノードＮ１及びＮ２の電圧、並びにトランジスタＴＲ２～ＴＲ４の動作の詳細は、第１実施形態で示した図１９と同じである。端子ＢはＨＺとされ、第１出力回路２４０は、信号ＯＵＴ＿ＢをＨＺとする。

（３－４）信号ＤＩＲが“Ｌ”レベル、且つ信号ＩＮ＿Ｂが“Ｌ”レベルの場合
この場合の信号ＩＮ＿Ａの状態、信号ＤＩＲ’＿Ａ、／ＤＩＲ’＿Ａ、ＤＩＲ’＿Ｂ、／ＤＩＲ’＿Ｂ、ＩＮ’＿Ａ、及びＩＮ’＿Ｂの論理レベル、ノードＮ０～Ｎ２及びＮ４～Ｎ６の電圧レベル、並びに信号ＯＵＴ＿Ａ及びＯＵＴ＿Ｂの状態は、図２４の真理値表の４行目に示される。

インバータ回路ＩＮＶ３～ＩＮＶ８の動作の詳細は、上記（３－３）の場合と同じである。インバータ回路ＩＮＶ１１及びＩＮＶ１２の動作の詳細は、上記（１－４）の場合と同じである。

ＮＡＮＤ回路ＮＡＮＤ２の第１入力端子には信号／ＤＩＲ’＿Ｂ（“Ｈ”レベル）が入力され、第２入力端子には信号／ＤＩＲ’＿Ａ（“Ｌ”レベル）が入力され、第３入力端子には信号ＩＮ’＿Ｂ（“Ｌ”レベル）が入力される。ＮＡＮＤ回路ＮＡＮＤ２に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されないため、ＮＡＮＤ回路ＮＡＮＤ２は、“Ｌ”レベルの信号を信号ＣＴＬ４として第２出力回路２５０に送信する。

ノードＮ４の電圧、並びにＮＯＲ回路ＮＯＲ３、及びトランジスタＴＲ５の動作の詳細は、上記（３－３）の場合と同じである。

ノードＮ５及びＮ６の電圧、並びにトランジスタＴＲ６～ＴＲ８の動作の詳細は、上記（３－３）の場合と同じである。端子ＡはＨＺとされ、第２出力回路２５０は、信号ＯＵＴ＿ＡをＨＺとする。

ノードＮ０の電圧、並びにＮＡＮＤ回路ＮＡＮＤ１、ＮＯＲ回路ＮＯＲ１、トランジスタＴＲ１、及びＮＯＲ回路ＮＯＲ２の動作の詳細は、第１実施形態で示した図２０と同じである。

ノードＮ１及びＮ２の電圧、並びにトランジスタＴＲ２～ＴＲ４の動作の詳細は、第１実施形態で示した図２０と同じである。端子ＢはＨＺとされ、第１出力回路２４０は、信号ＯＵＴ＿ＢをＨＺとする。

２．３効果
本実施形態に係るＩＣ１は、第１実施形態に係るＩＣ１の構成を含むため、第１実施形態と同様に、ＩＣ１に電圧ＶｃｃＡ及びＶｃｃＢの少なくとも１つが印加されていない状態において、端子Ｂからの出力信号ＯＵＴ＿Ｂをハイインピーダンス状態に制御できる。

また、本実施形態に係るＩＣ１は、電圧ＶｃｃＢが印加されていない場合のノードＮ６の電圧を制御するために、第２制御回路２３０内にＮＯＲ回路ＮＯＲ３と、トランジスタＴＲ５とを含む。これにより、電圧ＶｃｃＢが印加されておらず、且つ信号ＤＩＲが“Ｈ”レベルの場合に、ノードＮ６の電圧を“Ｌ”レベルにでき、信号ＯＵＴ＿ＡがＨＺとされる。

更に、本実施形態に係るＩＣ１は、電圧ＶｃｃＡが印加されていない場合のノードＮ５の電圧を制御するために、第２出力回路２５０内にトランジスタＴＲ６を含む。これにより、電圧ＶｃｃＡが印加されていない場合に、ノードＮ５の電圧を“Ｈ”レベルにでき、信号ＯＵＴ＿ＡがＨＺとされる。

本実施形態に係る構成であれば、ＩＣ１に電圧ＶｃｃＡ及びＶｃｃＢの少なくとも１つが印加されていない状態において、端子Ａからの出力信号ＯＵＴ＿Ａもハイインピーダンス状態に制御できる。

よって、入力信号が端子Ａから端子Ｂに伝送される場合と、入力信号が端子Ｂから端子Ａに伝送される場合とのいずれにおいても、ＩＣ１の動作信頼性を向上できる。

３．変形例等
上記のように、実施形態に係る半導体装置(1)は、第１電圧(VccA)を印加され、第１入力信号(IN_A)及び第２入力信号(DIR)を受信可能であり、第１入力信号に基づく第１信号(IN'_A)、第２入力信号に基づく第２信号(DIR'_A)、及び第２信号の論理レベルを反転させた第３信号(/DIR'_A)を生成可能な第１回路(100)と、第１電圧と異なる第２電圧(VccB)を印加され、第２入力信号を受信可能であり、第２入力信号に基づく第４信号(DIR'_B)、及び第４信号の論理レベルを反転させた第５信号(/DIR'_B)を生成可能な第２回路(110)と、第２電圧を印加され、第１信号、第２信号、及び第４信号に基づく第１制御信号(CTL1)、並びに第１電圧、第１信号、第３信号、及び第５信号に基づく第２制御信号(CTL2)を生成可能な第３回路(120)と、第２電圧を印加され、第１制御信号及び第２制御信号に基づく出力信号(OUT_B)を出力可能な第４回路(130)とを備える。第１電圧及び第２電圧のうちの少なくとも１つが印加されない場合、出力信号はハイインピーダンス状態とされる。

また、実施形態に係る半導体装置(1)は、第１回路(200)と、第２回路(210)と、第３回路(220)と、第４回路(240)と、第５回路(230)と、第６回路(250)とを含んでいてもよい。第１回路(200)は、第１電圧(VccA)を印加され、第１入力信号(IN_A)及び第２入力信号(DIR)を受信可能であり、第１入力信号に基づく第１信号(IN'_A)、第２入力信号に基づく第２信号(DIR'_A)、及び第２信号の論理レベルを反転させた第３信号(/DIR'_A)を生成可能な構成とすることができる。第２回路(210)は、第１電圧と異なる第２電圧(VccB)を印加され、第２入力信号及び第３入力信号(IN_B)を受信可能であり、第２入力信号に基づく第４信号(DIR'_B)、第４信号の論理レベルを反転させた第５信号(/DIR'_B)、及び第３入力信号に基づく第６信号(IN'_B)を生成可能な構成とすることができる。第３回路(220)は、第２電圧を印加され、第１信号、第２信号、及び第４信号に基づく第１制御信号(CTL1)、並びに第１電圧、第１信号、第３信号、及び第５信号に基づく第２制御信号(CTL2)を生成可能な構成とすることができる。第４回路(240)は、第２電圧を印加され、第１制御信号及び第２制御信号に基づく第１出力信号(OUT_B)を出力可能な構成とすることができる。第５回路(230)は、第１電圧を印加され、第３信号、第５信号、及び第６信号に基づく第３制御信号(CTL4)、並びに第２電圧、第２信号、第４信号、及び第６信号に基づく第４制御信号(CTL5)を生成可能な構成とすることができる。第６回路(250)は、第１電圧を印加され、第３制御信号及び第４制御信号に基づく第２出力信号(OUT_A)を出力可能な構成とすることができる。第１電圧及び第２電圧のうちの少なくとも１つが印加されない場合、第１出力信号及び第２出力信号はハイインピーダンス状態とされる。

なお、実施形態は上記実施形態に限定されるものではなく、種々の変形が可能である。

例えば、第１実施形態に係るＩＣ１に含まれる第１入力回路１００は、図２５に示す構成とすることができる。図２５は、第１実施形態に係るＩＣ１に含まれる第１入力回路１００の変形例の構成の一例を示す回路図である。

第１入力回路１００は、インバータ回路ＩＮＶ９を含む。インバータ回路ＩＮＶ９は、電圧ＶｃｃＡを動作電圧として動作する。

第１入力回路１００は、外部デバイスから端子Ａを介して信号ＩＮ＿Ａを受信する。第１入力回路１００は、受信した信号を、信号ＩＮ’＿Ａとして制御回路１２０に送信する。

第１入力回路１００は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。第１入力回路１００は、受信した信号を、信号ＤＩＲ’＿Ａとして制御回路１２０に送信する。

インバータ回路ＩＮＶ９は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。インバータ回路ＩＮＶ９は、受信した信号の論理レベルを反転させた信号を、信号／ＤＩＲ’＿Ａとして制御回路１２０に送信する。

ＩＣ１に電圧ＶｃｃＡ（“Ｈ”レベル）が印加される場合、信号ＩＮ’＿Ａは、信号ＩＮ＿Ａと同じ論理レベルとされ、信号ＤＩＲ’＿Ａは、信号ＤＩＲと同じ論理レベルとされ、信号／ＤＩＲ’＿Ａは、信号ＤＩＲとは異なる論理レベルとされる。他方で、ＩＣ１に電圧ＶｃｃＡ（“Ｈ”レベル）が印加されない場合、信号ＩＮ’＿Ａ、ＤＩＲ’＿Ａ、及び／ＤＩＲ’＿Ａは“Ｌ”レベルとされる。

また、第１実施形態に係るＩＣ１に含まれる第２入力回路１１０は、図２６に示す構成とすることができる。図２６は、第１実施形態に係るＩＣ１に含まれる第２入力回路１１０の変形例の構成の一例を示す回路図である。

第２入力回路１１０は、インバータ回路ＩＮＶ１０を含む。インバータ回路ＩＮＶ１０は、電圧ＶｃｃＢを動作電圧として動作する。

第２入力回路１１０は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。第２入力回路１１０は、受信した信号を、信号ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

インバータ回路ＩＮＶ１０は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。インバータ回路ＩＮＶ１０は、受信した信号の論理レベルを反転させた信号を、信号／ＤＩＲ’＿Ｂとして制御回路１２０に送信する。

ＩＣ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加される場合、信号ＤＩＲ’＿Ｂは、信号ＤＩＲと同じ論理レベルとされ、信号／ＤＩＲ’＿Ｂは、信号ＤＩＲとは異なる論理レベルとされる。他方で、ＩＣ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されない場合、信号ＤＩＲ’＿Ｂ、及び／ＤＩＲ’＿Ｂは“Ｌ”レベルとされる。

第１入力回路１００は、電圧ＶｃｃＡで動作し、信号ＩＮ＿Ａと同じ論理レベルの信号ＩＮ’＿Ａを出力でき、信号ＤＩＲと同じ論理レベルの信号ＤＩＲ’＿Ａ、及び信号ＤＩＲ’＿Ａの論理レベルを反転させた信号／ＤＩＲ’＿Ａを出力できれば第１実施形態の回路に限定されない。

第２入力回路１１０は、電圧ＶｃｃＢで動作し、信号ＤＩＲと同じ論理レベルの信号ＤＩＲ’＿Ｂ、及び信号ＤＩＲ’＿Ｂの論理レベルを反転させた信号／ＤＩＲ’＿Ｂを出力できれば第１実施形態の回路に限定されない。

制御回路１２０は、電圧ＶｃｃＡが印加されておらず、且つ信号ＤＩＲが“Ｈ”レベルの場合に、ノードＮ２の電圧を“Ｌ”レベルにできれば第１実施形態の回路に限定されない。

出力回路１３０は、電圧ＶｃｃＢが印加されていない場合に、ノードＮ１の電圧を“Ｈ”レベルにできれば第１実施形態の回路に限定されない。

第２実施形態に係るＩＣ１に含まれる第１入力回路２００は、図２５と同じ構成とすることができる。

また、第２実施形態に係るＩＣ１に含まれる第２入力回路２１０は、図２７に示す構成とすることができる。図２７は、第２実施形態に係るＩＣ１に含まれる第２入力回路２１０の変形例の構成の一例を示す回路図である。

第２入力回路２１０は、インバータ回路ＩＮＶ１３を含む。インバータ回路ＩＮＶ１３は、電圧ＶｃｃＢを動作電圧として動作する。

第２入力回路２１０は、外部デバイスから端子Ｂを介して信号ＩＮ＿Ｂを受信する。第２入力回路２１０は、受信した信号を、信号ＩＮ’＿Ｂとして第２制御回路２３０に送信する。

第２入力回路２１０は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。第２入力回路２１０は、受信した信号を、信号ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

インバータ回路ＩＮＶ１３は、外部デバイスから端子Ｃを介して信号ＤＩＲを受信する。インバータ回路ＩＮＶ１３は、受信した信号の論理レベルを反転させた信号を、信号／ＤＩＲ’＿Ｂとして第１制御回路２２０及び第２制御回路２３０に送信する。

ＩＣ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加される場合、信号ＩＮ’＿Ｂは、信号ＩＮ＿Ｂと同じ論理レベルとされ、信号ＤＩＲ’＿Ｂは、信号ＤＩＲと同じ論理レベルとされ、信号／ＤＩＲ’＿Ｂは、信号ＤＩＲとは異なる論理レベルとされる。他方で、ＩＣ１に電圧ＶｃｃＢ（“Ｈ”レベル）が印加されない場合、信号ＩＮ’＿Ｂ、ＤＩＲ’＿Ｂ、及び／ＤＩＲ’＿Ｂは“Ｌ”レベルとされる。

第２入力回路２１０は、電圧ＶｃｃＢで動作し、信号ＩＮ＿Ｂと同じ論理レベルの信号ＩＮ’＿Ｂを出力でき、信号ＤＩＲと同じ論理レベルの信号ＤＩＲ’＿Ｂ、及び信号ＤＩＲ’＿Ｂの論理レベルを反転させた信号／ＤＩＲ’＿Ｂを出力できれば第２実施形態の回路に限定されない。

第２制御回路２３０は、電圧ＶｃｃＢが印加されておらず、且つ信号ＤＩＲが“Ｈ”レベルの場合に、ノードＮ６の電圧を“Ｌ”レベルにできれば第２実施形態の回路に限定されない。

第２出力回路２５０は、電圧ＶｃｃＡが印加されていない場合に、ノードＮ５の電圧を“Ｈ”レベルにできれば第２実施形態の回路に限定されない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＩＣ、１００…第１入力回路、１１０…第２入力回路、１２０…制御回路、１３０…出力回路、２００…第１入力回路、２１０…第２入力回路、２２０…第１制御回路、２３０…第２制御回路、２４０…第１出力回路、２５０…第２出力回路

Claims

第１電圧を印加され、第１入力信号及び第２入力信号を受信可能であり、前記第１入力信号に基づく第１信号、前記第２入力信号に基づく第２信号、及び前記第２信号の論理レベルを反転させた第３信号を生成可能な第１回路と、
前記第１電圧と異なる第２電圧を印加され、前記第２入力信号を受信可能であり、前記第２入力信号に基づく第４信号、及び前記第４信号の論理レベルを反転させた第５信号を生成可能な第２回路と、
前記第２電圧を印加され、前記第１信号、前記第２信号、及び前記第４信号に基づく第１制御信号、並びに前記第１電圧、前記第１信号、前記第３信号、及び前記第５信号に基づく第２制御信号を生成可能な第３回路と、
前記第２電圧を印加され、前記第１制御信号及び前記第２制御信号に基づく出力信号を出力可能な第４回路と
を備え、
前記第１電圧及び前記第２電圧のうちの少なくとも１つが印加されない場合、前記出力信号はハイインピーダンス状態とされ、
前記第３回路は、ＮＡＮＤ回路と、第１ＮＯＲ回路と、第２ＮＯＲ回路と、第１トランジスタとを備え、
前記ＮＡＮＤ回路の第１入力端子には前記第２信号が入力され、
前記ＮＡＮＤ回路の第２入力端子には前記第４信号が入力され、
前記ＮＡＮＤ回路の第３入力端子には前記第１信号が入力され、
前記ＮＡＮＤ回路の出力端子から前記第１制御信号が出力され、
前記第１ＮＯＲ回路の一方の入力端子には前記第５信号が入力され、
前記第１ＮＯＲ回路の他方の入力端子には前記第１電圧が印加され、
前記第１ＮＯＲ回路の出力端子は前記第１トランジスタのゲートに接続され、
前記第１トランジスタの一端には前記第２電圧が印加され、
前記第１トランジスタの他端は前記第２ＮＯＲ回路の電源端子に接続され、
前記第２ＮＯＲ回路の第１入力端子には前記第３信号が入力され、
前記第２ＮＯＲ回路の第２入力端子には前記第５信号が入力され、
前記第２ＮＯＲ回路の第３入力端子には前記第１信号が入力され、
前記第２ＮＯＲ回路の出力端子から前記第２制御信号が出力される、半導体装置。
第１電圧を印加され、第１入力信号及び第２入力信号を受信可能であり、前記第１入力信号に基づく第１信号、前記第２入力信号に基づく第２信号、及び前記第２信号の論理レベルを反転させた第３信号を生成可能な第１回路と、
前記第１電圧と異なる第２電圧を印加され、前記第２入力信号を受信可能であり、前記第２入力信号に基づく第４信号、及び前記第４信号の論理レベルを反転させた第５信号を生成可能な第２回路と、
前記第２電圧を印加され、前記第１信号、前記第２信号、及び前記第４信号に基づく第１制御信号、並びに前記第１電圧、前記第１信号、前記第３信号、及び前記第５信号に基づく第２制御信号を生成可能な第３回路と、
前記第２電圧を印加され、前記第１制御信号及び前記第２制御信号に基づく出力信号を出力可能な第４回路と
を備え、
前記第１電圧及び前記第２電圧のうちの少なくとも１つが印加されない場合、前記出力信号はハイインピーダンス状態とされ、
前記第４回路は、第２トランジスタと、第３トランジスタと、第４トランジスタとを備え、
前記第２トランジスタのゲートには前記第２電圧が印加され、
前記第２トランジスタの一端は、前記第１制御信号が入力される第１ノードに接続され、
前記第２トランジスタの他端は、前記出力信号が出力される第２ノードに接続され、
前記第３トランジスタのゲートは前記第１ノードに接続され、
前記第３トランジスタの一端には前記第２電圧が印加され、
前記第３トランジスタの他端は前記第２ノードに接続され、
前記第４トランジスタのゲートは、前記第２制御信号が入力される第３ノードに接続され、
前記第４トランジスタの一端は前記第２ノードに接続され、
前記第４トランジスタの他端には接地電圧が印加される、半導体装置。
前記第１電圧及び前記第２電圧の両方が印加される場合、
前記第２入力信号が第１論理レベルの場合、前記出力信号は、前記第１入力信号と同じ論理レベルとされ、
前記第２入力信号が前記第１論理レベルとは異なる第２論理レベルの場合、前記出力信号はハイインピーダンス状態とされる、請求項１または２記載の半導体装置。
前記第１回路は、前記第１入力信号が入力される第１インバータ回路と、前記第１インバータ回路の出力端子に接続される第２インバータ回路と、前記第２入力信号が入力される第３インバータ回路と、前記第３インバータ回路の出力端子に接続される第４インバータ回路と、前記第４インバータ回路の出力端子に接続される第５インバータ回路とを備え、
前記第１回路は、前記第１信号として前記第２インバータ回路の出力信号を出力し、
前記第１回路は、前記第２信号として前記第４インバータ回路の出力信号を出力し、
前記第１回路は、前記第３信号として前記第５インバータ回路の出力信号を出力する、請求項１乃至３のいずれか１項記載の半導体装置。
前記第２回路は、前記第２入力信号が入力される第６インバータ回路と、前記第６インバータ回路の出力端子に接続される第７インバータ回路と、前記第７インバータ回路の出力端子に接続される第８インバータ回路とを備え、
前記第２回路は、前記第４信号として前記第７インバータ回路の出力信号を出力し、
前記第２回路は、前記第５信号として前記第８インバータ回路の出力信号を出力する、請求項１乃至４のいずれか１項記載の半導体装置。
前記第１回路は、前記第２入力信号が入力される第９インバータ回路を備え、
前記第１回路は、前記第１信号として前記第１入力信号を出力し、
前記第１回路は、前記第２信号として前記第２入力信号を出力し、
前記第１回路は、前記第３信号として前記第９インバータ回路の出力信号を出力する、請求項１乃至３のいずれか１項記載の半導体装置。
前記第２回路は、前記第２入力信号が入力される第１０インバータ回路を備え、
前記第２回路は、前記第４信号として前記第２入力信号を出力し、
前記第２回路は、前記第５信号として前記第１０インバータ回路の出力信号を出力する、請求項１乃至３、６のいずれか１項記載の半導体装置。
第１電圧を印加され、第１入力信号及び第２入力信号を受信可能であり、前記第１入力信号に基づく第１信号、前記第２入力信号に基づく第２信号、及び前記第２信号の論理レベルを反転させた第３信号を生成可能な第１回路と、
前記第１電圧と異なる第２電圧を印加され、前記第２入力信号及び第３入力信号を受信可能であり、前記第２入力信号に基づく第４信号、前記第４信号の論理レベルを反転させた第５信号、及び前記第３入力信号に基づく第６信号を生成可能な第２回路と、
前記第２電圧を印加され、前記第１信号、前記第２信号、及び前記第４信号に基づく第１制御信号、並びに前記第１電圧、前記第１信号、前記第３信号、及び前記第５信号に基づく第２制御信号を生成可能な第３回路と、
前記第２電圧を印加され、前記第１制御信号及び前記第２制御信号に基づく第１出力信号を出力可能な第４回路と、
前記第１電圧を印加され、前記第３信号、前記第５信号、及び前記第６信号に基づく第３制御信号、並びに前記第２電圧、前記第２信号、前記第４信号、及び前記第６信号に基づく第４制御信号を生成可能な第５回路と、
前記第１電圧を印加され、前記第３制御信号及び前記第４制御信号に基づく第２出力信号を出力可能な第６回路と
を備え、
前記第１電圧及び前記第２電圧のうちの少なくとも１つが印加されない場合、前記第１出力信号及び前記第２出力信号はハイインピーダンス状態とされ、
前記第３回路は、第１ＮＡＮＤ回路と、第１ＮＯＲ回路と、第２ＮＯＲ回路と、第１トランジスタとを備え、
前記第１ＮＡＮＤ回路の第１入力端子には前記第２信号が入力され、
前記第１ＮＡＮＤ回路の第２入力端子には前記第４信号が入力され、
前記第１ＮＡＮＤ回路の第３入力端子には前記第１信号が入力され、
前記第１ＮＡＮＤ回路の出力端子から前記第１制御信号が出力され、
前記第１ＮＯＲ回路の一方の入力端子には前記第５信号が入力され、
前記第１ＮＯＲ回路の他方の入力端子には前記第１電圧が印加され、
前記第１ＮＯＲ回路の出力端子は前記第１トランジスタのゲートに接続され、
前記第１トランジスタの一端には前記第２電圧が印加され、
前記第１トランジスタの他端は前記第２ＮＯＲ回路の電源端子に接続され、
前記第２ＮＯＲ回路の第１入力端子には前記第３信号が入力され、
前記第２ＮＯＲ回路の第２入力端子には前記第５信号が入力され、
前記第２ＮＯＲ回路の第３入力端子には前記第１信号が入力され、
前記第２ＮＯＲ回路の出力端子から前記第２制御信号が出力され、
前記第５回路は、第２ＮＡＮＤ回路と、第３ＮＯＲ回路と、第４ＮＯＲ回路と、第５トランジスタとを備え、
前記第２ＮＡＮＤ回路の第１入力端子には前記第５信号が入力され、
前記第２ＮＡＮＤ回路の第２入力端子には前記第３信号が入力され、
前記第２ＮＡＮＤ回路の第３入力端子には前記第６信号が入力され、
前記第２ＮＡＮＤ回路の出力端子から前記第３制御信号が出力され、
前記第３ＮＯＲ回路の一方の入力端子には前記第２信号が入力され、
前記第３ＮＯＲ回路の他方の入力端子には前記第２電圧が印加され、
前記第３ＮＯＲ回路の出力端子は前記第５トランジスタのゲートに接続され、
前記第５トランジスタの一端には前記第１電圧が印加され、
前記第５トランジスタの他端は前記第４ＮＯＲ回路の電源端子に接続され、
前記第４ＮＯＲ回路の第１入力端子には前記第４信号が入力され、
前記第４ＮＯＲ回路の第２入力端子には前記第２信号が入力され、
前記第４ＮＯＲ回路の第３入力端子には前記第６信号が入力され、
前記第４ＮＯＲ回路の出力端子から前記第４制御信号が出力される、半導体装置。
第１電圧を印加され、第１入力信号及び第２入力信号を受信可能であり、前記第１入力信号に基づく第１信号、前記第２入力信号に基づく第２信号、及び前記第２信号の論理レベルを反転させた第３信号を生成可能な第１回路と、
前記第１電圧と異なる第２電圧を印加され、前記第２入力信号及び第３入力信号を受信可能であり、前記第２入力信号に基づく第４信号、前記第４信号の論理レベルを反転させた第５信号、及び前記第３入力信号に基づく第６信号を生成可能な第２回路と、
前記第２電圧を印加され、前記第１信号、前記第２信号、及び前記第４信号に基づく第１制御信号、並びに前記第１電圧、前記第１信号、前記第３信号、及び前記第５信号に基づく第２制御信号を生成可能な第３回路と、
前記第２電圧を印加され、前記第１制御信号及び前記第２制御信号に基づく第１出力信号を出力可能な第４回路と、
前記第１電圧を印加され、前記第３信号、前記第５信号、及び前記第６信号に基づく第３制御信号、並びに前記第２電圧、前記第２信号、前記第４信号、及び前記第６信号に基づく第４制御信号を生成可能な第５回路と、
前記第１電圧を印加され、前記第３制御信号及び前記第４制御信号に基づく第２出力信号を出力可能な第６回路と
を備え、
前記第１電圧及び前記第２電圧のうちの少なくとも１つが印加されない場合、前記第１出力信号及び前記第２出力信号はハイインピーダンス状態とされ、
前記第４回路は、第２トランジスタと、第３トランジスタと、第４トランジスタとを備え、
前記第２トランジスタのゲートには前記第２電圧が印加され、
前記第２トランジスタの一端は、前記第１制御信号が入力される第１ノードに接続され、
前記第２トランジスタの他端は、前記第１出力信号が出力される第２ノードに接続され、
前記第３トランジスタのゲートは前記第１ノードに接続され、
前記第３トランジスタの一端には前記第２電圧が印加され、
前記第３トランジスタの他端は前記第２ノードに接続され、
前記第４トランジスタのゲートは、前記第２制御信号が入力される第３ノードに接続され、
前記第４トランジスタの一端は前記第２ノードに接続され、
前記第４トランジスタの他端には接地電圧が印加され、
前記第６回路は、第６トランジスタと、第７トランジスタと、第８トランジスタとを備え、
前記第６トランジスタのゲートには前記第１電圧が印加され、
前記第６トランジスタの一端は、前記第３制御信号が入力される第４ノードに接続され、
前記第６トランジスタの他端は、前記第２出力信号が出力される第５ノードに接続され、
前記第７トランジスタのゲートは前記第４ノードに接続され、
前記第７トランジスタの一端には前記第１電圧が印加され、
前記第７トランジスタの他端は前記第５ノードに接続され、
前記第８トランジスタのゲートは、前記第４制御信号が入力される第６ノードに接続され、
前記第８トランジスタの一端は前記第５ノードに接続され、
前記第８トランジスタの他端には接地電圧が印加される、半導体装置。
前記第１電圧及び前記第２電圧の両方が印加される場合、
前記第２入力信号が第１論理レベルの場合、前記第１出力信号は、前記第１入力信号と同じ論理レベルとされ、前記第２出力信号はハイインピーダンス状態とされ、
前記第２入力信号が前記第１論理レベルとは異なる第２論理レベルの場合、前記第１出力信号はハイインピーダンス状態とされ、前記第２出力信号は、前記第３入力信号と同じ論理レベルとされる、請求項８または９記載の半導体装置。
前記第１回路は、前記第１入力信号が入力される第１インバータ回路と、前記第１インバータ回路の出力端子に接続される第２インバータ回路と、前記第２入力信号が入力される第３インバータ回路と、前記第３インバータ回路の出力端子に接続される第４インバータ回路と、前記第４インバータ回路の出力端子に接続される第５インバータ回路とを備え、
前記第１回路は、前記第１信号として前記第２インバータ回路の出力信号を出力し、
前記第１回路は、前記第２信号として前記第４インバータ回路の出力信号を出力し、
前記第１回路は、前記第３信号として前記第５インバータ回路の出力信号を出力する、請求項８乃至１０のいずれか１項記載の半導体装置。
前記第２回路は、前記第２入力信号が入力される第６インバータ回路と、前記第６インバータ回路の出力端子に接続される第７インバータ回路と、前記第７インバータ回路の出力端子に接続される第８インバータ回路と、前記第３入力信号が入力される第９インバータ回路と、前記第９インバータ回路の出力端子に接続される第１０インバータ回路とを備え、
前記第２回路は、前記第４信号として前記第７インバータ回路の出力信号を出力し、
前記第２回路は、前記第５信号として前記第８インバータ回路の出力信号を出力し、
前記第２回路は、前記第６信号として前記第１０インバータ回路の出力信号を出力する、請求項８乃至１１のいずれか１項記載の半導体装置。
前記第１回路は、前記第２入力信号が入力される第１１インバータ回路を備え、
前記第１回路は、前記第１信号として前記第１入力信号を出力し、
前記第１回路は、前記第２信号として前記第２入力信号を出力し、
前記第１回路は、前記第３信号として前記第１１インバータ回路の出力信号を出力する、請求項８乃至１０のいずれか１項記載の半導体装置。
前記第２回路は、前記第２入力信号が入力される第１２インバータ回路を備え、
前記第２回路は、前記第６信号として前記第３入力信号を出力し、
前記第２回路は、前記第４信号として前記第２入力信号を出力し、
前記第２回路は、前記第５信号として前記第１２インバータ回路の出力信号を出力する、請求項８乃至１０、１３のいずれか１項記載の半導体装置。