JP2004158138A - サンプリング／ホールドの方法および回路 - Google Patents
サンプリング／ホールドの方法および回路 Download PDFInfo
- Publication number
- JP2004158138A JP2004158138A JP2002323757A JP2002323757A JP2004158138A JP 2004158138 A JP2004158138 A JP 2004158138A JP 2002323757 A JP2002323757 A JP 2002323757A JP 2002323757 A JP2002323757 A JP 2002323757A JP 2004158138 A JP2004158138 A JP 2004158138A
- Authority
- JP
- Japan
- Prior art keywords
- sampling
- hold
- circuit
- holding
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
【課題】より高速にあるいはより低い消費電力で実行できるサンプリング／ホールド動作回路を提供する。
【解決手段】サンプリング／ホールド回路は、複数のサンプリング部２−１〜ｋを備える。各サンプリング部は、入力端子１−１〜ｋと出力端子３−１〜ｋを有し、そして入力端子で受けた値をサンプリングしてこのサンプル値を蓄積するとともに、この蓄積したサンプル値を出力端子３−１〜ｋに発生する。１つのホールド部６は、入力端子５と出力端子７とを有し、そして複数のサンプリング部に対し共用のものとする。多重化部４は、複数のサンプリング部の出力を多重化することによって、その任意の１つの出力がホールド部６の入力に接続されるようにする。ホールド部６が、サンプル値をホールドしてその出力７に発生する。
【選択図】 図１
【解決手段】サンプリング／ホールド回路は、複数のサンプリング部２−１〜ｋを備える。各サンプリング部は、入力端子１−１〜ｋと出力端子３−１〜ｋを有し、そして入力端子で受けた値をサンプリングしてこのサンプル値を蓄積するとともに、この蓄積したサンプル値を出力端子３−１〜ｋに発生する。１つのホールド部６は、入力端子５と出力端子７とを有し、そして複数のサンプリング部に対し共用のものとする。多重化部４は、複数のサンプリング部の出力を多重化することによって、その任意の１つの出力がホールド部６の入力に接続されるようにする。ホールド部６が、サンプル値をホールドしてその出力７に発生する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号処理に関し、特に、高速動作が要求される用途に特に適したサンプリング／ホールド動作方法および回路に関するものである。
【０００２】
【従来の技術】
従来、アナログ信号をサンプリングしホールドする回路として、サンプル／ホールド（Ｓ／Ｈ）回路を１段使用したものがある。このような１段のサンプル／ホールド回路においては、受けた入力を周期的にサンプリングしホールドする。すなわち、各Ｓ／Ｈ周期毎に、サンプリング（Ｓ）期間とこれに後続するホールド（Ｈ）期間とから成るサンプリング／ホールド（Ｓ／Ｈ）動作を繰り返す。したがって、Ｓ／Ｈ動作を繰り返し実行しているときは、Ｓ期間およびＨ期間の組から成るＳ／Ｈ期間が、その１つの終了後に次の１つが始まるという形式で、時間的に連続することになる。このような場合に、Ｓ／Ｈ動作を高速化しようとする場合、各Ｓ／Ｈ期間を短縮する必要がある。しかし、特にホールド（Ｈ）期間を短くした場合には、ホールド期間中における電圧収束に不足が生じることになる。一方、ホールド期間中におけるこの電圧収束は、ホールド動作に関わる増幅器に流れる電流を大きくすることによって速めることができるが、その電流増大によって消費電力が増すという問題も生ずる。
【０００３】
また、パイプラインＡ／Ｄコンバータにおいては、縦続接続された多数のＡ／Ｄ変換段の各々には、１つのＳ／Ｈ回路が設けられている。各変換段は、直前の変換段におけるＳ／Ｈ回路のＳ／Ｈ動作を含む変換処理の結果としての出力を受けると、これに対し別のＳ／Ｈ動作を含む変換動作を実行するように構成されている。この動作は、Ｓ／Ｈ動作のみに着目すれば、個々のＳ／Ｈ動作が、上記の１段のＳ／Ｈ回路と同様に、Ｓ／Ｈ期間がその１つの終了後に次のものが始まるという形式で時間的に連続して生起する。このため、多数のＡ／Ｄ変換段を含むＡ／Ｄコンバータ全体の変換時間は、基本的には、変換段の数にＳ／Ｈ期間を乗じた期間に影響を受けることになる。このことは、Ａ／Ｄコンバータ全体の変換を、各変換段内のＳ／Ｈ期間を短縮することによって高速化しようとする場合、上記１段のＳ／Ｈ回路の高速化のときと同様の問題が生じる。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は、より高速に実行できるサンプリング／ホールド動作の方法および回路を提供することである。
【０００５】
本発明の別の目的は、低い消費電力で実行できるサンプリング／ホールド動作の方法および回路を提供することである。
本発明のさらに別の目的は、上記のサンプリング／ホールド動作方法を用いたＡ／Ｄコンバータを提供することである。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によるサンプリング／ホールド方法では、複数のサンプリング／ホールド動作を多重化して実行すること、を特徴とする。本発明では、従来のＳ／Ｈ動作において、サンプリング動作とホールド動作とが互いに時間的に重なっていないサンプリング期間とホールド期間において実行されており、サンプリング期間中はホールド動作は行われず、またホールド期間中はサンプリング動作が行われない、ということに着目した。
【０００７】
本発明によれば、前記複数のサンプリング／ホールド動作の複数の前記サンプリング動作は、空間分割多重化するようにできる。また、前記複数のサンプリング／ホールド動作の各々は、サンプリング動作とホールド動作とを有し、前記複数のサンプリング／ホールド動作の複数の前記ホールド動作を、時分割多重化して実行するようにもできる。
【０００８】
また、本発明による、サンプリング動作を行うサンプリング期間とホールド動作を行うホールド期間とを各々有する複数のサンプリング／ホールド動作フェーズで実行するサンプリング／ホールド方法は、前記複数のサンプリング／ホールド動作フェーズにおける前記サンプリング動作を実行するステップと、前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作を時分割多重化して実行するステップと、から成る。
【０００９】
本発明によれば、少なくとも１つの前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、別の１つの前記サンプリング／ホールド動作フェーズにおける前記ホールド動作と、時間的に重なった期間において実行するようにできる。この場合、前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作は、共通のホールド手段で行うようにできる。
【００１０】
また、本発明によれば、各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、１つの入力からサンプリングすること、を含むようにできる。
【００１１】
あるいはまた、各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、２つの入力からサンプリングすること、を含むようにできる。この場合、前記２つの入力からのサンプリングは、同時に実行するようにでき、そして前記２つの入力は、１対の差動入力とすることができる。また、前記２つの入力からのサンプリングは、非同時に実行するようにできる。この場合、前記２つの入力は、１対の差動入力とすることができ、そして前記１対の差動入力は、１つのＣＤＳ信号からの２つの信号入力とすることができる。
【００１２】
また、本発明によれば、複数の前記サンプリング／ホールド動作フェーズは、１つの入力に対し、直列的に連続して実行する動作フェーズとすることができる。また、直列的に連続して実行する複数の前記サンプリング／ホールド動作フェーズは、パイプラインＡ／Ｄコンバータにおける隣接する２つのＡ／Ｄ変換段において実行するものとすることができる。さらにまた、本発明によれば、複数の前記サンプリング動作フェーズは、並列で実行するものとすることができる。
【００１３】
また、本発明によれば、前記ホールド動作は、サンプル値の増幅を含むようにできる。この場合、前記増幅は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作に対して、互いに異なった増幅度を有するようにできる。
【００１４】
さらに、本発明による、サンプリング／ホールド回路は、複数のサンプリング手段であって、各サンプリング手段が、入力と出力を有し、前記入力で受けた値をサンプリングしてこのサンプル値を蓄積するとともに、この蓄積したサンプル値を前記出力に発生するよう動作する、前記の複数のサンプリング手段と、入力と出力とを有する１つのホールド手段と、前記複数のサンプリング手段のうちの任意の１つの前記出力を、前記１つのホールド手段の前記入力に接続する多重化手段であって、これにより、前記ホールド手段が、前記サンプル値をホールドして前記ホールド手段の前記出力に発生するようにさせる、前記の多重化手段と、から成る。
【００１５】
本発明によれば、各前記サンプリング手段は、蓄積手段と、前記サンプリング手段の入力を前記蓄積手段に接続するためのサンプリング・スイッチ手段と、から成るようにできる。また、前記多重化手段は、前記複数のサンプリング手段を１つずつ順番に前記ホールド手段に接続することによって、前記複数のサンプリング手段からの複数の前記サンプル値を多重化する多重化スイッチ手段を含むようにできる。
【００１６】
また、本発明によれば、前記複数のサンプリング手段の各々は、差動形で動作する１組のサンプリング回路から成るようにできる。また、複数の前記差動形で動作するサンプリング回路組は、１つの共通のサンプリング回路を有するようにできる。また、前記ホールド手段は、２つの差動入力を有する差動増幅器から成るようにできる。前記サンプリング回路は、１つのサンプリング・スイッチ手段と、１つのキャパシタとから成るようにできる。
【００１７】
また、本発明によれば、前記複数のサンプリング手段の各々は、シングルエンド形で動作する１つのサンプリング回路から成るようにできる。
また、本発明によれば、前記ホールド手段は、増幅手段を含むようにできる。この場合、前記増幅手段は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作において異なった増幅度で動作できる可変増幅手段から成るようにできる。前記異なった増幅度は、互いに近い増幅度とすることができる。
【００１８】
また、本発明によれば、前記複数のサンプリング手段の複数の前記入力は、互いに異なった入力信号を受けるように接続することができる。あるいはまた、前記複数のサンプリング手段は、順番に配置し、前記複数のサンプリング手段のうちの最初の前記サンプリング手段の前記入力は、入力を受けるように接続し、該最初のサンプリング手段に後続する前記サンプリング手段の前記入力は、前記ホールド手段の出力に接続し、これによって該サンプリング手段が、直前の前記サンプリング手段からの前記サンプル値を前記ホールド手段を介して受けるようにすることができる。この場合、前記サンプリング手段の数は、２つとすることができる。
【００１９】
さらに、本発明のサンプリング／ホールド回路は、さらに、前記サンプリング手段の前記出力に接続したオフセット補償手段を備えるようにできる。この場合、前記オフセット補償手段は、開ループの補償回路あるいは閉ループの補償回路から成るようにできる。前記閉ループの補償回路は、前記ホールド手段の出力に接続した入力を有するようにできる。
【００２０】
【発明の実施の形態】
以下、本発明の種々の実施形態について、図面を参照して詳細に説明する。
先ず、図１を参照すると、これには、本発明のサンプリング／ホールド回路の一般化した実施形態を示している。図示のように、このサンプリング／ホールド回路は、複数のｋ個のサンプリング部２−１〜ｋと、多重化部４と、１つのホールド部６とを備えている。サンプリング部２−１〜ｋは、それぞれ入力１〜ｋを受ける入力端子１−１〜ｋと、受けた入力をサンプリングしてそのサンプル値を蓄積すると共に、この蓄積したサンプル値を出力する出力端子３−１〜ｋを備えている。多重化部４は、これら出力端子３−１〜ｋに接続したｋ個の入力を有し、そしてこれらｋ個の入力のうちの１つを任意の順序で選択してその出力に接続する。多重化部４のこの出力に接続した入力端子５を有するホールド部６は、サンプリング部２−１〜ｋのうちの１つからのサンプル値を受け、そしてこのサンプル値をホールドした出力をその出力端子７に発生する。尚、キャパシタのようなサンプル値を蓄積する蓄積器は、一般的には、サンプリング時にはサンプリング部側に含まれ、ホールド時にはホールド部側に含まれると考えられるが、本明細書では、説明を分かりやすくするため、そのような蓄積器は、サンプリング部の側に含まれ、ホールド部には含まれないものとする。
【００２１】
図１のサンプリング／ホールド回路では、ｋ個のサンプリング部２−１〜ｋは空間分割多重化しているため、サンプリング／ホールド回路全体としては、多重化したｋ個のサンプリング／ホールド動作フェーズを有している。各動作フェーズでは、ｋ個のサンプリング部２−１〜ｋの各々と１つのホールド部６との組み合わせにより、１つのサンプリング／ホールド動作を実行する。また、各動作フェーズ間では、ホールド部６はｋ個のサンプリング部２−１〜ｋに対し時分割多重化して使用するため、各動作フェーズにおけるホールド動作は、他の動作フェーズにおけるホールド動作とは互いに時間的に重ならない期間中に実行される。このような多重化サンプリング／ホールド動作フェーズにおいては、サンプリング部２−１〜ｋは、その空間分割多重化のため、それらのサンプリング動作は、ｋ個のサンプリング部間において、同時にあるいは非同時に実行させることができ、しかも、各動作フェーズにおけるサンプリング動作は、別の動作フェーズにおけるホールド期間中に実行することができるようになる。この結果、２以上のサンプリング／ホールド動作を従来よりも短期間に実行することができる。これは、従来のサンプリング／ホールド回路では行えなかったものである。
【００２２】
図１に示した一般化したサンプリング／ホールド回路は、さらに、種々の具体的な形態をとることができる。すなわち、回路構成を、不平衡形あるいは平衡形としたり、またサンプリング／ホールド回路内の動作を、シングルエンド動作としたりあるいは差動形動作としたりすることができる。あるいはまた、複数のサンプリング部を、動作上、並列に配置したり、あるいは直列に配置したりすることもできる。
【００２３】
以下、図２〜図７を参照して、これら種々の形態の回路構成について説明する。尚、図２〜図７において、図１と同様の要素には、図１で使用した参照番号に記号“Ａ”〜“Ｆ”を付している。
【００２４】
先ず、図２は、図１の構成をより具体化した１実施形態のサンプリング／ホールド回路Ａを示している。図２に示したこのサンプリング／ホールド回路Ａは、不平衡形、すなわちシングルエンドの回路構成を有するものである。このため、図１のサンプリング部２−１〜ｋの各々は、１つのサンプリング回路２Ａ−１〜ｋの対応するもので構成されている。ここで、各サンプリング回路は、サンプリング・スイッチと、蓄積器として作用するキャパシタとから構成することができる。このシングルエンド形の回路構成においても、図１で述べた多重化の効果を得ることができる。
【００２５】
図３は、図１の構成をより具体化した別の実施形態のサンプリング／ホールド回路Ｂを示している。この図３に示した回路は、不平衡形の回路構成を有しているが、回路内部の動作は、差動形となっている。この回路は、ＣＣＤからのＣＤＳ（相関二重サンプリング）信号のように、１つの信号に２つの信号成分（例えば基準電圧レベルと、入力電圧レベル）が含まれており、そしてそれら信号成分の差がデータとして使用されるような場合に適している。この場合、図３に示したように、図１のサンプリング部２−１〜ｋに対応するサンプリング部２Ｂ−１〜ｋの各々は、１対のサンプリング回路２Ｂｘ−１および２Ｂｙ−１、２Ｂｘ−２および２Ｂｙ−２…２Ｂｘ−ｋおよび２Ｂｙ−ｋの対応するものから構成されている。各１対のサンプリング回路は、共通の１つの入力端子１Ｂ−１〜ｋを有し、そして差動動作のため、１対の差動出力端子３Ｂｘ−１および３Ｂｙ−１、３Ｂｘ−２および３Ｂｙ−２…３Ｂｘ−ｋおよび３Ｂｙ−ｋの対応するものを有している。多重化部４Ｂは、これらｋ個の１対のサンプリング回路出力を受け、そしてそれらのうちの任意の１対の出力を選択して、ホールド部６Ｂの１対の入力端子５Ｂｘおよび５Ｂｙに供給する。ホールド部６Ｂは、ホールドした出力を１つの出力端子７Ｂに出力する。尚、この１つの出力端子は、差動動作のために１対の差動出力端子とすることもできる。この図３に示した回路構成では、１対のサンプリング回路は、ＣＤＳ信号のような２つの時間的にずれた信号成分部分を有する信号からサンプリングするため、互いに時間的に重ならないサンプリング期間を有している。また、異なった対のサンプリング回路は、互いに同じ期間あるいは異なった期間にサンプリング動作を行うようにできる。
【００２６】
次に、図４は、図１の構成をより具体化したさらに別の実施形態のサンプリング／ホールド回路Ｃを示している。この回路は、図３の回路と類似しており、異なっている点は、平衡形の回路構成のため、図１のサンプリング部に対応する各サンプリング部２Ｃ−１〜ｋがそれぞれ有する１対のサンプリング回路２Ｃｘ−１および２Ｃｙ−１…２Ｃｘ−ｋおよび２Ｃｙ−ｋの各々が、互いの１対の入力端子１Ｃｘ−１および１Ｃｙ−１…１Ｃｘ−ｋおよび１Ｃｙ−ｋを備えていることである。これにより、各対のサンプリング回路の一方（例えば２Ｃｘ−１…または２Ｃｘ−ｋ）は、正側の差動入力（入力１ｐ〜ｋｐの対応するもの）を受け、そして他方のサンプリング回路（例えば２Ｃｙ−１…または２Ｃｙ−ｋ）が負側の差動入力（入力１ｎ〜ｋｎの対応するもの）を受けることになる。この回路の場合、各対のサンプリング回路は、互いに一致するあるいは重なるサンプリング期間を有することもできる。尚、出力端子７Ｃは、必要に応じて１対の差動出力端子とすることができる。
【００２７】
次に、図５は、並列配置の回路構成の１実施形態であるサンプリング／ホールド回路Ｄを示している。この回路が図３の回路と異なっている点は、各対のサンプリング回路２Ｄｘ−１および２Ｄｙ−１…２Ｄｘ−ｋおよび２Ｄｙ−ｋの入力端子がすべて互いに接続されて１つの入力端子１Ｄに接続していることである。したがって、すべてのサンプリング回路は、互いに並列に配置され、しかも互いに重ならない期間においてサンプリング動作を行うような構成になっている。さらに、別の例として、図２〜図４に示したものも、並列配置の構成を備えている。
【００２８】
この図５と同様にして、図４のサンプリング／ホールド回路において、正側入力端子１Ｃｘ−１〜１Ｃｘ−ｋとを互いに接続し、そして負側入力端子１Ｃｙ−１…１Ｃｙ−ｋを互いに接続することにより、図５の回路の平衡回路構成を形成することもできる。
【００２９】
次に、図６は、直列配置あるいは循環形配置の１実施形態のサンプリング／ホールド回路Ｅを示している。この回路では、ｋ個のサンプリング部２Ｅ−１〜ｋのうちの最初のサンプリング部２Ｅ−１の入力端子１Ｅ−１のみが、入力を受けるように接続しており、そして残りのサンプリング部２Ｅ−２〜ｋの入力端子１Ｅ−２〜ｋは、ホールド部６Ｅの出力端子７Ｅにそれぞれ接続している。このサンプリング／ホールド回路Ｅは、最初のサンプリング部２Ｅ−１からのホールドされたサンプル値を、次に続くサンプリング部２Ｅ−２がホールド部６Ｅを介して受け、そしてこれに対し、別のサンプリング／ホールド動作をする。同様にして、このサンプリング／ホールド動作結果を、さらに次のサンプリング部２Ｅ−３（図示せず）がホールド部６Ｅを介して受け、そしてこれに対し更に別のサンプリング／ホールド動作を行い、以下、この動作を繰り返す。最後のサンプリング部２Ｅ−ｋは、以上のようにして受けたホールド部からの出力を受け、そしてこれに対し最後のサンプリング／ホールド動作を行った結果が、出力端子７Ｅに発生する。このように、多数のサンプリング部のこの特定の接続方法により、多数のサンプリング／ホールド動作を直列あるいは循環形式で接続する。このような直列接続構成の場合、サンプリング／ホールド回路内の任意の場所、例えばホールド部６Ｅ内に、増幅その他の信号処理手段を含めることにより、同じ信号処理を繰り返し入力端子に１Ｅ−１に受けた入力に対し適用することができる。また、繰り返し適用する信号処理は、全く同じである必要はなく、各サンプリング／ホールド動作毎に、増幅度等を変化させること等によって適用する信号処理を変化させることができる。図６に示した回路構成は、後述するように、特にパイプラインＡ／Ｄコンバータにおける多数のＡ／Ｄ変換段において使用するのに適している。
【００３０】
図７は、図６の直列配置構成を簡略化した交差配置のサンプリング／ホールド回路Ｆを示している。この回路では、サンプリング部はｋ個ではなく２個のみ設けている。図７に示した配置では、サンプリング部２Ｆ−１が最初に１つの入力を受けた後は、この１つの入力に関して、ホールド部６Ｆの出力をサンプリング部２Ｆ−１とサンプリング部２Ｆ−２とが交互に受けるように構成し、そして所定の回数だけサンプリング／ホールド動作が連続して実行した後に、出力端子７Ｆから出力するようにする。この出力の後、再び、サンプリング部２Ｆ−１は、新たな入力を受けるように接続する。この配置では、２個のサンプリング部のみで、３以上の任意の数のサンプリング／ホールド動作を連続して実行することができる。
【００３１】
次に、図８〜図１６を参照して、図５のサンプリング／ホールド回路Ｄをより具体化した種々の実施形態のサンプリング／ホールド回路について説明する。尚、これら種々の回路は、図５の回路において２つのサンプリング部、すなわち２対のサンプリング回路を備えたものに対応するものであり、そして入力に、ＣＤＳ（相関二重サンプリング）信号入力であるアナログ信号ＶＩＮを受けるように接続している。尚、ＣＤＳ信号であるアナログ信号ＶＩＮは、その１周期の前半部分が基準電圧レベルＶｒを有し、そして後半部分がデータ電圧レベルＶｉを有している。これら電圧レベル間の差が、信号すなわちデータを表している。
【００３２】
先ず、図８を参照すると、これには、第１の実施形態であるサンプリング／ホールド回路Ｄ１を示している。この回路Ｄ１においては、第１と第２から成る２つの多重化したサンプリング／ホールド動作フェーズで動作する２対の差動動作するサンプリング回路を備えている。一方の対の差動動作するサンプリング回路、すなわち第１サンプリング／ホールド動作フェーズ用のサンプリング回路対は、キャパシタ１１８と、入力とキャパシタ１１８の一端間に接続したスイッチ１０２（サンプリング制御クロックＣＫ１Ａで作動）と、キャパシタ１１８の他端と基準電圧ＬＰとの間に接続したスイッチ１１３（クロックＣＫ１Ａで作動）とから成る１つの正側サンプリング回路ＳＰ１ｐと、キャパシタ１１９と、入力とキャパシタ１１９の一端間に接続したスイッチ１０３（サンプリング制御クロックＣＫ２Ａで作動）と、キャパシタ１１９の他端と基準電圧ＬＰより負の基準電圧ＬＭとの間に接続したスイッチ１１５（クロックＣＫ２Ａで作動）とから成る１つの負側サンプリング回路ＳＰ１ｎと、で構成されている。同様にして、他方の対の差動動作するサンプリング回路、すなわち第２のサンプリング／ホールド動作フェーズ用のサンプリング回路対は、同様の回路接続形態で、キャパシタ１１７と、スイッチ１０１（サンプリング制御クロックＣＫ１Ｂで作動）と、スイッチ１１４（クロックＣＫ１Ｂで作動）とから成る１つの正側サンプリング回路ＳＰ２ｐと、キャパシタ１２０と、スイッチ１０４（サンプリング制御クロックＣＫ２Ｂで作動）と、スイッチ１１６（クロックＣＫ２Ｂで作動）とから成る１つのサンプリング回路ＳＰ２ｎと、で構成されている。また、多重化部として、サンプリング回路ＳＰ１ｐからのサンプル値を受けるため、１対のスイッチ、すなわち、キャパシタ１１８とスイッチ１１３との接続点と差動増幅器の非反転入力との間に接続したスイッチ１１０（ホールド制御クロックＣＫ３Ａで作動）と、キャパシタ１１８とスイッチ１０２との接続点と差動増幅器の反転出力との間に接続したスイッチ１０６（クロックＣＫ３Ａで作動）とを備えている。また、サンプリング回路ＳＰ１ｎからのサンプル値を受けるため、１対のスイッチ、すなわち、キャパシタ１１９とスイッチ１１５との接続点と差動増幅器の反転入力との間に接続したスイッチ１１１（クロックＣＫ３Ａで作動）と、キャパシタ１１９とスイッチ１０３との接続点と差動増幅器の非反転出力との間に接続したスイッチ１０７（クロックＣＫ３Ａで作動）とを備えている。同様にして、多重化部として、同様の接続形態で、サンプリング回路ＳＰ２ｐからのサンプル値を受けるため、１対のスイッチ１０９と１０５（双方ともホールド制御クロックＣＫ３Ｂで作動）を備え、また、サンプリング回路ＳＰ２ｎからのサンプル値を受けるため、１対のスイッチ１１２と１０８（双方ともクロックＣＫ３Ｂで作動）とを備えている。ホールド部としては、図示のように、非反転入力と反転入力を有し、また反転出力と非反転出力とを有する差動増幅器ＡＭＰを備え、そして反転出力と非反転出力間に、ホールドされた出力が発生される。ここで、ＬＰ，ＬＭは、基準となる電圧レベル（例えば、黒レベルの電圧レベル）を決めるための電圧であり、例えば、Ｖｒ＝１．５Ｖ，Ｖｉ＝０．５〜１．５Ｖの場合、ＬＭ＝０．５Ｖ，ＬＰ＝１．０Ｖに設定することができる。この場合、差動増幅器ＡＭＰの出力電圧ＯＵＴ（＝（Ｖｒ−Ｖｉ）−（ＬＰ−ＬＭ））は、ＯＵＴ＝（１．５−Ｖｉ）−０．５＝−０．５〜０．５となる差動出力が得られる。
【００３３】
次に、図９を参照して、上記回路構成を有する図８のサンプル／ホールド回路Ｄ１の動作を説明する。図示のように、この回路の動作を制御する２つの基本クロックＣＫ１，ＣＫ２がある。これらクロックは、入力信号ＶＩＮと同じ周期を有し、そしてデューティー比が２５パーセントで、しかも互いに１８０度位相が遅れている。これにより、これら２つのクロックのローの期間は、図示のように、クロックの１／４周期の期間でしかも隣接する同じ周期の期間とは１／４周期離間した４つのサンプリング期間ｔ１ａ、ｔ２ａ、ｔ１ｂ、ｔ２ｂを定める。これらは、サンプリング制御クロックＣＫ１Ａ，ＣＫ２Ａ，ＣＫ１Ｂ，ＣＫ２Ｂにより定められる。すなわち、クロックＣＫ１Ａは、クロックＣＫ１の奇数番目のロー期間のみの間ローになり、そしてクロックＣＫ２Ａは、クロックＣＫ２の奇数番目のロー期間の間のみローとなる、一方、クロックＣＫ１Ｂは、クロックＣＫ１の偶数番目のローの間のみローになり、そしてクロックＣＫ２Ｂは、クロックＣＫ２の偶数番目のローの間のみローとなる。また、クロックＣＫ２のハイの期間は、ホールド期間を定める。すなわち、ホールド制御クロックＣＫ３Ａは、クロックＣＫ２の奇数番目のローに続くハイの間すなわち奇数番目のハイの期間（ｔ３ａ）の間ハイとなり、そしてホールド制御クロックＣＫ３Ｂは、偶数番目のハイの期間（ｔ３ｂ）の間ハイとなる。これらクロックにより、２つのサンプリング／ホールド動作フェーズが定められ、１つの動作フェーズは、２つのサンプリング期間と１つのホールド期間（ｔ１ａ−ｔ２ａ−ｔ３ａと，ｔ１ｂ−ｔ２ｂ−ｔ３ｂ）から成り、そして１回のサンプリング／ホールド動作は、クロックＣＫ１の２周期に相当するの長さであり、そして２つのサンプリング／ホールド動作フェーズは、互いに基本クロックＣＫ１の１周期分ずれている。また、１つのホールド期間と１つのサンプリング期間とが多重化されて時間的に重なっている。
【００３４】
このサンプル／ホールド回路Ｄ１の全体の動作について説明すると、期間ｔ１ａにおいて、スイッチ１１３と、スイッチ１０２がクロックＣＫ１Ａにより閉じることにより正側サンプリング回路ＳＰ１ｐが作動して、アナログ信号ＶＩＮの基準電圧Ｖｒ１と基準電圧ＬＰとの差分（Ｖｒ１−ＬＰ）がキャパシタ１１８に蓄積される。このとき、スイッチ１１０は開いている（クロックＣＫ３Ａはロー）。次に期間ｔ２ａにおいて、スイッチ１１５と、スイッチ１０３がクロックＣＫ２Ａによって閉じることにより負側サンプリング回路ＳＰ１ｎが作動して、アナログ信号ＶＩＮのデータ電圧Ｖｉ１と基準電圧ＬＭとの差分（Ｖｉ１−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている（クロックＣＫ３Ａは同じくロー）。期間ｔ３ａにおいて、クロックＣＫ３Ａによりスイッチ１０６と、スイッチ１０７と、スイッチ１１０と、スイッチ１１１とが閉じることにより、差動増幅器ＡＭＰから（Ｖｒ１−Ｖｉ１）−（ＬＰ−ＬＭ）なる電圧が出力される。期間ｔ３ａは期間ｔ２ａの終わりのエッジから、次の期間ｔ２ｂの始まりのエッジまで取ることができる。次に、期間ｔ１ｂにおいて、スイッチ１１４と、スイッチ１０１がクロックＣＫ１Ｂによって閉じることにより別の正側サンプリング回路ＳＰ２ｐが作動して、アナログ信号ＶＩＮの基準電圧Ｖｒ２と基準電圧ＬＰとの差分（Ｖｒ２−ＬＰ）がキャパシタ１１７に蓄積される。このとき、スイッチ１０９は開いている（クロックＣＫ３Ｂはロー）。次に期間ｔ２ｂにおいて、スイッチ１１６と、スイッチ１０４がクロックＣＫ２Ｂによって閉じることにより別の負側サンプリング回路ＳＰ２ｎが作動して、アナログ信号ＶＩＮのデータ電圧Ｖｉ２と基準電圧ＬＭとの差分（Ｖｉ２−ＬＭ）がキャパシタ１２０に蓄積される。このとき、スイッチ１１２は開いている（クロックＣＫ３Ｂはまだロー）。期間ｔ３ｂにおいて、クロックＣＫ３Ｂによりスイッチ１０５と、スイッチ１０８と、スイッチ１０９と、スイッチ１１２とが閉じることにより、差動増幅器ＡＭＰから（Ｖｒ２−Ｖｉ２）−（ＬＰ−ＬＭ）なる電圧が出力される。期間ｔ３ｂは期間ｔ２ｂの終わりのエッジから、次の期間ｔ２ｃの始まりのエッジまで取ることができる。
【００３５】
このように、２系統のキャパシタ群−スイッチ群、すなわち各々１対のサンプリング回路から成る２つのサンプリング部を用意することによって、交互にアナログ信号の取り込みと保持を行うことができる、すなわち１つのサンプリング／ホールド動作フェーズのホールド期間中に別のサンプリング／ホールド動作フェーズのサンプリング動作を実行することができるため、ホールド期間ｔ３を長く確保することができる。この結果、信号処理の高速化及び低消費電力化を図ることができる。
【００３６】
次に、図１０は、開ループのオフセット補償を付加した１実施形態のサンプル／ホールド回路Ｄ２を示している。この回路Ｄ２は、図８の回路とほぼ同じであり（同じ要素には、同じ参照番号を付している）、異なっている点は、正側基準電圧として２つの別個の基準電圧ＬＰＡ，ＬＰＢと、そして負側基準電圧として２つの別個の基準電圧ＬＭＡ，ＬＭＢを設けている点である。この回路構成は、２系統すなわち２つのサンプリング部（１対のサンプリング回路から成るもの）の間で保持電圧すなわち蓄積電圧のばらつきが問題になる場合に有利である。すなわち、このばらつきはそれぞれキャパシタ１１７と１１８、もしくはキャパシタ１１９と１２０、スイッチ１０１と１０２、スイッチ１０３と１０４、スイッチ１０５と１０６、スイッチ１０７と１０８、スイッチ１１３と１１４、スイッチ１１５と１１６の間のばらつきに起因して生じる。図１０に示したサンプル／ホールド回路Ｄ２を用いることにより、保持電圧間のＤＣオフセットを補正することが可能になる。この補正は、具体的には、基準電圧ＬＰＡとＬＰＢ、もしくは基準電圧ＬＭＡとＬＭＢを個別に調整することにより、ＤＣオフセット電圧を補正することができる。
【００３７】
次に、図１１は、閉ループのフィードバック形オフセット補償回路を設けたサンプル／ホールド回路Ｄ３を示している。この回路Ｄ３は、図１０の回路と異なり、図８の回路Ｄ１において、正側基準電圧のみをＬＰＡ，ＬＰＢの２つに分離し、そしてこれら２つの基準電圧を閉ループのフィードバック形オフセット電圧補償回路１３７で供給するように構成している。これ以外の点は、図８の回路と同じであり、したがって同じ要素には同じ参照番号を付してある。
【００３８】
詳細には、差動増幅器ＡＭＰの出力をＡ／Ｄ変換するＡ／Ｄコンバータ１２１と、このコンバータのデジタル出力１３０を受けるオフセット電圧補償回路１３７とを設けている。オフセット電圧補償回路１３７の入力は、Ａ／Ｄコンバータ１２１を介して差動増幅器ＡＭＰの出力に接続している。さらに詳細には、Ａ／Ｄコンバータ１２１は、取り込まれたアナログ信号ＶＩＮがホールド期間ｔ３ａ，ｔ３ｂ，…（図９参照）で順次差動増幅器ＡＭＰから出力されるアナログ電圧をデジタル出力１３０にＡ／Ｄ変換する。このデジタル出力１３０を受けるオフセット電圧補償回路１３７は、そのＡ／Ｄ変換結果１３０と所定の基準値１２７を減算手段１２６により減算して、その差分をスイッチ１２８またはスイッチ１２９でＤ／Ａコンバータ１２２または１２３に接続する。Ｄ／Ａコンバータ１２２または１２３は、その差分をＤ／Ａ変換した後に、それぞれバッファ１２４および１２５を介して、２つのサンプリング回路の出力に供給する正側基準電圧ＬＰＡ及びＬＰＢにフィードバックし、これによって、Ａ／Ｄ変換した結果１３０が予め設定した上記基準値１２７に等しくなるように制御する。尚、スイッチ１２８と１２９は、例えばＣＣＤデバイスからのＣＤＳ信号における、基準レベルを調整するために設けられた１０画素〜５０画素程度の期間において選択的に開閉を行うように制御される。この基準レベル調整用の期間において、アナログ入力信号ＶＩＮとして、例えば黒基準レベルのような基準電圧が入力される。尚、このオフセット補償回路１３７は、その基準レベル調整用期間中に決定した基準電圧ＬＰＡ，ＬＰＢを発生するのに必要な補償用データを記憶し、そしてその期間経過後は、次の基準レベル調整用期間に至るまで、この補償用データに基づき一定の基準電圧ＬＰＡ，ＬＰＢを発生し続ける。このようにして、このオフセット電圧補償回路１３７を基準電圧ＬＰＡ、ＬＰＢを供給しかつそれら基準電圧へのフィードバックを行うように接続することにより、負側基準電圧は、図１０のようにＬＭＡとＬＭＡの２つの分離する必要はなく、共通化したままとすることができる。
【００３９】
次に、図１２は、閉ループのフィードフォワード形オフセット補償回路を備えたサンプル／ホールド回路Ｄ４を示している。この回路Ｄ４は、図１１の回路と異なり、図８の回路Ｄ１に対し、差動増幅器ＡＭＰの出力側に、デジタル演算によるＤＣオフセット補償をフィードバック形式ではなくフィードフォワード形式で設けている。これ以外の点は、図８の回路および図１１の回路の一部と同じであり、したがって同じ要素には同じ参照番号を付してある。
【００４０】
詳細には、差動増幅器ＡＭＰの出力をＡ／Ｄ変換するＡ／Ｄコンバータ１２１と、このコンバータのデジタル出力１３０を受けるオフセット電圧補償回路１３８とを設けている。オフセット電圧補償回路１３８の入力は、図１１の場合と同様に、Ａ／Ｄコンバータ１２１を介して差動増幅器ＡＭＰの出力に接続している。Ａ／Ｄコンバータ１２１は、取り込まれたアナログ信号ＶＩＮがホールド期間ｔ３ａ，ｔ３ｂ，…（図９参照）で順次差動増幅器ＡＭＰから出力されるアナログ電圧をデジタル出力１３０にＡ／Ｄ変換する。このデジタル出力１３０を受けるオフセット電圧補償回路１３８は、このＡ／Ｄ変換結果１３０と基準値１２７を減算手段１２６により減算して、その差分をスイッチ１２８または１２９でデジタル・フィルタ回路１３１または１３２に入力する。デジタル・フィルタ回路１３１または１３２は、入力されたこのデジタル値に対してローパス・フィルタ処理もしくは平均化処理を行い、そしてその結果をスイッチ１３４またはスイッチ１３３を介して、Ａ／Ｄコンバータ１２１の出力を一方の入力に受ける加算器１３５の他方の入力にフィードフォワードする。このフィードフォワード制御により、加算器１３５の出力であるＡ／Ｄ変換結果であるデジタル出力１３６が、予め設定された基準値１２７に等しくなるように制御する。ここで、スイッチ１２８、フィルタ回路１３１、スイッチ１３４の組は、一つの処理系統を構成し、順次信号処理がなされ、そしてスイッチ１２９、フィルタ回路１３２、スイッチ１３３の組は、他の処理系統を構成する。このオフセット補償回路１３８自体の調整も、図１１のものと同様に、基準レベル調整用の期間において行うことができる。
【００４１】
次に、図１３は、図８のサンプリング／ホールド回路Ｄ１の回路構成をより簡単にした実施形態のサンプリング／ホールド回路Ｄ５を示している。この回路Ｄ５においては、図示のように、基準電圧Ｖｒについてだけ、２系統のサンプリング回路ＳＰ１ｐ、ＳＰ２ｐ（キャパシタとスイッチ手段）を設けており、データ電圧Ｖｉ側は、１つの共通のサンプリング回路ＳＰｎしか設けていない。すなわち、２対の正側および負側サンプリング回路のうちの負側サンプリング回路を共通にした構成であり、したがって、図８の回路におけるキャパシタ１２０，スイッチ１０４，１１２，１０８，１１６に相当する要素は省いている。この回路構成は、入力データ電圧Ｖｉ用のキャパシタを含むサンプリング回路を１つ省略できるので、回路を小型化したい場合に適している。
【００４２】
図１４のタイミング図を参照して、図１３に示した回路Ｄ５の動作を説明する。図示から分かるように、基本クロックＣＫ１，ＣＫ２，ＣＤＳ信号ＶＩＮ、サンプリング制御クロックＣＫ１Ａ，ＣＫ１Ｂ、ホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂは、図９のものと同じである。異なっているのは、共通の負側サンプリング回路のサンプリングを制御するクロックＣＫ３が、図９のクロックＣＫ２ＡとＣＫ２Ｂを組み合わせもの、すなわち基本クロックＣＫ２に等しくした点にあり、図９のクロックＣＫ２ＡまたはＣＫ２Ｂと比べサンプリングを２倍のレートで行わせるよう働く。詳細には、スイッチ１１３，１０２は、クロックＣＫ１Ａで開閉制御され、スイッチ１１４，１０１は、クロックＣＫ１Ｂで開閉制御される。スイッチ１１５，１０３はクロックＣＫ２で開閉制御される。また、スイッチ１０５，１０９は、クロックＣＫ３Ａで、スイッチ１０６，１１０は、クロックＣＫ３Ｂで、スイッチ１０７，１１１は、クロックＣＫ３で、それぞれ開閉制御される。第１動作フェーズにおける正側サンプリング期間ｔ１ａにおいて、スイッチ１１３と、スイッチ１０２がクロックＣＫ１Ａ＝０（ロー）で閉じることにより、アナログ信号ＶＩＮの基準電圧Ｖｒ１と基準電圧ＬＰとの差分（Ｖｒ１−ＬＰ）がキャパシタ１１８に蓄積される。このとき、スイッチ１１０は開いている。次に、第１動作フェーズにおける負側サンプリング期間ｔ２において、スイッチ１１５と、スイッチ１０３がクロックＣＫ２＝０で閉じることにより、アナログ信号ＶＩＮのデータ電圧Ｖｉ１と基準電圧ＬＭとの差分（Ｖｉ１−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている。第１動作フェーズにおけるホールド期間ｔ３ａにおいて、スイッチ１０６とスイッチ１１０がクロックＣＫ３Ａ＝１（ハイ）で閉じ、スイッチ１０７とスイッチ１１１がクロックＣＫ３＝１で閉じることにより、差動増幅器ＡＭＰから（Ｖｒ１−Ｖｉ１）−（ＬＰ−ＬＭ）なる電圧が出力される。第１動作フェーズのホールド期間ｔ３ａに重なり合う第２動作フェーズの正側サンプリング期間ｔ１ｂにおいて、スイッチ１１４とスイッチ１０１がクロックＣＫ１Ｂ＝０で閉じることにより、アナログ信号ＶＩＮの基準電圧Ｖｒ２と基準電圧ＬＰとの差分（Ｖｒ２−ＬＰ）がキャパシタ１１７に蓄積される。このとき、スイッチ１０９は開いている。次に、第２動作フェーズにおける負側サンプリング期間ｔ２において、スイッチ１１５と、スイッチ１０３がクロックＣＫ２＝０で閉じることにより、アナログ信号ＶＩＮのデータ電圧Ｖｉ２と基準電圧ＬＭとの差分（Ｖｉ２−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている。第２動作フェーズのホールド期間ｔ３ｂにおいて、スイッチ１０５とスイッチ１０９がクロックＣＫ３Ｂ＝１で閉じ、スイッチ１０７とスイッチ１１１がクロックＣＫ３＝１で閉じることにより、差動増幅器ＡＭＰから（Ｖｒ２−Ｖｉ２）−（ＬＰ−ＬＭ）なる電圧が出力される。
【００４３】
図１３に示したこの実施形態の回路Ｄ５では、基準電圧に対するサンプリング回路についてだけ２系統分を備えるので、クロック発生回路が容易になり、またキャパシタとスイッチの数が減ることで、チップ面積も減少する。さらに、２系統のサンプリング回路間におけるキャパシタとスイッチのばらつきから生じる２系統間のＤＣオフセット誤差も、図８の実施形態の回路Ｄ１と比較して減少する。尚、図１３に示した実施形態では、正側の差動入力について２系統のサンプリング回路および多重化用のスイッチを設けているが、負側の差動入力についてだけ２系統のサンプリング回路および多重化用のスイッチを設けることも可能である。例えば、本例では、入力電圧Ｖｉ側についてのみ、２系統にすることもできる。また、図１３の回路Ｄ５に対しては、図１０，図１１，図１２に示したようなオフセット補償回路を同様に設けることもできる。
【００４４】
次に、図１５は、コモンモード・フィードバック回路を２回路備えたサンプリング／ホールド回路Ｄ６を示している。この回路Ｄ６は、期間ｔ３のホールド期間を基本クロックの１周期分に拡張したことを特徴としている。すなわち、第１動作フェーズ用のコモンモード・フィードバック回路１５０（図１５の上側に図示）と、第２動作フェーズ用のコモンモード・フィードバック回路１５２（図１５の下側に図示）は、共に、差動増幅器ＡＭＰを構成する演算増幅器のバイアス電流トランジスタのゲート電極すなわちコモンモード端子（図示せず）と演算増幅器の反転出力および非反転出力との間に接続され、これにより、その演算増幅器の出力コモンモード電圧を所望のレベルに安定化するようにする。このバイアス電流トランジスタは、演算増幅器のコモンモード電圧を定めるためのトランジスタであり、ゲート端子にコモンモード電圧を制御する所定のバイアス電圧が印加される。尚、これらコモンモード・フィードバック回路１５０，１５２は、各々の周知の構成のものであって、コモンモード端子と反転出力間およびコモンモード端子と非反転出力間の各々に対し、２つの並列接続のキャパシタが選択的に接続されるように設け、そして、一方の動作フェーズのホールド期間中にその接続を行い、そして他方の動作フェーズのホールド期間中にその接続を遮断する。コモンモード・フィードバック回路１５０，１５２において、端子１４２にはコモンモード電圧が印加され、端子１４３には演算増幅器のバイアス電流トランジスタのゲート端子に印加するためのバイアス電圧が印加される。この端子１４３に印加されるバイアス電圧が所定の値に調整されてバイアス電流トランジスタのゲート端子に印加されることで、コモンモード電圧が制御される。尚、フィードバック回路１５０と１５２とでは、選択的接続のための２群のスイッチを設けており、これら２群のスイッチの開閉を制御する信号１４０，１４１については、信号１４０にクロックＣＫ３Ａを使用し、信号１４１にクロックＣＫ３Ｂを使用する。
【００４５】
さらに図１６のタイミング図を参照して、図１５の回路Ｄ６の動作を説明する。尚、図から分かるように、基本クロックＣＫ１，ＣＫ２，ＣＤＳ信号ＶＩＮは、図９のものと同じである。また、サンプリング制御クロックＣＫ１Ａ，ＣＫ２Ａ，ＣＫ１Ｂ，ＣＫ２Ｂ、およびホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂも、図９のものと同様であり、そして図８内の各スイッチに対応する図１５の各スイッチを制御して、図８のものと同様の動作を実現する。ただし、図９のものと異なっているのは、ホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂが、基本クロックＣＫ１の１周期の持続期間を有しており、しかも第１および第２動作フェーズの一方の正側サンプリング期間（例：ｔ１ａ）の開始時からその他方の正側サンプリング期間（例：ｔ１ｂ）の開始時まで持続している。この点については、図９では、第１および第２動作フェーズの一方の負側サンプリング期間（例：ｔ２ａ）の終了時からその他方の負側サンプリング期間（例：ｔ２ｂ）の開始時までの３／４周期の期間持続しているのと異なっている。図１６から明らかなように、１対のサンプリング期間と１つのホールド期間とが完全に多重化されて時間的に重なっている。
【００４６】
サンプリング／ホールド回路Ｄ６の動作上の相違点についてのみ詳細に説明すると、図１５に示すアナログ入力ＶＩＮを２つのサンプリング／ホールド動作フェーズでサンプリング／ホールドする一方で、第１動作フェーズ用のクロック１４１（すなわちクロック信号ＣＫ３Ａ）および第２動作フェーズ用のクロック１４０（すなわちクロック信号ＣＫ３Ｂ）により、第１動作フェーズのホールド期間中においてホールド出力を発生している間に、第１動作フェーズ用のコモンモード・フィードバック回路１５０内の右側のキャパシタの充電を行い、そして第２動作フェーズのホールド期間中に、右側のキャパシタに充電された電荷を左側のキャパシタに転送する。第１動作フェーズのホールド期間に非反転出力と反転出力からなるコモンモード電圧が所望のコモンモード電圧からずれている場合、その差分が演算増幅器のトランジスタのゲート電極に印加され、ホールド出力のコモンモード電圧が所望のコモンモード電圧になるように調整される。第２動作フェーズにホールド期間中においてホールド出力を発生している間は、第２動作フェーズ用のコモンモード回路１５２に関して上記の動作を繰り返す。こうした回路構成により、１周期分の、すなわち図８の回路よりも長いホールド時間を確保できるので、サンプリング／ホールド動作の一層の高速化、あるいは一層の消費電力低減を実現することができる。
【００４７】
次に、図１７を参照して、図６の直列（循環）型配置タイプのものをより具体化した１実施形態のサンプリング／ホールド回路Ｅ１を説明する。この回路Ｅ１は、特に図１８に示したようなパラレルＡ／Ｄコンバータ（ＡＤＣ）において、その多数の縦続接続されたＡ／Ｄ変換段のうちの２つの隣接変換段における処理を実行させるのに適している。
【００４８】
ここで、先ず図１８を参照して従来のパラレルＡＤＣについて概略を説明すると、図示のように、パラレルＡＤＣは、アナログ入力ＩＮを容量結合を介して受けるサンプリング／ホールド回路ＳＨから成る初段と、そして第２段（ｓｔａｇｅ２）、第３段等から成る多数のＡ／Ｄ変換段を備えている。第２変換段は、加算器と、２倍のゲインの増幅器と、サンプリング／ホールド回路ＳＨと、そして１．５ビットのフラッシュＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータとから構成されている。加算器は、図示のように、前段のサンプリング／ホールド回路ＳＨからの出力（ＳＨ−ｏｕｔ１として図示）を加算用入力に受け、そして減算用入力に、１．５ビットのフラッシュＡ／Ｄコンバータの２ビット出力を１．５ビットＤ／ＡコンバータでＤ／Ａ変換した結果の出力を受け、そしてその加算結果を増幅回路を介してサンプリング／ホールド回路に供給する。このサンプリング／ホールド回路の出力（ＳＨ−ｏｕｔ２として図示）は、次段である第３変換段の入力として使用される。尚、第３段以降の変換段の回路構成は、第２段と同じである。第２変換段のＡ／Ｄ変換出力（ｃｏｍｐ１）は、１．５ビットＡ／Ｄコンバータの出力から発生される。このような従来のパラレルＡＤＣには、各変換段に増幅器を備える必要があるので、消費電力が大きくなるという問題がある。一方、消費電力を抑える目的のために１．５ビットＡＤＣの分解能を増やそうとした場合、２．５ビットＡＤＣにしたときには４倍、３．５ビットＡＤＣにしたときには８倍のゲイン回路が増幅器に必要になる。ゲインをデシベル表示すると、例として示した従来のパイプラインＡＤＣの場合２倍のゲインなので６ｄＢであるが、４倍ゲインでは１２ｄＢ、８倍ゲインでは１８ｄＢとなる。これを増幅器のバンド幅で評価するために０ｄＢでのバンド幅を１００ＭＨｚとすると、増幅器のゲインは、−２０ｄＢ／ｄｅｃで減少するので、バンド幅は、６ｄＢで５３．７ＭＨｚ、１２ｄＢで２８．８ＭＨｚ、１８ｄＢでは１５．５ＭＨｚとなり、ゲインの増大につれて有効バンド幅が狭くなる（つまり、高速化が難しくなる）。このため、従来のパイプラインＡＤＣの回路構成では、増幅器の有効バンド幅を上げてコンバータの高速化を図るためには、増幅器の負荷となるサンプリング／ホールド回路ＳＨのキャパシタ及び次段のサンプリング／ホールド回路ＳＨのキャパシタの容量を減らすことが必要であった。次段のキャパシタまで容量を減らす理由は、ホールドされた出力が次段のキャパシタに充電されるからである。
【００４９】
図１７に示した本発明によるサンプリング／ホールド回路Ｅ１は、１つの回路で、図１８に示した従来のＡＤＣにおける、隣接する２つの変換段（図１８では例えば第２変換段と第３変換段）における２つのサンプリング／ホールド回路ＳＨを実現している。これにより、２つの隣接段の２つのサンプリング／ホールド動作を、互いに多重化した２つのサンプリング／ホールド動作フェーズにより、従来より短い期間内で実行することにより、全体として２つの隣接変換段の動作を高速化しようとするものである。尚、このサンプリング／ホールド回路Ｅ１では、２つの隣接変換段内の２つの加算器における減算機能も、ホールド期間中に実現する回路も備えている。さらにまた、回路Ｅ１では、この差動増幅器ＡＭＰの増幅度を×２にすることにより、２つの隣接変換段内の２つの増幅器も、１つの増幅器の共用によって実現することができる。
【００５０】
次に、図１７を参照して説明すると、このサンプリング／ホールド回路Ｅ１は、互いに隣接する変換段（ｎ）と変換段（ｎ＋１）の双方のための回路を備えており、図１７では、変換段（ｎ）に対する回路は点線で囲んで示しており、そしてその外の回路が変換段（ｎ＋１）に対する回路である。尚、差動増幅器ＡＭＰは、それら双方の変換段に共通である。このサンプリング／ホールド回路Ｅ１の動作を要約すると、２つのサンプリング／ホールド動作フェーズの第１動作フェーズでは、サンプリング期間中に、変換段（ｎ）への前段からの差動入力電圧ＶＩＰ，ＶＩＮを受け、また、この差動入力電圧から変換段（ｎ）内の１．５ビットＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータが発生する減算用差動電圧ＶＲＰ，ＶＲＮを受けてサンプリングを行う。これに続くホールド期間中には、正側の差動入力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側差動入力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算すると同時にその減算結果をホールドすることにより、差動出力電圧ＶＯＰ，ＶＯＮを発生する。次に、第２動作フェーズでは、第１動作フェーズのホールド期間と重複するサンプリング期間中に、変換段（ｎ＋１）への変換段（ｎ）からのその差動出力電圧ＶＯＰ，ＶＯＮを差動入力電圧として受け、また、この差動出力電圧ＶＯＰ，ＶＯＮから変換段（ｎ＋１）内の１．５ビットＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータが発生する減算用差動電圧ＶＲＰ，ＶＲＮを受けてサンプリングを行う。これに続くホールド期間中には、正側の差動入力電圧である正側差動出力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側の差動入力電圧であるその負側差動出力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算してその減算結果をホールドすることにより、変換段（ｎ＋１）の出力を同じく差動出力電圧ＶＯＰ，ＶＯＮとして発生する。
【００５１】
より詳細に説明すると、サンプリング／ホールド回路Ｅ１は、変換段（ｎ）に対する正側サンプリング回路と負側サンプリング回路から成る１つの差動形サンプリング回路を備えている。その正側サンプリング回路は、ＶＩＰ入力端子と基準電圧Ｖ０との間およびＶＩＰ入力端子ともう１つのＶＩＰ入力端子との間に接続された、スイッチＳ４、キャパシタＣ１Ａ、スイッチＳ９、および第２のキャパシタＣ３Ａ、スイッチＳ１７とを備えている。一方、負側サンプリング回路は、ＶＩＮ入力端子と基準電圧Ｖ０との間およびＶＩＮ入力端子ともう１つのＶＩＮ入力端子との間に接続された、スイッチＳ５、キャパシタＣ２Ａ、スイッチＳ１１、および第２のキャパシタＣ４Ａ、スイッチＳ１９とを備えている。また、ホールド部として共用の差動増幅器ＡＭＰがある。さらに、正側には、多重化部として、キャパシタＣ３Ａを差動増幅器の非反転入力と反転出力との間に接続するスイッチＳ１４，Ｓ２２を備え、また、減算を行う手段として、キャパシタＣ１Ａの入力側端をＶＲＰに接続するスイッチＳ３を備えている。一方、負側には、多重化部として、キャパシタＣ４Ａを差動増幅器の反転入力と非反転出力との間に接続するスイッチＳ１５，Ｓ２３を備え、また、減算を行う手段として、キャパシタＣ２Ａの入力側端をＶＲＮに接続するスイッチＳ６を備えている。
【００５２】
同様にして、変換段（ｎ＋１）も、その正側サンプリング回路として、ＶＯＰ入力端子と基準電圧Ｖ０との間およびＶＯＰ入力端子ともう１つのＶＯＰ入力端子との間に接続された、スイッチＳ２、キャパシタＣ１Ｂ、スイッチＳ１０、および第２のキャパシタＣ３Ｂ、スイッチＳ１８とを備えている。一方、負側サンプリング回路として、ＶＯＮ入力端子と基準電圧Ｖ０との間およびＶＯＮ入力端子ともう１つのＶＯＮ入力端子との間に接続された、スイッチＳ７、キャパシタＣ２Ｂ、スイッチＳ１２、および第２のキャパシタＣ４Ｂ、スイッチＳ２０とを備えている。また、ホールド部として共用の差動増幅器ＡＭＰがある。さらに、正側には、多重化部として、キャパシタＣ３Ｂを差動増幅器の非反転入力と反転出力との間に接続するスイッチＳ１３，Ｓ２１を備え、また、減算を行う手段として、キャパシタＣ１Ｂの入力側端をＶＲＰに接続するスイッチＳ１を備えている。一方、負側には、多重化部として、キャパシタＣ４Ｂを差動増幅器の反転入力と非反転出力との間に接続するスイッチＳ１６，Ｓ２４を備え、また、減算を行う手段として、キャパシタＣ２Ｂの入力側端をＶＲＮに接続するスイッチＳ８を備えている。
【００５３】
このような構成をもつサンプリング／ホールド回路Ｅ１の詳細な動作を説明すると、変換段（ｎ）がサンプリング動作モードにあり、かつ変換段（ｎ＋１）がホールド動作モードにあるときは、種々のスイッチのオン／オフ状態は、以下の通りとなる。
【００５４】
【表１】
変換段（ｎ）→ Ｓ３＆Ｓ６：ＯＦＦ，Ｓ４＆Ｓ５：ＯＮ
変換段（ｎ＋１）→ Ｓ１＆Ｓ８：ＯＮ，Ｓ２＆Ｓ７：ＯＦＦ
変換段（ｎ）→ Ｓ９＆Ｓ１１：ＯＮ
変換段（ｎ＋１）→ Ｓ１０＆Ｓ１２：ＯＦＦ
変換段（ｎ）→ Ｓ１４＆Ｓ１５：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１３＆Ｓ１６：ＯＮ
変換段（ｎ）→ Ｓ１７＆Ｓ１９：ＯＮ
変換段（ｎ＋１）→ Ｓ１８＆Ｓ２０：ＯＦＦ
変換段（ｎ）→ Ｓ２２＆Ｓ２３：ＯＦＦ
変換段（ｎ＋１）→ Ｓ２１＆Ｓ２４：ＯＮ
このような接続により、第１動作フェーズでは、サンプリング期間中に、変換段（ｎ）への前段からの差動入力電圧ＶＩＰ，ＶＩＮと、減算用差動電圧ＶＲＰ，ＶＲＮとを受けてサンプリングする。
【００５５】
一方、変換段（ｎ）がホールド動作モードにあり、かつ変換段（ｎ＋１）がサンプリング動作モードにあるときは、種々のスイッチのオン／オフ状態は、反転して以下の通りとなる。
【００５６】
【表２】
変換段（ｎ）→ Ｓ３＆Ｓ６：ＯＮ，Ｓ４＆Ｓ５：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１＆Ｓ８：ＯＦＦ，Ｓ２＆Ｓ７：ＯＮ
変換段（ｎ）→ Ｓ９＆Ｓ１１：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１０＆Ｓ１２：ＯＮ
変換段（ｎ）→ Ｓ１４＆Ｓ１５：ＯＮ
変換段（ｎ＋１）→ Ｓ１３＆Ｓ１６：ＯＦＦ
変換段（ｎ）→ Ｓ１７＆Ｓ１９：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１８＆Ｓ２０：ＯＮ
変換段（ｎ）→ Ｓ２２＆Ｓ２３：ＯＮ
変換段（ｎ＋１）→ Ｓ２１＆Ｓ２４：ＯＦＦ
このようにして、第１動作フェーズにおけるホールド期間中には、正側の差動入力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側差動入力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算すると同時にその減算結果をホールドすることにより、差動出力電圧ＶＯＰ，ＶＯＮを発生する。また、これと同時に生起する第２動作フェーズにおけるサンプリング期間において、変換段（ｎ＋１）への変換段（ｎ）からのその差動出力電圧ＶＯＰ，ＶＯＮである差動入力電圧をサンプリングする。尚、第２動作フェーズにおけるホールド動作は、新たに始まる２つのサンプリング／ホールド動作フェーズのサイクルにおける第１動作フェーズのサンプリング動作と同時に実行され、以下上記と同様にして繰り返される。以上に述べた通り、図１７のサンプリング／ホールド回路Ｅ１は、平衡形、同時サンプリング、差動動作、直列配置の形式を有している。
【００５７】
次に、図１９は、図１７のサンプリング／ホールド回路Ｅ１を一部簡略化した実施形態のサンプリング／ホールド回路Ｅ２を示している。この回路Ｅ２は、図１７の回路Ｅ１とはほぼ同じであり（同じ要素には、同じ参照番号を付している）、異なっている点は、図１７の回路における、チャージ・インジェクション・ノイズを防止するためのスイッチＳ１８，Ｓ２１，Ｓ２０，Ｓ２４を省いている点である。これらスイッチを省いても、用途によっては十分な動作を実現することができる。
【００５８】
最後に、図２０は、図１９のサンプリング／ホールド回路Ｅ２に対し、図１５に示したのと同じコモンモード・フィードバック回路１５０，１５２を設けた１実施形態のサンプリング／ホールド回路Ｅ３を示している。その他の要素は、図１９の回路Ｅ２と全く同じである。また、コモンモード・フィードバック回路１５０，１５２は、図１５に関連して説明した通りである。この回路Ｅ３によれば、差動増幅器ＡＭＰの出力電圧を任意のレベルに合わせることができる。
【００５９】
尚、図１５、図１７，図１９および図２０に示した実施形態のサンプリング／ホールド回路においては、２対のＶＲＰ端子およびＶＲＮ端子の各対が各変換段内の１．５ビットＤ／Ａコンバータの出力に接続された場合について記述している。しかし、これら種々の実施形態においては、１つの基準電圧Ｖ０ではなく２つの基準電圧Ｖ０，Ｖ１を用い、そして４つのキャパシタＣ１Ａ，Ｃ２Ａ，Ｃ１Ｂ，Ｃ２Ｂの各々を、４つのキャパシタで構成しそしてこれら４つのキャパシタを切り替えて使用する方法も可能である。
【００６０】
以上に詳細に説明した本発明の種々の実施形態においては、種々の変更が可能である。第１に、図８〜図２０の種々の実施形態は、回路構成は不平衡形であってもサンプリング／ホールド動作自体は差動形のものであるが、本発明は、サンプリング／ホールド動作自体がシングルエンド形式で動作する場合にも、同様に用いることができる。第２に、上記の各種実施形態では、差動増幅器のゲインは、異なったサンプリング／ホールド動作フェーズを通して同一のものとして特に説明しなかったが、必要に応じて、特定のサンプリング／ホールド動作フェーズに関して特定のゲインをもつように、差動増幅器のゲイン設定回路が異なったゲインを設定するよう切換可能とすることもできる。例えば、図１８のパラレルＡＤＣに図１７のサンプリング／ホールド回路を使用する場合、第１動作フェーズに対する差動増幅器ＡＭＰのゲインと第２動作フェーズに対するそのゲインを異なったものとすることができる。尚、これらゲインを隣接変換段間で一致させるかあるいは比較的同じ値のものとすることにより、両変換段全体として増幅器のスピードを平均化することができる。また、第３に、図１７〜図２０の実施形態は、パイプラインＡＤＣに関連して説明したが、Ａ／Ｄ変換段が縦続接続される任意の他の形式のＡ／Ｄコンバータにも同様に適用することが可能である。
【００６１】
【発明の効果】
以上に述べた本発明によれば、サンプリング／ホールド動作の多重化により、複数のサンプリング／ホールド動作が従来より短期間で実行可能となり、これによって、サンプリング／ホールド動作自体あるいはこれを使用した処理の速度の高速化を図ることができる。また、サンプリング／ホールド動作の多重化により、従来と同じサンプリング／ホールド期間が与えられた場合には、従来よりホールド期間を長くすることができ、これによって電力消費の低減もしくはホールド出力の安定を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明のサンプリング／ホールド回路の一般化した実施形態を示すブロック図。
【図２】図２は、図１の実施形態をより具体化した１実施形態のサンプリング／ホールド回路Ａを示すブロック図。
【図３】図３は、図１の実施形態をより具体化した別の実施形態のサンプリング／ホールド回路Ｂを示すブロック図。
【図４】図４は、図１の実施形態をより具体化したさらに別の実施形態のサンプリング／ホールド回路Ｃを示すブロック図。
【図５】図５は、図１の実施形態をより具体化した、並列配置の回路構成の１実施形態であるサンプリング／ホールド回路Ｄを示すブロック図。
【図６】図６は、図１の実施形態をより具体化した、直列配置あるいは循環形配置の１実施形態のサンプリング／ホールド回路Ｅを示すブロック図。
【図７】図７は、図６の直列配置構成を簡略化した交差配置のサンプリング／ホールド回路Ｅを示すブロック図。
【図８】図８は、図５のサンプリング／ホールド回路Ｄをより具体化した１実施形態のサンプリング／ホールド回路Ｄ１を示すブロック図。
【図９】図９は、図８のサンプル／ホールド回路Ｄ１の動作を説明するためのタイミング図。
【図１０】図１０は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ２を示すブロック図であり、開ループのオフセット補償を付加している。
【図１１】図１１は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ３を示すブロック図であり、閉ループのフィードバック形オフセット補償回路を設けている。
【図１２】図１２は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ４を示すブロック図であり、閉ループのフィードフォワード形オフセット補償回路を設けている。
【図１３】図１３は、図８のサンプリング／ホールド回路Ｄ１の回路構成をより簡単にした実施形態のサンプリング／ホールド回路Ｄ５を示すブロック図。
【図１４】図１４は、図１３に示したサンプリング／ホールド回路Ｄ５の動作を説明するためのタイミング図。
【図１５】図１５は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ６を示すブロック図であり、コモンモード・フィードバック回路を２回路設けている。
【図１６】図１６は、図１５のサンプリング／ホールド回路Ｄ６の動作を説明するためのタイミング図。
【図１７】図１７は、図６の直列（循環）型配置タイプのものをより具体化した１実施形態のサンプリング／ホールド回路Ｅ１を示すブロック図。
【図１８】図１８は、図１７のサンプリング／ホールド回路に適用することが可能である、従来のパラレルＡ／Ｄコンバータ（ＡＤＣ）を示すブロック図。
【図１９】図１９は、図１７のサンプリング／ホールド回路Ｅ１を一部簡略化した実施形態のサンプリング／ホールド回路Ｅ２を示すブロック図。
【図２０】図２０は、図１９のサンプリング／ホールド回路Ｅ２に対し、図１５に示したのと同じコモンモード・フィードバック回路を設けた１実施形態のサンプリング／ホールド回路Ｅ３を示すブロック図。
【符号の説明】
１ サンプリング部の入力端子
２ サンプリング部
３ サンプリング部の出力端子
４ 多重化部
５ ホールド部の入力端子
６ ホールド部
７ ホールド部の出力端子
ＡＭＰ 差動増幅器
【発明の属する技術分野】
本発明は、アナログ信号処理に関し、特に、高速動作が要求される用途に特に適したサンプリング／ホールド動作方法および回路に関するものである。
【０００２】
【従来の技術】
従来、アナログ信号をサンプリングしホールドする回路として、サンプル／ホールド（Ｓ／Ｈ）回路を１段使用したものがある。このような１段のサンプル／ホールド回路においては、受けた入力を周期的にサンプリングしホールドする。すなわち、各Ｓ／Ｈ周期毎に、サンプリング（Ｓ）期間とこれに後続するホールド（Ｈ）期間とから成るサンプリング／ホールド（Ｓ／Ｈ）動作を繰り返す。したがって、Ｓ／Ｈ動作を繰り返し実行しているときは、Ｓ期間およびＨ期間の組から成るＳ／Ｈ期間が、その１つの終了後に次の１つが始まるという形式で、時間的に連続することになる。このような場合に、Ｓ／Ｈ動作を高速化しようとする場合、各Ｓ／Ｈ期間を短縮する必要がある。しかし、特にホールド（Ｈ）期間を短くした場合には、ホールド期間中における電圧収束に不足が生じることになる。一方、ホールド期間中におけるこの電圧収束は、ホールド動作に関わる増幅器に流れる電流を大きくすることによって速めることができるが、その電流増大によって消費電力が増すという問題も生ずる。
【０００３】
また、パイプラインＡ／Ｄコンバータにおいては、縦続接続された多数のＡ／Ｄ変換段の各々には、１つのＳ／Ｈ回路が設けられている。各変換段は、直前の変換段におけるＳ／Ｈ回路のＳ／Ｈ動作を含む変換処理の結果としての出力を受けると、これに対し別のＳ／Ｈ動作を含む変換動作を実行するように構成されている。この動作は、Ｓ／Ｈ動作のみに着目すれば、個々のＳ／Ｈ動作が、上記の１段のＳ／Ｈ回路と同様に、Ｓ／Ｈ期間がその１つの終了後に次のものが始まるという形式で時間的に連続して生起する。このため、多数のＡ／Ｄ変換段を含むＡ／Ｄコンバータ全体の変換時間は、基本的には、変換段の数にＳ／Ｈ期間を乗じた期間に影響を受けることになる。このことは、Ａ／Ｄコンバータ全体の変換を、各変換段内のＳ／Ｈ期間を短縮することによって高速化しようとする場合、上記１段のＳ／Ｈ回路の高速化のときと同様の問題が生じる。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は、より高速に実行できるサンプリング／ホールド動作の方法および回路を提供することである。
【０００５】
本発明の別の目的は、低い消費電力で実行できるサンプリング／ホールド動作の方法および回路を提供することである。
本発明のさらに別の目的は、上記のサンプリング／ホールド動作方法を用いたＡ／Ｄコンバータを提供することである。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によるサンプリング／ホールド方法では、複数のサンプリング／ホールド動作を多重化して実行すること、を特徴とする。本発明では、従来のＳ／Ｈ動作において、サンプリング動作とホールド動作とが互いに時間的に重なっていないサンプリング期間とホールド期間において実行されており、サンプリング期間中はホールド動作は行われず、またホールド期間中はサンプリング動作が行われない、ということに着目した。
【０００７】
本発明によれば、前記複数のサンプリング／ホールド動作の複数の前記サンプリング動作は、空間分割多重化するようにできる。また、前記複数のサンプリング／ホールド動作の各々は、サンプリング動作とホールド動作とを有し、前記複数のサンプリング／ホールド動作の複数の前記ホールド動作を、時分割多重化して実行するようにもできる。
【０００８】
また、本発明による、サンプリング動作を行うサンプリング期間とホールド動作を行うホールド期間とを各々有する複数のサンプリング／ホールド動作フェーズで実行するサンプリング／ホールド方法は、前記複数のサンプリング／ホールド動作フェーズにおける前記サンプリング動作を実行するステップと、前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作を時分割多重化して実行するステップと、から成る。
【０００９】
本発明によれば、少なくとも１つの前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、別の１つの前記サンプリング／ホールド動作フェーズにおける前記ホールド動作と、時間的に重なった期間において実行するようにできる。この場合、前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作は、共通のホールド手段で行うようにできる。
【００１０】
また、本発明によれば、各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、１つの入力からサンプリングすること、を含むようにできる。
【００１１】
あるいはまた、各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、２つの入力からサンプリングすること、を含むようにできる。この場合、前記２つの入力からのサンプリングは、同時に実行するようにでき、そして前記２つの入力は、１対の差動入力とすることができる。また、前記２つの入力からのサンプリングは、非同時に実行するようにできる。この場合、前記２つの入力は、１対の差動入力とすることができ、そして前記１対の差動入力は、１つのＣＤＳ信号からの２つの信号入力とすることができる。
【００１２】
また、本発明によれば、複数の前記サンプリング／ホールド動作フェーズは、１つの入力に対し、直列的に連続して実行する動作フェーズとすることができる。また、直列的に連続して実行する複数の前記サンプリング／ホールド動作フェーズは、パイプラインＡ／Ｄコンバータにおける隣接する２つのＡ／Ｄ変換段において実行するものとすることができる。さらにまた、本発明によれば、複数の前記サンプリング動作フェーズは、並列で実行するものとすることができる。
【００１３】
また、本発明によれば、前記ホールド動作は、サンプル値の増幅を含むようにできる。この場合、前記増幅は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作に対して、互いに異なった増幅度を有するようにできる。
【００１４】
さらに、本発明による、サンプリング／ホールド回路は、複数のサンプリング手段であって、各サンプリング手段が、入力と出力を有し、前記入力で受けた値をサンプリングしてこのサンプル値を蓄積するとともに、この蓄積したサンプル値を前記出力に発生するよう動作する、前記の複数のサンプリング手段と、入力と出力とを有する１つのホールド手段と、前記複数のサンプリング手段のうちの任意の１つの前記出力を、前記１つのホールド手段の前記入力に接続する多重化手段であって、これにより、前記ホールド手段が、前記サンプル値をホールドして前記ホールド手段の前記出力に発生するようにさせる、前記の多重化手段と、から成る。
【００１５】
本発明によれば、各前記サンプリング手段は、蓄積手段と、前記サンプリング手段の入力を前記蓄積手段に接続するためのサンプリング・スイッチ手段と、から成るようにできる。また、前記多重化手段は、前記複数のサンプリング手段を１つずつ順番に前記ホールド手段に接続することによって、前記複数のサンプリング手段からの複数の前記サンプル値を多重化する多重化スイッチ手段を含むようにできる。
【００１６】
また、本発明によれば、前記複数のサンプリング手段の各々は、差動形で動作する１組のサンプリング回路から成るようにできる。また、複数の前記差動形で動作するサンプリング回路組は、１つの共通のサンプリング回路を有するようにできる。また、前記ホールド手段は、２つの差動入力を有する差動増幅器から成るようにできる。前記サンプリング回路は、１つのサンプリング・スイッチ手段と、１つのキャパシタとから成るようにできる。
【００１７】
また、本発明によれば、前記複数のサンプリング手段の各々は、シングルエンド形で動作する１つのサンプリング回路から成るようにできる。
また、本発明によれば、前記ホールド手段は、増幅手段を含むようにできる。この場合、前記増幅手段は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作において異なった増幅度で動作できる可変増幅手段から成るようにできる。前記異なった増幅度は、互いに近い増幅度とすることができる。
【００１８】
また、本発明によれば、前記複数のサンプリング手段の複数の前記入力は、互いに異なった入力信号を受けるように接続することができる。あるいはまた、前記複数のサンプリング手段は、順番に配置し、前記複数のサンプリング手段のうちの最初の前記サンプリング手段の前記入力は、入力を受けるように接続し、該最初のサンプリング手段に後続する前記サンプリング手段の前記入力は、前記ホールド手段の出力に接続し、これによって該サンプリング手段が、直前の前記サンプリング手段からの前記サンプル値を前記ホールド手段を介して受けるようにすることができる。この場合、前記サンプリング手段の数は、２つとすることができる。
【００１９】
さらに、本発明のサンプリング／ホールド回路は、さらに、前記サンプリング手段の前記出力に接続したオフセット補償手段を備えるようにできる。この場合、前記オフセット補償手段は、開ループの補償回路あるいは閉ループの補償回路から成るようにできる。前記閉ループの補償回路は、前記ホールド手段の出力に接続した入力を有するようにできる。
【００２０】
【発明の実施の形態】
以下、本発明の種々の実施形態について、図面を参照して詳細に説明する。
先ず、図１を参照すると、これには、本発明のサンプリング／ホールド回路の一般化した実施形態を示している。図示のように、このサンプリング／ホールド回路は、複数のｋ個のサンプリング部２−１〜ｋと、多重化部４と、１つのホールド部６とを備えている。サンプリング部２−１〜ｋは、それぞれ入力１〜ｋを受ける入力端子１−１〜ｋと、受けた入力をサンプリングしてそのサンプル値を蓄積すると共に、この蓄積したサンプル値を出力する出力端子３−１〜ｋを備えている。多重化部４は、これら出力端子３−１〜ｋに接続したｋ個の入力を有し、そしてこれらｋ個の入力のうちの１つを任意の順序で選択してその出力に接続する。多重化部４のこの出力に接続した入力端子５を有するホールド部６は、サンプリング部２−１〜ｋのうちの１つからのサンプル値を受け、そしてこのサンプル値をホールドした出力をその出力端子７に発生する。尚、キャパシタのようなサンプル値を蓄積する蓄積器は、一般的には、サンプリング時にはサンプリング部側に含まれ、ホールド時にはホールド部側に含まれると考えられるが、本明細書では、説明を分かりやすくするため、そのような蓄積器は、サンプリング部の側に含まれ、ホールド部には含まれないものとする。
【００２１】
図１のサンプリング／ホールド回路では、ｋ個のサンプリング部２−１〜ｋは空間分割多重化しているため、サンプリング／ホールド回路全体としては、多重化したｋ個のサンプリング／ホールド動作フェーズを有している。各動作フェーズでは、ｋ個のサンプリング部２−１〜ｋの各々と１つのホールド部６との組み合わせにより、１つのサンプリング／ホールド動作を実行する。また、各動作フェーズ間では、ホールド部６はｋ個のサンプリング部２−１〜ｋに対し時分割多重化して使用するため、各動作フェーズにおけるホールド動作は、他の動作フェーズにおけるホールド動作とは互いに時間的に重ならない期間中に実行される。このような多重化サンプリング／ホールド動作フェーズにおいては、サンプリング部２−１〜ｋは、その空間分割多重化のため、それらのサンプリング動作は、ｋ個のサンプリング部間において、同時にあるいは非同時に実行させることができ、しかも、各動作フェーズにおけるサンプリング動作は、別の動作フェーズにおけるホールド期間中に実行することができるようになる。この結果、２以上のサンプリング／ホールド動作を従来よりも短期間に実行することができる。これは、従来のサンプリング／ホールド回路では行えなかったものである。
【００２２】
図１に示した一般化したサンプリング／ホールド回路は、さらに、種々の具体的な形態をとることができる。すなわち、回路構成を、不平衡形あるいは平衡形としたり、またサンプリング／ホールド回路内の動作を、シングルエンド動作としたりあるいは差動形動作としたりすることができる。あるいはまた、複数のサンプリング部を、動作上、並列に配置したり、あるいは直列に配置したりすることもできる。
【００２３】
以下、図２〜図７を参照して、これら種々の形態の回路構成について説明する。尚、図２〜図７において、図１と同様の要素には、図１で使用した参照番号に記号“Ａ”〜“Ｆ”を付している。
【００２４】
先ず、図２は、図１の構成をより具体化した１実施形態のサンプリング／ホールド回路Ａを示している。図２に示したこのサンプリング／ホールド回路Ａは、不平衡形、すなわちシングルエンドの回路構成を有するものである。このため、図１のサンプリング部２−１〜ｋの各々は、１つのサンプリング回路２Ａ−１〜ｋの対応するもので構成されている。ここで、各サンプリング回路は、サンプリング・スイッチと、蓄積器として作用するキャパシタとから構成することができる。このシングルエンド形の回路構成においても、図１で述べた多重化の効果を得ることができる。
【００２５】
図３は、図１の構成をより具体化した別の実施形態のサンプリング／ホールド回路Ｂを示している。この図３に示した回路は、不平衡形の回路構成を有しているが、回路内部の動作は、差動形となっている。この回路は、ＣＣＤからのＣＤＳ（相関二重サンプリング）信号のように、１つの信号に２つの信号成分（例えば基準電圧レベルと、入力電圧レベル）が含まれており、そしてそれら信号成分の差がデータとして使用されるような場合に適している。この場合、図３に示したように、図１のサンプリング部２−１〜ｋに対応するサンプリング部２Ｂ−１〜ｋの各々は、１対のサンプリング回路２Ｂｘ−１および２Ｂｙ−１、２Ｂｘ−２および２Ｂｙ−２…２Ｂｘ−ｋおよび２Ｂｙ−ｋの対応するものから構成されている。各１対のサンプリング回路は、共通の１つの入力端子１Ｂ−１〜ｋを有し、そして差動動作のため、１対の差動出力端子３Ｂｘ−１および３Ｂｙ−１、３Ｂｘ−２および３Ｂｙ−２…３Ｂｘ−ｋおよび３Ｂｙ−ｋの対応するものを有している。多重化部４Ｂは、これらｋ個の１対のサンプリング回路出力を受け、そしてそれらのうちの任意の１対の出力を選択して、ホールド部６Ｂの１対の入力端子５Ｂｘおよび５Ｂｙに供給する。ホールド部６Ｂは、ホールドした出力を１つの出力端子７Ｂに出力する。尚、この１つの出力端子は、差動動作のために１対の差動出力端子とすることもできる。この図３に示した回路構成では、１対のサンプリング回路は、ＣＤＳ信号のような２つの時間的にずれた信号成分部分を有する信号からサンプリングするため、互いに時間的に重ならないサンプリング期間を有している。また、異なった対のサンプリング回路は、互いに同じ期間あるいは異なった期間にサンプリング動作を行うようにできる。
【００２６】
次に、図４は、図１の構成をより具体化したさらに別の実施形態のサンプリング／ホールド回路Ｃを示している。この回路は、図３の回路と類似しており、異なっている点は、平衡形の回路構成のため、図１のサンプリング部に対応する各サンプリング部２Ｃ−１〜ｋがそれぞれ有する１対のサンプリング回路２Ｃｘ−１および２Ｃｙ−１…２Ｃｘ−ｋおよび２Ｃｙ−ｋの各々が、互いの１対の入力端子１Ｃｘ−１および１Ｃｙ−１…１Ｃｘ−ｋおよび１Ｃｙ−ｋを備えていることである。これにより、各対のサンプリング回路の一方（例えば２Ｃｘ−１…または２Ｃｘ−ｋ）は、正側の差動入力（入力１ｐ〜ｋｐの対応するもの）を受け、そして他方のサンプリング回路（例えば２Ｃｙ−１…または２Ｃｙ−ｋ）が負側の差動入力（入力１ｎ〜ｋｎの対応するもの）を受けることになる。この回路の場合、各対のサンプリング回路は、互いに一致するあるいは重なるサンプリング期間を有することもできる。尚、出力端子７Ｃは、必要に応じて１対の差動出力端子とすることができる。
【００２７】
次に、図５は、並列配置の回路構成の１実施形態であるサンプリング／ホールド回路Ｄを示している。この回路が図３の回路と異なっている点は、各対のサンプリング回路２Ｄｘ−１および２Ｄｙ−１…２Ｄｘ−ｋおよび２Ｄｙ−ｋの入力端子がすべて互いに接続されて１つの入力端子１Ｄに接続していることである。したがって、すべてのサンプリング回路は、互いに並列に配置され、しかも互いに重ならない期間においてサンプリング動作を行うような構成になっている。さらに、別の例として、図２〜図４に示したものも、並列配置の構成を備えている。
【００２８】
この図５と同様にして、図４のサンプリング／ホールド回路において、正側入力端子１Ｃｘ−１〜１Ｃｘ−ｋとを互いに接続し、そして負側入力端子１Ｃｙ−１…１Ｃｙ−ｋを互いに接続することにより、図５の回路の平衡回路構成を形成することもできる。
【００２９】
次に、図６は、直列配置あるいは循環形配置の１実施形態のサンプリング／ホールド回路Ｅを示している。この回路では、ｋ個のサンプリング部２Ｅ−１〜ｋのうちの最初のサンプリング部２Ｅ−１の入力端子１Ｅ−１のみが、入力を受けるように接続しており、そして残りのサンプリング部２Ｅ−２〜ｋの入力端子１Ｅ−２〜ｋは、ホールド部６Ｅの出力端子７Ｅにそれぞれ接続している。このサンプリング／ホールド回路Ｅは、最初のサンプリング部２Ｅ−１からのホールドされたサンプル値を、次に続くサンプリング部２Ｅ−２がホールド部６Ｅを介して受け、そしてこれに対し、別のサンプリング／ホールド動作をする。同様にして、このサンプリング／ホールド動作結果を、さらに次のサンプリング部２Ｅ−３（図示せず）がホールド部６Ｅを介して受け、そしてこれに対し更に別のサンプリング／ホールド動作を行い、以下、この動作を繰り返す。最後のサンプリング部２Ｅ−ｋは、以上のようにして受けたホールド部からの出力を受け、そしてこれに対し最後のサンプリング／ホールド動作を行った結果が、出力端子７Ｅに発生する。このように、多数のサンプリング部のこの特定の接続方法により、多数のサンプリング／ホールド動作を直列あるいは循環形式で接続する。このような直列接続構成の場合、サンプリング／ホールド回路内の任意の場所、例えばホールド部６Ｅ内に、増幅その他の信号処理手段を含めることにより、同じ信号処理を繰り返し入力端子に１Ｅ−１に受けた入力に対し適用することができる。また、繰り返し適用する信号処理は、全く同じである必要はなく、各サンプリング／ホールド動作毎に、増幅度等を変化させること等によって適用する信号処理を変化させることができる。図６に示した回路構成は、後述するように、特にパイプラインＡ／Ｄコンバータにおける多数のＡ／Ｄ変換段において使用するのに適している。
【００３０】
図７は、図６の直列配置構成を簡略化した交差配置のサンプリング／ホールド回路Ｆを示している。この回路では、サンプリング部はｋ個ではなく２個のみ設けている。図７に示した配置では、サンプリング部２Ｆ−１が最初に１つの入力を受けた後は、この１つの入力に関して、ホールド部６Ｆの出力をサンプリング部２Ｆ−１とサンプリング部２Ｆ−２とが交互に受けるように構成し、そして所定の回数だけサンプリング／ホールド動作が連続して実行した後に、出力端子７Ｆから出力するようにする。この出力の後、再び、サンプリング部２Ｆ−１は、新たな入力を受けるように接続する。この配置では、２個のサンプリング部のみで、３以上の任意の数のサンプリング／ホールド動作を連続して実行することができる。
【００３１】
次に、図８〜図１６を参照して、図５のサンプリング／ホールド回路Ｄをより具体化した種々の実施形態のサンプリング／ホールド回路について説明する。尚、これら種々の回路は、図５の回路において２つのサンプリング部、すなわち２対のサンプリング回路を備えたものに対応するものであり、そして入力に、ＣＤＳ（相関二重サンプリング）信号入力であるアナログ信号ＶＩＮを受けるように接続している。尚、ＣＤＳ信号であるアナログ信号ＶＩＮは、その１周期の前半部分が基準電圧レベルＶｒを有し、そして後半部分がデータ電圧レベルＶｉを有している。これら電圧レベル間の差が、信号すなわちデータを表している。
【００３２】
先ず、図８を参照すると、これには、第１の実施形態であるサンプリング／ホールド回路Ｄ１を示している。この回路Ｄ１においては、第１と第２から成る２つの多重化したサンプリング／ホールド動作フェーズで動作する２対の差動動作するサンプリング回路を備えている。一方の対の差動動作するサンプリング回路、すなわち第１サンプリング／ホールド動作フェーズ用のサンプリング回路対は、キャパシタ１１８と、入力とキャパシタ１１８の一端間に接続したスイッチ１０２（サンプリング制御クロックＣＫ１Ａで作動）と、キャパシタ１１８の他端と基準電圧ＬＰとの間に接続したスイッチ１１３（クロックＣＫ１Ａで作動）とから成る１つの正側サンプリング回路ＳＰ１ｐと、キャパシタ１１９と、入力とキャパシタ１１９の一端間に接続したスイッチ１０３（サンプリング制御クロックＣＫ２Ａで作動）と、キャパシタ１１９の他端と基準電圧ＬＰより負の基準電圧ＬＭとの間に接続したスイッチ１１５（クロックＣＫ２Ａで作動）とから成る１つの負側サンプリング回路ＳＰ１ｎと、で構成されている。同様にして、他方の対の差動動作するサンプリング回路、すなわち第２のサンプリング／ホールド動作フェーズ用のサンプリング回路対は、同様の回路接続形態で、キャパシタ１１７と、スイッチ１０１（サンプリング制御クロックＣＫ１Ｂで作動）と、スイッチ１１４（クロックＣＫ１Ｂで作動）とから成る１つの正側サンプリング回路ＳＰ２ｐと、キャパシタ１２０と、スイッチ１０４（サンプリング制御クロックＣＫ２Ｂで作動）と、スイッチ１１６（クロックＣＫ２Ｂで作動）とから成る１つのサンプリング回路ＳＰ２ｎと、で構成されている。また、多重化部として、サンプリング回路ＳＰ１ｐからのサンプル値を受けるため、１対のスイッチ、すなわち、キャパシタ１１８とスイッチ１１３との接続点と差動増幅器の非反転入力との間に接続したスイッチ１１０（ホールド制御クロックＣＫ３Ａで作動）と、キャパシタ１１８とスイッチ１０２との接続点と差動増幅器の反転出力との間に接続したスイッチ１０６（クロックＣＫ３Ａで作動）とを備えている。また、サンプリング回路ＳＰ１ｎからのサンプル値を受けるため、１対のスイッチ、すなわち、キャパシタ１１９とスイッチ１１５との接続点と差動増幅器の反転入力との間に接続したスイッチ１１１（クロックＣＫ３Ａで作動）と、キャパシタ１１９とスイッチ１０３との接続点と差動増幅器の非反転出力との間に接続したスイッチ１０７（クロックＣＫ３Ａで作動）とを備えている。同様にして、多重化部として、同様の接続形態で、サンプリング回路ＳＰ２ｐからのサンプル値を受けるため、１対のスイッチ１０９と１０５（双方ともホールド制御クロックＣＫ３Ｂで作動）を備え、また、サンプリング回路ＳＰ２ｎからのサンプル値を受けるため、１対のスイッチ１１２と１０８（双方ともクロックＣＫ３Ｂで作動）とを備えている。ホールド部としては、図示のように、非反転入力と反転入力を有し、また反転出力と非反転出力とを有する差動増幅器ＡＭＰを備え、そして反転出力と非反転出力間に、ホールドされた出力が発生される。ここで、ＬＰ，ＬＭは、基準となる電圧レベル（例えば、黒レベルの電圧レベル）を決めるための電圧であり、例えば、Ｖｒ＝１．５Ｖ，Ｖｉ＝０．５〜１．５Ｖの場合、ＬＭ＝０．５Ｖ，ＬＰ＝１．０Ｖに設定することができる。この場合、差動増幅器ＡＭＰの出力電圧ＯＵＴ（＝（Ｖｒ−Ｖｉ）−（ＬＰ−ＬＭ））は、ＯＵＴ＝（１．５−Ｖｉ）−０．５＝−０．５〜０．５となる差動出力が得られる。
【００３３】
次に、図９を参照して、上記回路構成を有する図８のサンプル／ホールド回路Ｄ１の動作を説明する。図示のように、この回路の動作を制御する２つの基本クロックＣＫ１，ＣＫ２がある。これらクロックは、入力信号ＶＩＮと同じ周期を有し、そしてデューティー比が２５パーセントで、しかも互いに１８０度位相が遅れている。これにより、これら２つのクロックのローの期間は、図示のように、クロックの１／４周期の期間でしかも隣接する同じ周期の期間とは１／４周期離間した４つのサンプリング期間ｔ１ａ、ｔ２ａ、ｔ１ｂ、ｔ２ｂを定める。これらは、サンプリング制御クロックＣＫ１Ａ，ＣＫ２Ａ，ＣＫ１Ｂ，ＣＫ２Ｂにより定められる。すなわち、クロックＣＫ１Ａは、クロックＣＫ１の奇数番目のロー期間のみの間ローになり、そしてクロックＣＫ２Ａは、クロックＣＫ２の奇数番目のロー期間の間のみローとなる、一方、クロックＣＫ１Ｂは、クロックＣＫ１の偶数番目のローの間のみローになり、そしてクロックＣＫ２Ｂは、クロックＣＫ２の偶数番目のローの間のみローとなる。また、クロックＣＫ２のハイの期間は、ホールド期間を定める。すなわち、ホールド制御クロックＣＫ３Ａは、クロックＣＫ２の奇数番目のローに続くハイの間すなわち奇数番目のハイの期間（ｔ３ａ）の間ハイとなり、そしてホールド制御クロックＣＫ３Ｂは、偶数番目のハイの期間（ｔ３ｂ）の間ハイとなる。これらクロックにより、２つのサンプリング／ホールド動作フェーズが定められ、１つの動作フェーズは、２つのサンプリング期間と１つのホールド期間（ｔ１ａ−ｔ２ａ−ｔ３ａと，ｔ１ｂ−ｔ２ｂ−ｔ３ｂ）から成り、そして１回のサンプリング／ホールド動作は、クロックＣＫ１の２周期に相当するの長さであり、そして２つのサンプリング／ホールド動作フェーズは、互いに基本クロックＣＫ１の１周期分ずれている。また、１つのホールド期間と１つのサンプリング期間とが多重化されて時間的に重なっている。
【００３４】
このサンプル／ホールド回路Ｄ１の全体の動作について説明すると、期間ｔ１ａにおいて、スイッチ１１３と、スイッチ１０２がクロックＣＫ１Ａにより閉じることにより正側サンプリング回路ＳＰ１ｐが作動して、アナログ信号ＶＩＮの基準電圧Ｖｒ１と基準電圧ＬＰとの差分（Ｖｒ１−ＬＰ）がキャパシタ１１８に蓄積される。このとき、スイッチ１１０は開いている（クロックＣＫ３Ａはロー）。次に期間ｔ２ａにおいて、スイッチ１１５と、スイッチ１０３がクロックＣＫ２Ａによって閉じることにより負側サンプリング回路ＳＰ１ｎが作動して、アナログ信号ＶＩＮのデータ電圧Ｖｉ１と基準電圧ＬＭとの差分（Ｖｉ１−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている（クロックＣＫ３Ａは同じくロー）。期間ｔ３ａにおいて、クロックＣＫ３Ａによりスイッチ１０６と、スイッチ１０７と、スイッチ１１０と、スイッチ１１１とが閉じることにより、差動増幅器ＡＭＰから（Ｖｒ１−Ｖｉ１）−（ＬＰ−ＬＭ）なる電圧が出力される。期間ｔ３ａは期間ｔ２ａの終わりのエッジから、次の期間ｔ２ｂの始まりのエッジまで取ることができる。次に、期間ｔ１ｂにおいて、スイッチ１１４と、スイッチ１０１がクロックＣＫ１Ｂによって閉じることにより別の正側サンプリング回路ＳＰ２ｐが作動して、アナログ信号ＶＩＮの基準電圧Ｖｒ２と基準電圧ＬＰとの差分（Ｖｒ２−ＬＰ）がキャパシタ１１７に蓄積される。このとき、スイッチ１０９は開いている（クロックＣＫ３Ｂはロー）。次に期間ｔ２ｂにおいて、スイッチ１１６と、スイッチ１０４がクロックＣＫ２Ｂによって閉じることにより別の負側サンプリング回路ＳＰ２ｎが作動して、アナログ信号ＶＩＮのデータ電圧Ｖｉ２と基準電圧ＬＭとの差分（Ｖｉ２−ＬＭ）がキャパシタ１２０に蓄積される。このとき、スイッチ１１２は開いている（クロックＣＫ３Ｂはまだロー）。期間ｔ３ｂにおいて、クロックＣＫ３Ｂによりスイッチ１０５と、スイッチ１０８と、スイッチ１０９と、スイッチ１１２とが閉じることにより、差動増幅器ＡＭＰから（Ｖｒ２−Ｖｉ２）−（ＬＰ−ＬＭ）なる電圧が出力される。期間ｔ３ｂは期間ｔ２ｂの終わりのエッジから、次の期間ｔ２ｃの始まりのエッジまで取ることができる。
【００３５】
このように、２系統のキャパシタ群−スイッチ群、すなわち各々１対のサンプリング回路から成る２つのサンプリング部を用意することによって、交互にアナログ信号の取り込みと保持を行うことができる、すなわち１つのサンプリング／ホールド動作フェーズのホールド期間中に別のサンプリング／ホールド動作フェーズのサンプリング動作を実行することができるため、ホールド期間ｔ３を長く確保することができる。この結果、信号処理の高速化及び低消費電力化を図ることができる。
【００３６】
次に、図１０は、開ループのオフセット補償を付加した１実施形態のサンプル／ホールド回路Ｄ２を示している。この回路Ｄ２は、図８の回路とほぼ同じであり（同じ要素には、同じ参照番号を付している）、異なっている点は、正側基準電圧として２つの別個の基準電圧ＬＰＡ，ＬＰＢと、そして負側基準電圧として２つの別個の基準電圧ＬＭＡ，ＬＭＢを設けている点である。この回路構成は、２系統すなわち２つのサンプリング部（１対のサンプリング回路から成るもの）の間で保持電圧すなわち蓄積電圧のばらつきが問題になる場合に有利である。すなわち、このばらつきはそれぞれキャパシタ１１７と１１８、もしくはキャパシタ１１９と１２０、スイッチ１０１と１０２、スイッチ１０３と１０４、スイッチ１０５と１０６、スイッチ１０７と１０８、スイッチ１１３と１１４、スイッチ１１５と１１６の間のばらつきに起因して生じる。図１０に示したサンプル／ホールド回路Ｄ２を用いることにより、保持電圧間のＤＣオフセットを補正することが可能になる。この補正は、具体的には、基準電圧ＬＰＡとＬＰＢ、もしくは基準電圧ＬＭＡとＬＭＢを個別に調整することにより、ＤＣオフセット電圧を補正することができる。
【００３７】
次に、図１１は、閉ループのフィードバック形オフセット補償回路を設けたサンプル／ホールド回路Ｄ３を示している。この回路Ｄ３は、図１０の回路と異なり、図８の回路Ｄ１において、正側基準電圧のみをＬＰＡ，ＬＰＢの２つに分離し、そしてこれら２つの基準電圧を閉ループのフィードバック形オフセット電圧補償回路１３７で供給するように構成している。これ以外の点は、図８の回路と同じであり、したがって同じ要素には同じ参照番号を付してある。
【００３８】
詳細には、差動増幅器ＡＭＰの出力をＡ／Ｄ変換するＡ／Ｄコンバータ１２１と、このコンバータのデジタル出力１３０を受けるオフセット電圧補償回路１３７とを設けている。オフセット電圧補償回路１３７の入力は、Ａ／Ｄコンバータ１２１を介して差動増幅器ＡＭＰの出力に接続している。さらに詳細には、Ａ／Ｄコンバータ１２１は、取り込まれたアナログ信号ＶＩＮがホールド期間ｔ３ａ，ｔ３ｂ，…（図９参照）で順次差動増幅器ＡＭＰから出力されるアナログ電圧をデジタル出力１３０にＡ／Ｄ変換する。このデジタル出力１３０を受けるオフセット電圧補償回路１３７は、そのＡ／Ｄ変換結果１３０と所定の基準値１２７を減算手段１２６により減算して、その差分をスイッチ１２８またはスイッチ１２９でＤ／Ａコンバータ１２２または１２３に接続する。Ｄ／Ａコンバータ１２２または１２３は、その差分をＤ／Ａ変換した後に、それぞれバッファ１２４および１２５を介して、２つのサンプリング回路の出力に供給する正側基準電圧ＬＰＡ及びＬＰＢにフィードバックし、これによって、Ａ／Ｄ変換した結果１３０が予め設定した上記基準値１２７に等しくなるように制御する。尚、スイッチ１２８と１２９は、例えばＣＣＤデバイスからのＣＤＳ信号における、基準レベルを調整するために設けられた１０画素〜５０画素程度の期間において選択的に開閉を行うように制御される。この基準レベル調整用の期間において、アナログ入力信号ＶＩＮとして、例えば黒基準レベルのような基準電圧が入力される。尚、このオフセット補償回路１３７は、その基準レベル調整用期間中に決定した基準電圧ＬＰＡ，ＬＰＢを発生するのに必要な補償用データを記憶し、そしてその期間経過後は、次の基準レベル調整用期間に至るまで、この補償用データに基づき一定の基準電圧ＬＰＡ，ＬＰＢを発生し続ける。このようにして、このオフセット電圧補償回路１３７を基準電圧ＬＰＡ、ＬＰＢを供給しかつそれら基準電圧へのフィードバックを行うように接続することにより、負側基準電圧は、図１０のようにＬＭＡとＬＭＡの２つの分離する必要はなく、共通化したままとすることができる。
【００３９】
次に、図１２は、閉ループのフィードフォワード形オフセット補償回路を備えたサンプル／ホールド回路Ｄ４を示している。この回路Ｄ４は、図１１の回路と異なり、図８の回路Ｄ１に対し、差動増幅器ＡＭＰの出力側に、デジタル演算によるＤＣオフセット補償をフィードバック形式ではなくフィードフォワード形式で設けている。これ以外の点は、図８の回路および図１１の回路の一部と同じであり、したがって同じ要素には同じ参照番号を付してある。
【００４０】
詳細には、差動増幅器ＡＭＰの出力をＡ／Ｄ変換するＡ／Ｄコンバータ１２１と、このコンバータのデジタル出力１３０を受けるオフセット電圧補償回路１３８とを設けている。オフセット電圧補償回路１３８の入力は、図１１の場合と同様に、Ａ／Ｄコンバータ１２１を介して差動増幅器ＡＭＰの出力に接続している。Ａ／Ｄコンバータ１２１は、取り込まれたアナログ信号ＶＩＮがホールド期間ｔ３ａ，ｔ３ｂ，…（図９参照）で順次差動増幅器ＡＭＰから出力されるアナログ電圧をデジタル出力１３０にＡ／Ｄ変換する。このデジタル出力１３０を受けるオフセット電圧補償回路１３８は、このＡ／Ｄ変換結果１３０と基準値１２７を減算手段１２６により減算して、その差分をスイッチ１２８または１２９でデジタル・フィルタ回路１３１または１３２に入力する。デジタル・フィルタ回路１３１または１３２は、入力されたこのデジタル値に対してローパス・フィルタ処理もしくは平均化処理を行い、そしてその結果をスイッチ１３４またはスイッチ１３３を介して、Ａ／Ｄコンバータ１２１の出力を一方の入力に受ける加算器１３５の他方の入力にフィードフォワードする。このフィードフォワード制御により、加算器１３５の出力であるＡ／Ｄ変換結果であるデジタル出力１３６が、予め設定された基準値１２７に等しくなるように制御する。ここで、スイッチ１２８、フィルタ回路１３１、スイッチ１３４の組は、一つの処理系統を構成し、順次信号処理がなされ、そしてスイッチ１２９、フィルタ回路１３２、スイッチ１３３の組は、他の処理系統を構成する。このオフセット補償回路１３８自体の調整も、図１１のものと同様に、基準レベル調整用の期間において行うことができる。
【００４１】
次に、図１３は、図８のサンプリング／ホールド回路Ｄ１の回路構成をより簡単にした実施形態のサンプリング／ホールド回路Ｄ５を示している。この回路Ｄ５においては、図示のように、基準電圧Ｖｒについてだけ、２系統のサンプリング回路ＳＰ１ｐ、ＳＰ２ｐ（キャパシタとスイッチ手段）を設けており、データ電圧Ｖｉ側は、１つの共通のサンプリング回路ＳＰｎしか設けていない。すなわち、２対の正側および負側サンプリング回路のうちの負側サンプリング回路を共通にした構成であり、したがって、図８の回路におけるキャパシタ１２０，スイッチ１０４，１１２，１０８，１１６に相当する要素は省いている。この回路構成は、入力データ電圧Ｖｉ用のキャパシタを含むサンプリング回路を１つ省略できるので、回路を小型化したい場合に適している。
【００４２】
図１４のタイミング図を参照して、図１３に示した回路Ｄ５の動作を説明する。図示から分かるように、基本クロックＣＫ１，ＣＫ２，ＣＤＳ信号ＶＩＮ、サンプリング制御クロックＣＫ１Ａ，ＣＫ１Ｂ、ホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂは、図９のものと同じである。異なっているのは、共通の負側サンプリング回路のサンプリングを制御するクロックＣＫ３が、図９のクロックＣＫ２ＡとＣＫ２Ｂを組み合わせもの、すなわち基本クロックＣＫ２に等しくした点にあり、図９のクロックＣＫ２ＡまたはＣＫ２Ｂと比べサンプリングを２倍のレートで行わせるよう働く。詳細には、スイッチ１１３，１０２は、クロックＣＫ１Ａで開閉制御され、スイッチ１１４，１０１は、クロックＣＫ１Ｂで開閉制御される。スイッチ１１５，１０３はクロックＣＫ２で開閉制御される。また、スイッチ１０５，１０９は、クロックＣＫ３Ａで、スイッチ１０６，１１０は、クロックＣＫ３Ｂで、スイッチ１０７，１１１は、クロックＣＫ３で、それぞれ開閉制御される。第１動作フェーズにおける正側サンプリング期間ｔ１ａにおいて、スイッチ１１３と、スイッチ１０２がクロックＣＫ１Ａ＝０（ロー）で閉じることにより、アナログ信号ＶＩＮの基準電圧Ｖｒ１と基準電圧ＬＰとの差分（Ｖｒ１−ＬＰ）がキャパシタ１１８に蓄積される。このとき、スイッチ１１０は開いている。次に、第１動作フェーズにおける負側サンプリング期間ｔ２において、スイッチ１１５と、スイッチ１０３がクロックＣＫ２＝０で閉じることにより、アナログ信号ＶＩＮのデータ電圧Ｖｉ１と基準電圧ＬＭとの差分（Ｖｉ１−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている。第１動作フェーズにおけるホールド期間ｔ３ａにおいて、スイッチ１０６とスイッチ１１０がクロックＣＫ３Ａ＝１（ハイ）で閉じ、スイッチ１０７とスイッチ１１１がクロックＣＫ３＝１で閉じることにより、差動増幅器ＡＭＰから（Ｖｒ１−Ｖｉ１）−（ＬＰ−ＬＭ）なる電圧が出力される。第１動作フェーズのホールド期間ｔ３ａに重なり合う第２動作フェーズの正側サンプリング期間ｔ１ｂにおいて、スイッチ１１４とスイッチ１０１がクロックＣＫ１Ｂ＝０で閉じることにより、アナログ信号ＶＩＮの基準電圧Ｖｒ２と基準電圧ＬＰとの差分（Ｖｒ２−ＬＰ）がキャパシタ１１７に蓄積される。このとき、スイッチ１０９は開いている。次に、第２動作フェーズにおける負側サンプリング期間ｔ２において、スイッチ１１５と、スイッチ１０３がクロックＣＫ２＝０で閉じることにより、アナログ信号ＶＩＮのデータ電圧Ｖｉ２と基準電圧ＬＭとの差分（Ｖｉ２−ＬＭ）がキャパシタ１１９に蓄積される。このとき、スイッチ１１１は開いている。第２動作フェーズのホールド期間ｔ３ｂにおいて、スイッチ１０５とスイッチ１０９がクロックＣＫ３Ｂ＝１で閉じ、スイッチ１０７とスイッチ１１１がクロックＣＫ３＝１で閉じることにより、差動増幅器ＡＭＰから（Ｖｒ２−Ｖｉ２）−（ＬＰ−ＬＭ）なる電圧が出力される。
【００４３】
図１３に示したこの実施形態の回路Ｄ５では、基準電圧に対するサンプリング回路についてだけ２系統分を備えるので、クロック発生回路が容易になり、またキャパシタとスイッチの数が減ることで、チップ面積も減少する。さらに、２系統のサンプリング回路間におけるキャパシタとスイッチのばらつきから生じる２系統間のＤＣオフセット誤差も、図８の実施形態の回路Ｄ１と比較して減少する。尚、図１３に示した実施形態では、正側の差動入力について２系統のサンプリング回路および多重化用のスイッチを設けているが、負側の差動入力についてだけ２系統のサンプリング回路および多重化用のスイッチを設けることも可能である。例えば、本例では、入力電圧Ｖｉ側についてのみ、２系統にすることもできる。また、図１３の回路Ｄ５に対しては、図１０，図１１，図１２に示したようなオフセット補償回路を同様に設けることもできる。
【００４４】
次に、図１５は、コモンモード・フィードバック回路を２回路備えたサンプリング／ホールド回路Ｄ６を示している。この回路Ｄ６は、期間ｔ３のホールド期間を基本クロックの１周期分に拡張したことを特徴としている。すなわち、第１動作フェーズ用のコモンモード・フィードバック回路１５０（図１５の上側に図示）と、第２動作フェーズ用のコモンモード・フィードバック回路１５２（図１５の下側に図示）は、共に、差動増幅器ＡＭＰを構成する演算増幅器のバイアス電流トランジスタのゲート電極すなわちコモンモード端子（図示せず）と演算増幅器の反転出力および非反転出力との間に接続され、これにより、その演算増幅器の出力コモンモード電圧を所望のレベルに安定化するようにする。このバイアス電流トランジスタは、演算増幅器のコモンモード電圧を定めるためのトランジスタであり、ゲート端子にコモンモード電圧を制御する所定のバイアス電圧が印加される。尚、これらコモンモード・フィードバック回路１５０，１５２は、各々の周知の構成のものであって、コモンモード端子と反転出力間およびコモンモード端子と非反転出力間の各々に対し、２つの並列接続のキャパシタが選択的に接続されるように設け、そして、一方の動作フェーズのホールド期間中にその接続を行い、そして他方の動作フェーズのホールド期間中にその接続を遮断する。コモンモード・フィードバック回路１５０，１５２において、端子１４２にはコモンモード電圧が印加され、端子１４３には演算増幅器のバイアス電流トランジスタのゲート端子に印加するためのバイアス電圧が印加される。この端子１４３に印加されるバイアス電圧が所定の値に調整されてバイアス電流トランジスタのゲート端子に印加されることで、コモンモード電圧が制御される。尚、フィードバック回路１５０と１５２とでは、選択的接続のための２群のスイッチを設けており、これら２群のスイッチの開閉を制御する信号１４０，１４１については、信号１４０にクロックＣＫ３Ａを使用し、信号１４１にクロックＣＫ３Ｂを使用する。
【００４５】
さらに図１６のタイミング図を参照して、図１５の回路Ｄ６の動作を説明する。尚、図から分かるように、基本クロックＣＫ１，ＣＫ２，ＣＤＳ信号ＶＩＮは、図９のものと同じである。また、サンプリング制御クロックＣＫ１Ａ，ＣＫ２Ａ，ＣＫ１Ｂ，ＣＫ２Ｂ、およびホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂも、図９のものと同様であり、そして図８内の各スイッチに対応する図１５の各スイッチを制御して、図８のものと同様の動作を実現する。ただし、図９のものと異なっているのは、ホールド制御クロックＣＫ３Ａ，ＣＫ３Ｂが、基本クロックＣＫ１の１周期の持続期間を有しており、しかも第１および第２動作フェーズの一方の正側サンプリング期間（例：ｔ１ａ）の開始時からその他方の正側サンプリング期間（例：ｔ１ｂ）の開始時まで持続している。この点については、図９では、第１および第２動作フェーズの一方の負側サンプリング期間（例：ｔ２ａ）の終了時からその他方の負側サンプリング期間（例：ｔ２ｂ）の開始時までの３／４周期の期間持続しているのと異なっている。図１６から明らかなように、１対のサンプリング期間と１つのホールド期間とが完全に多重化されて時間的に重なっている。
【００４６】
サンプリング／ホールド回路Ｄ６の動作上の相違点についてのみ詳細に説明すると、図１５に示すアナログ入力ＶＩＮを２つのサンプリング／ホールド動作フェーズでサンプリング／ホールドする一方で、第１動作フェーズ用のクロック１４１（すなわちクロック信号ＣＫ３Ａ）および第２動作フェーズ用のクロック１４０（すなわちクロック信号ＣＫ３Ｂ）により、第１動作フェーズのホールド期間中においてホールド出力を発生している間に、第１動作フェーズ用のコモンモード・フィードバック回路１５０内の右側のキャパシタの充電を行い、そして第２動作フェーズのホールド期間中に、右側のキャパシタに充電された電荷を左側のキャパシタに転送する。第１動作フェーズのホールド期間に非反転出力と反転出力からなるコモンモード電圧が所望のコモンモード電圧からずれている場合、その差分が演算増幅器のトランジスタのゲート電極に印加され、ホールド出力のコモンモード電圧が所望のコモンモード電圧になるように調整される。第２動作フェーズにホールド期間中においてホールド出力を発生している間は、第２動作フェーズ用のコモンモード回路１５２に関して上記の動作を繰り返す。こうした回路構成により、１周期分の、すなわち図８の回路よりも長いホールド時間を確保できるので、サンプリング／ホールド動作の一層の高速化、あるいは一層の消費電力低減を実現することができる。
【００４７】
次に、図１７を参照して、図６の直列（循環）型配置タイプのものをより具体化した１実施形態のサンプリング／ホールド回路Ｅ１を説明する。この回路Ｅ１は、特に図１８に示したようなパラレルＡ／Ｄコンバータ（ＡＤＣ）において、その多数の縦続接続されたＡ／Ｄ変換段のうちの２つの隣接変換段における処理を実行させるのに適している。
【００４８】
ここで、先ず図１８を参照して従来のパラレルＡＤＣについて概略を説明すると、図示のように、パラレルＡＤＣは、アナログ入力ＩＮを容量結合を介して受けるサンプリング／ホールド回路ＳＨから成る初段と、そして第２段（ｓｔａｇｅ２）、第３段等から成る多数のＡ／Ｄ変換段を備えている。第２変換段は、加算器と、２倍のゲインの増幅器と、サンプリング／ホールド回路ＳＨと、そして１．５ビットのフラッシュＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータとから構成されている。加算器は、図示のように、前段のサンプリング／ホールド回路ＳＨからの出力（ＳＨ−ｏｕｔ１として図示）を加算用入力に受け、そして減算用入力に、１．５ビットのフラッシュＡ／Ｄコンバータの２ビット出力を１．５ビットＤ／ＡコンバータでＤ／Ａ変換した結果の出力を受け、そしてその加算結果を増幅回路を介してサンプリング／ホールド回路に供給する。このサンプリング／ホールド回路の出力（ＳＨ−ｏｕｔ２として図示）は、次段である第３変換段の入力として使用される。尚、第３段以降の変換段の回路構成は、第２段と同じである。第２変換段のＡ／Ｄ変換出力（ｃｏｍｐ１）は、１．５ビットＡ／Ｄコンバータの出力から発生される。このような従来のパラレルＡＤＣには、各変換段に増幅器を備える必要があるので、消費電力が大きくなるという問題がある。一方、消費電力を抑える目的のために１．５ビットＡＤＣの分解能を増やそうとした場合、２．５ビットＡＤＣにしたときには４倍、３．５ビットＡＤＣにしたときには８倍のゲイン回路が増幅器に必要になる。ゲインをデシベル表示すると、例として示した従来のパイプラインＡＤＣの場合２倍のゲインなので６ｄＢであるが、４倍ゲインでは１２ｄＢ、８倍ゲインでは１８ｄＢとなる。これを増幅器のバンド幅で評価するために０ｄＢでのバンド幅を１００ＭＨｚとすると、増幅器のゲインは、−２０ｄＢ／ｄｅｃで減少するので、バンド幅は、６ｄＢで５３．７ＭＨｚ、１２ｄＢで２８．８ＭＨｚ、１８ｄＢでは１５．５ＭＨｚとなり、ゲインの増大につれて有効バンド幅が狭くなる（つまり、高速化が難しくなる）。このため、従来のパイプラインＡＤＣの回路構成では、増幅器の有効バンド幅を上げてコンバータの高速化を図るためには、増幅器の負荷となるサンプリング／ホールド回路ＳＨのキャパシタ及び次段のサンプリング／ホールド回路ＳＨのキャパシタの容量を減らすことが必要であった。次段のキャパシタまで容量を減らす理由は、ホールドされた出力が次段のキャパシタに充電されるからである。
【００４９】
図１７に示した本発明によるサンプリング／ホールド回路Ｅ１は、１つの回路で、図１８に示した従来のＡＤＣにおける、隣接する２つの変換段（図１８では例えば第２変換段と第３変換段）における２つのサンプリング／ホールド回路ＳＨを実現している。これにより、２つの隣接段の２つのサンプリング／ホールド動作を、互いに多重化した２つのサンプリング／ホールド動作フェーズにより、従来より短い期間内で実行することにより、全体として２つの隣接変換段の動作を高速化しようとするものである。尚、このサンプリング／ホールド回路Ｅ１では、２つの隣接変換段内の２つの加算器における減算機能も、ホールド期間中に実現する回路も備えている。さらにまた、回路Ｅ１では、この差動増幅器ＡＭＰの増幅度を×２にすることにより、２つの隣接変換段内の２つの増幅器も、１つの増幅器の共用によって実現することができる。
【００５０】
次に、図１７を参照して説明すると、このサンプリング／ホールド回路Ｅ１は、互いに隣接する変換段（ｎ）と変換段（ｎ＋１）の双方のための回路を備えており、図１７では、変換段（ｎ）に対する回路は点線で囲んで示しており、そしてその外の回路が変換段（ｎ＋１）に対する回路である。尚、差動増幅器ＡＭＰは、それら双方の変換段に共通である。このサンプリング／ホールド回路Ｅ１の動作を要約すると、２つのサンプリング／ホールド動作フェーズの第１動作フェーズでは、サンプリング期間中に、変換段（ｎ）への前段からの差動入力電圧ＶＩＰ，ＶＩＮを受け、また、この差動入力電圧から変換段（ｎ）内の１．５ビットＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータが発生する減算用差動電圧ＶＲＰ，ＶＲＮを受けてサンプリングを行う。これに続くホールド期間中には、正側の差動入力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側差動入力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算すると同時にその減算結果をホールドすることにより、差動出力電圧ＶＯＰ，ＶＯＮを発生する。次に、第２動作フェーズでは、第１動作フェーズのホールド期間と重複するサンプリング期間中に、変換段（ｎ＋１）への変換段（ｎ）からのその差動出力電圧ＶＯＰ，ＶＯＮを差動入力電圧として受け、また、この差動出力電圧ＶＯＰ，ＶＯＮから変換段（ｎ＋１）内の１．５ビットＡ／Ｄコンバータおよび１．５ビットＤ／Ａコンバータが発生する減算用差動電圧ＶＲＰ，ＶＲＮを受けてサンプリングを行う。これに続くホールド期間中には、正側の差動入力電圧である正側差動出力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側の差動入力電圧であるその負側差動出力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算してその減算結果をホールドすることにより、変換段（ｎ＋１）の出力を同じく差動出力電圧ＶＯＰ，ＶＯＮとして発生する。
【００５１】
より詳細に説明すると、サンプリング／ホールド回路Ｅ１は、変換段（ｎ）に対する正側サンプリング回路と負側サンプリング回路から成る１つの差動形サンプリング回路を備えている。その正側サンプリング回路は、ＶＩＰ入力端子と基準電圧Ｖ０との間およびＶＩＰ入力端子ともう１つのＶＩＰ入力端子との間に接続された、スイッチＳ４、キャパシタＣ１Ａ、スイッチＳ９、および第２のキャパシタＣ３Ａ、スイッチＳ１７とを備えている。一方、負側サンプリング回路は、ＶＩＮ入力端子と基準電圧Ｖ０との間およびＶＩＮ入力端子ともう１つのＶＩＮ入力端子との間に接続された、スイッチＳ５、キャパシタＣ２Ａ、スイッチＳ１１、および第２のキャパシタＣ４Ａ、スイッチＳ１９とを備えている。また、ホールド部として共用の差動増幅器ＡＭＰがある。さらに、正側には、多重化部として、キャパシタＣ３Ａを差動増幅器の非反転入力と反転出力との間に接続するスイッチＳ１４，Ｓ２２を備え、また、減算を行う手段として、キャパシタＣ１Ａの入力側端をＶＲＰに接続するスイッチＳ３を備えている。一方、負側には、多重化部として、キャパシタＣ４Ａを差動増幅器の反転入力と非反転出力との間に接続するスイッチＳ１５，Ｓ２３を備え、また、減算を行う手段として、キャパシタＣ２Ａの入力側端をＶＲＮに接続するスイッチＳ６を備えている。
【００５２】
同様にして、変換段（ｎ＋１）も、その正側サンプリング回路として、ＶＯＰ入力端子と基準電圧Ｖ０との間およびＶＯＰ入力端子ともう１つのＶＯＰ入力端子との間に接続された、スイッチＳ２、キャパシタＣ１Ｂ、スイッチＳ１０、および第２のキャパシタＣ３Ｂ、スイッチＳ１８とを備えている。一方、負側サンプリング回路として、ＶＯＮ入力端子と基準電圧Ｖ０との間およびＶＯＮ入力端子ともう１つのＶＯＮ入力端子との間に接続された、スイッチＳ７、キャパシタＣ２Ｂ、スイッチＳ１２、および第２のキャパシタＣ４Ｂ、スイッチＳ２０とを備えている。また、ホールド部として共用の差動増幅器ＡＭＰがある。さらに、正側には、多重化部として、キャパシタＣ３Ｂを差動増幅器の非反転入力と反転出力との間に接続するスイッチＳ１３，Ｓ２１を備え、また、減算を行う手段として、キャパシタＣ１Ｂの入力側端をＶＲＰに接続するスイッチＳ１を備えている。一方、負側には、多重化部として、キャパシタＣ４Ｂを差動増幅器の反転入力と非反転出力との間に接続するスイッチＳ１６，Ｓ２４を備え、また、減算を行う手段として、キャパシタＣ２Ｂの入力側端をＶＲＮに接続するスイッチＳ８を備えている。
【００５３】
このような構成をもつサンプリング／ホールド回路Ｅ１の詳細な動作を説明すると、変換段（ｎ）がサンプリング動作モードにあり、かつ変換段（ｎ＋１）がホールド動作モードにあるときは、種々のスイッチのオン／オフ状態は、以下の通りとなる。
【００５４】
【表１】
変換段（ｎ）→ Ｓ３＆Ｓ６：ＯＦＦ，Ｓ４＆Ｓ５：ＯＮ
変換段（ｎ＋１）→ Ｓ１＆Ｓ８：ＯＮ，Ｓ２＆Ｓ７：ＯＦＦ
変換段（ｎ）→ Ｓ９＆Ｓ１１：ＯＮ
変換段（ｎ＋１）→ Ｓ１０＆Ｓ１２：ＯＦＦ
変換段（ｎ）→ Ｓ１４＆Ｓ１５：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１３＆Ｓ１６：ＯＮ
変換段（ｎ）→ Ｓ１７＆Ｓ１９：ＯＮ
変換段（ｎ＋１）→ Ｓ１８＆Ｓ２０：ＯＦＦ
変換段（ｎ）→ Ｓ２２＆Ｓ２３：ＯＦＦ
変換段（ｎ＋１）→ Ｓ２１＆Ｓ２４：ＯＮ
このような接続により、第１動作フェーズでは、サンプリング期間中に、変換段（ｎ）への前段からの差動入力電圧ＶＩＰ，ＶＩＮと、減算用差動電圧ＶＲＰ，ＶＲＮとを受けてサンプリングする。
【００５５】
一方、変換段（ｎ）がホールド動作モードにあり、かつ変換段（ｎ＋１）がサンプリング動作モードにあるときは、種々のスイッチのオン／オフ状態は、反転して以下の通りとなる。
【００５６】
【表２】
変換段（ｎ）→ Ｓ３＆Ｓ６：ＯＮ，Ｓ４＆Ｓ５：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１＆Ｓ８：ＯＦＦ，Ｓ２＆Ｓ７：ＯＮ
変換段（ｎ）→ Ｓ９＆Ｓ１１：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１０＆Ｓ１２：ＯＮ
変換段（ｎ）→ Ｓ１４＆Ｓ１５：ＯＮ
変換段（ｎ＋１）→ Ｓ１３＆Ｓ１６：ＯＦＦ
変換段（ｎ）→ Ｓ１７＆Ｓ１９：ＯＦＦ
変換段（ｎ＋１）→ Ｓ１８＆Ｓ２０：ＯＮ
変換段（ｎ）→ Ｓ２２＆Ｓ２３：ＯＮ
変換段（ｎ＋１）→ Ｓ２１＆Ｓ２４：ＯＦＦ
このようにして、第１動作フェーズにおけるホールド期間中には、正側の差動入力電圧ＶＩＰから正側の減算用差動電圧ＶＲＰを減算すると同時にその減算結果をホールドし、同時に、負側差動入力電圧ＶＩＮから負側減算用差動電圧ＶＲＮを減算すると同時にその減算結果をホールドすることにより、差動出力電圧ＶＯＰ，ＶＯＮを発生する。また、これと同時に生起する第２動作フェーズにおけるサンプリング期間において、変換段（ｎ＋１）への変換段（ｎ）からのその差動出力電圧ＶＯＰ，ＶＯＮである差動入力電圧をサンプリングする。尚、第２動作フェーズにおけるホールド動作は、新たに始まる２つのサンプリング／ホールド動作フェーズのサイクルにおける第１動作フェーズのサンプリング動作と同時に実行され、以下上記と同様にして繰り返される。以上に述べた通り、図１７のサンプリング／ホールド回路Ｅ１は、平衡形、同時サンプリング、差動動作、直列配置の形式を有している。
【００５７】
次に、図１９は、図１７のサンプリング／ホールド回路Ｅ１を一部簡略化した実施形態のサンプリング／ホールド回路Ｅ２を示している。この回路Ｅ２は、図１７の回路Ｅ１とはほぼ同じであり（同じ要素には、同じ参照番号を付している）、異なっている点は、図１７の回路における、チャージ・インジェクション・ノイズを防止するためのスイッチＳ１８，Ｓ２１，Ｓ２０，Ｓ２４を省いている点である。これらスイッチを省いても、用途によっては十分な動作を実現することができる。
【００５８】
最後に、図２０は、図１９のサンプリング／ホールド回路Ｅ２に対し、図１５に示したのと同じコモンモード・フィードバック回路１５０，１５２を設けた１実施形態のサンプリング／ホールド回路Ｅ３を示している。その他の要素は、図１９の回路Ｅ２と全く同じである。また、コモンモード・フィードバック回路１５０，１５２は、図１５に関連して説明した通りである。この回路Ｅ３によれば、差動増幅器ＡＭＰの出力電圧を任意のレベルに合わせることができる。
【００５９】
尚、図１５、図１７，図１９および図２０に示した実施形態のサンプリング／ホールド回路においては、２対のＶＲＰ端子およびＶＲＮ端子の各対が各変換段内の１．５ビットＤ／Ａコンバータの出力に接続された場合について記述している。しかし、これら種々の実施形態においては、１つの基準電圧Ｖ０ではなく２つの基準電圧Ｖ０，Ｖ１を用い、そして４つのキャパシタＣ１Ａ，Ｃ２Ａ，Ｃ１Ｂ，Ｃ２Ｂの各々を、４つのキャパシタで構成しそしてこれら４つのキャパシタを切り替えて使用する方法も可能である。
【００６０】
以上に詳細に説明した本発明の種々の実施形態においては、種々の変更が可能である。第１に、図８〜図２０の種々の実施形態は、回路構成は不平衡形であってもサンプリング／ホールド動作自体は差動形のものであるが、本発明は、サンプリング／ホールド動作自体がシングルエンド形式で動作する場合にも、同様に用いることができる。第２に、上記の各種実施形態では、差動増幅器のゲインは、異なったサンプリング／ホールド動作フェーズを通して同一のものとして特に説明しなかったが、必要に応じて、特定のサンプリング／ホールド動作フェーズに関して特定のゲインをもつように、差動増幅器のゲイン設定回路が異なったゲインを設定するよう切換可能とすることもできる。例えば、図１８のパラレルＡＤＣに図１７のサンプリング／ホールド回路を使用する場合、第１動作フェーズに対する差動増幅器ＡＭＰのゲインと第２動作フェーズに対するそのゲインを異なったものとすることができる。尚、これらゲインを隣接変換段間で一致させるかあるいは比較的同じ値のものとすることにより、両変換段全体として増幅器のスピードを平均化することができる。また、第３に、図１７〜図２０の実施形態は、パイプラインＡＤＣに関連して説明したが、Ａ／Ｄ変換段が縦続接続される任意の他の形式のＡ／Ｄコンバータにも同様に適用することが可能である。
【００６１】
【発明の効果】
以上に述べた本発明によれば、サンプリング／ホールド動作の多重化により、複数のサンプリング／ホールド動作が従来より短期間で実行可能となり、これによって、サンプリング／ホールド動作自体あるいはこれを使用した処理の速度の高速化を図ることができる。また、サンプリング／ホールド動作の多重化により、従来と同じサンプリング／ホールド期間が与えられた場合には、従来よりホールド期間を長くすることができ、これによって電力消費の低減もしくはホールド出力の安定を図ることができる。
【図面の簡単な説明】
【図１】図１は、本発明のサンプリング／ホールド回路の一般化した実施形態を示すブロック図。
【図２】図２は、図１の実施形態をより具体化した１実施形態のサンプリング／ホールド回路Ａを示すブロック図。
【図３】図３は、図１の実施形態をより具体化した別の実施形態のサンプリング／ホールド回路Ｂを示すブロック図。
【図４】図４は、図１の実施形態をより具体化したさらに別の実施形態のサンプリング／ホールド回路Ｃを示すブロック図。
【図５】図５は、図１の実施形態をより具体化した、並列配置の回路構成の１実施形態であるサンプリング／ホールド回路Ｄを示すブロック図。
【図６】図６は、図１の実施形態をより具体化した、直列配置あるいは循環形配置の１実施形態のサンプリング／ホールド回路Ｅを示すブロック図。
【図７】図７は、図６の直列配置構成を簡略化した交差配置のサンプリング／ホールド回路Ｅを示すブロック図。
【図８】図８は、図５のサンプリング／ホールド回路Ｄをより具体化した１実施形態のサンプリング／ホールド回路Ｄ１を示すブロック図。
【図９】図９は、図８のサンプル／ホールド回路Ｄ１の動作を説明するためのタイミング図。
【図１０】図１０は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ２を示すブロック図であり、開ループのオフセット補償を付加している。
【図１１】図１１は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ３を示すブロック図であり、閉ループのフィードバック形オフセット補償回路を設けている。
【図１２】図１２は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ４を示すブロック図であり、閉ループのフィードフォワード形オフセット補償回路を設けている。
【図１３】図１３は、図８のサンプリング／ホールド回路Ｄ１の回路構成をより簡単にした実施形態のサンプリング／ホールド回路Ｄ５を示すブロック図。
【図１４】図１４は、図１３に示したサンプリング／ホールド回路Ｄ５の動作を説明するためのタイミング図。
【図１５】図１５は、図５のサンプリング／ホールド回路Ｄをより具体化した別の実施形態のサンプル／ホールド回路Ｄ６を示すブロック図であり、コモンモード・フィードバック回路を２回路設けている。
【図１６】図１６は、図１５のサンプリング／ホールド回路Ｄ６の動作を説明するためのタイミング図。
【図１７】図１７は、図６の直列（循環）型配置タイプのものをより具体化した１実施形態のサンプリング／ホールド回路Ｅ１を示すブロック図。
【図１８】図１８は、図１７のサンプリング／ホールド回路に適用することが可能である、従来のパラレルＡ／Ｄコンバータ（ＡＤＣ）を示すブロック図。
【図１９】図１９は、図１７のサンプリング／ホールド回路Ｅ１を一部簡略化した実施形態のサンプリング／ホールド回路Ｅ２を示すブロック図。
【図２０】図２０は、図１９のサンプリング／ホールド回路Ｅ２に対し、図１５に示したのと同じコモンモード・フィードバック回路を設けた１実施形態のサンプリング／ホールド回路Ｅ３を示すブロック図。
【符号の説明】
１ サンプリング部の入力端子
２ サンプリング部
３ サンプリング部の出力端子
４ 多重化部
５ ホールド部の入力端子
６ ホールド部
７ ホールド部の出力端子
ＡＭＰ 差動増幅器
Claims (40)
- サンプリング／ホールド方法であって、
複数のサンプリング／ホールド動作を多重化して実行すること、
を特徴とするサンプリング／ホールド方法。 - 請求項１記載の方法において、
前記複数のサンプリング／ホールド動作の複数の前記サンプリング動作は、空間分割多重化したこと、
を特徴とするサンプリング／ホールド方法。 - 請求項１または２記載の方法において、
前記複数のサンプリング／ホールド動作の各々は、サンプリング動作とホールド動作とを有し、
前記複数のサンプリング／ホールド動作の複数の前記ホールド動作を、時分割多重化して実行すること、
を特徴とするサンプリング／ホールド方法。 - サンプリング動作を行うサンプリング期間とホールド動作を行うホールド期間とを各々有する複数のサンプリング／ホールド動作フェーズで実行するサンプリング／ホールド方法であって、
前記複数のサンプリング／ホールド動作フェーズにおける前記サンプリング動作を実行するステップと、
前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作を時分割多重化して実行するステップと、
から成るサンプリング／ホールド方法。 - 請求項４記載の方法において、
少なくとも１つの前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、別の１つの前記サンプリング／ホールド動作フェーズにおける前記ホールド動作と、時間的に重なった期間において実行すること、
を特徴とするサンプリング／ホールド方法。 - 請求項４記載の方法において、
前記複数のサンプリング／ホールド動作フェーズにおける前記ホールド動作は、共通のホールド手段で行うこと、
を特徴とするサンプリング／ホールド方法。 - 請求項４記載の方法において、
各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、１つの入力からサンプリングすること、を含むこと、
を特徴とするサンプリング／ホールド方法。 - 請求項４記載の方法において、
各前記サンプリング／ホールド動作フェーズにおける前記サンプリング動作は、２つの入力からサンプリングすること、を含むこと、
を特徴とするサンプリング／ホールド方法。 - 請求項８記載の方法において、
前記２つの入力からのサンプリングは、同時に実行すること、
を特徴とするサンプリング／ホールド方法。 - 請求項９記載の方法において、
前記２つの入力は、１対の差動入力であること、
を特徴とするサンプリング／ホールド方法。 - 請求項８記載の方法において、
前記２つの入力からのサンプリングは、非同時に実行すること、
を特徴とするサンプリング／ホールド方法。 - 請求項１１記載の方法において、
前記２つの入力は、１対の差動入力であること、
を特徴とするサンプリング／ホールド方法。 - 請求項１２記載の方法において、
前記１対の差動入力は、１つのＣＤＳ信号からの２つの信号入力であること、を特徴とするサンプリング／ホールド方法。 - 請求項４記載の方法において、
複数の前記サンプリング／ホールド動作フェーズは、１つの入力に対し、直列的に連続して実行する動作フェーズであること、
を特徴とするサンプリング／ホールド方法。 - 請求項１４記載の方法において、
直列的に連続して実行する複数の前記サンプリング／ホールド動作フェーズは、パイプラインＡ／Ｄコンバータにおける隣接する２つのＡ／Ｄ変換段において実行するものであること、
を特徴とするサンプリング／ホールド方法。 - 請求項４記載の方法において、
複数の前記サンプリング動作フェーズは、並列で実行するものであること、
を特徴とするサンプリング／ホールド方法。 - 請求項４ないし１６のいずれかに記載の方法において、
前記ホールド動作は、サンプル値の増幅を含むこと、
を特徴とするサンプリング／ホールド方法。 - 請求項１７記載の方法において、
前記増幅は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作に対して、互いに異なった増幅度を有すること、
を特徴とするサンプリング／ホールド方法。 - サンプリング／ホールド回路であって、
複数のサンプリング手段であって、各サンプリング手段が、入力と出力を有し、前記入力で受けた値をサンプリングしてこのサンプル値を蓄積するとともに、この蓄積したサンプル値を前記出力に発生するよう動作する、前記の複数のサンプリング手段と、
入力と出力とを有する１つのホールド手段と、
前記複数のサンプリング手段のうちの任意の１つの前記出力を、前記１つのホールド手段の前記入力に接続する多重化手段であって、これにより、前記ホールド手段が、前記サンプル値をホールドして前記ホールド手段の前記出力に発生するようにさせる、前記の多重化手段と、
から成るサンプリング／ホールド回路。 - 請求項１９記載の回路において、
各前記サンプリング手段は、
蓄積手段と、
前記サンプリング手段の入力を前記蓄積手段に接続するためのサンプリング・スイッチ手段と、
から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記多重化手段は、前記複数のサンプリング手段を１つずつ順番に前記ホールド手段に接続することによって、前記複数のサンプリング手段からの複数の前記サンプル値を多重化する多重化スイッチ手段を含むこと、
を特徴とするサンプリング／ホールド回路。 - 請求項２１記載の回路において、
前記複数のサンプリング手段は、互いに時間が重ならないサンプリング期間を有すること、
を特徴とするサンプリング／ホールド回路。 - 請求項２１記載の回路において、
前記複数のサンプリング手段は、互いに時間が重なったサンプリング期間を有すること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記複数のサンプリング手段の各々は、差動形で動作する１組のサンプリング回路から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項２４記載の回路において、
複数の前記差動形で動作するサンプリング回路組は、１つの共通のサンプリング回路を有すること、
を特徴とするサンプリング／ホールド回路。 - 請求項２４記載の回路において、
前記ホールド手段は、２つの差動入力を有する差動増幅器から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項２６記載の回路において、
前記サンプリング回路は、１つのサンプリング・スイッチ手段と、１つのキャパシタとから成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記複数のサンプリング手段の各々は、シングルエンド形で動作する１つのサンプリング回路から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項２８記載の回路において、
前記サンプリング回路は、１つのサンプリング・スイッチ手段と、１つのキャパシタとから成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記ホールド手段は、増幅手段を含むこと、
を特徴とするサンプリング／ホールド回路。 - 請求項３０記載の回路において、
前記増幅手段は、前記複数のサンプリング／ホールド動作フェーズの前記ホールド動作において異なった増幅度で動作できる可変増幅手段から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項３１記載の回路において、
前記異なった増幅度は、互いに近い増幅度であること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記複数のサンプリング手段の複数の前記入力は、互いに異なった入力信号を受けるように接続したこと、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路において、
前記複数のサンプリング手段は、順番に配置し、
前記複数のサンプリング手段のうちの最初の前記サンプリング手段の前記入力は、入力を受けるように接続し、
該最初のサンプリング手段に後続する前記サンプリング手段の前記入力は、前記ホールド手段の出力に接続し、これによって該サンプリング手段が、直前の前記サンプリング手段からの前記サンプル値を前記ホールド手段を介して受けるようにしたこと、
を特徴とするサンプリング／ホールド回路。 - 請求項３４記載の回路において、
前記サンプリング手段の数は、２つであること、
を特徴とするサンプリング／ホールド回路。 - 請求項１９記載の回路であって、
さらに、
前記サンプリング手段の前記出力に接続したオフセット補償手段を備えたこと、
を特徴とするサンプリング／ホールド回路。 - 請求項３６記載の回路において、
前記オフセット補償手段は、開ループの補償回路から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項３６記載の回路において、
前記オフセット補償手段は、閉ループの補償回路から成ること、
を特徴とするサンプリング／ホールド回路。 - 請求項３８記載の回路において、
前記閉ループの補償回路は、前記ホールド手段の出力に接続した入力を有すること、
を特徴とするサンプリング／ホールド回路。 - 多数のＡ／Ｄ変換段を縦続形式で有するＡ／Ｄコンバータにおいて、
隣接する２つのＡ／Ｄ変換段に含まれた２つのサンプリング／ホールド回路として、請求項３５記載のサンプリング／ホールド回路を備えたこと、
を特徴とするＡ／Ｄコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323757A JP2004158138A (ja) | 2002-11-07 | 2002-11-07 | サンプリング／ホールドの方法および回路 |
| US10/701,647 US6937174B2 (en) | 2002-11-07 | 2003-11-05 | Sampling/holding method and circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323757A JP2004158138A (ja) | 2002-11-07 | 2002-11-07 | サンプリング／ホールドの方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004158138A true JP2004158138A (ja) | 2004-06-03 |
| JP2004158138A5 JP2004158138A5 (ja) | 2005-12-22 |
Family
ID=32677006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002323757A Pending JP2004158138A (ja) | 2002-11-07 | 2002-11-07 | サンプリング／ホールドの方法および回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6937174B2 (ja) |
| JP (1) | JP2004158138A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054684A (ja) * | 2004-08-12 | 2006-02-23 | Sanyo Electric Co Ltd | Ａ／ｄ変換装置及びそれを用いた受信装置 |
| JP2007043433A (ja) * | 2005-08-03 | 2007-02-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JPWO2007032110A1 (ja) * | 2005-09-16 | 2009-03-19 | パナソニック株式会社 | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| US8493099B2 (en) | 2008-09-17 | 2013-07-23 | Nec Corporation | Sample and hold circuit and method for controlling same |
| JP5365635B2 (ja) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| JP2017085351A (ja) * | 2015-10-28 | 2017-05-18 | 株式会社東芝 | 増幅回路、パイプラインａｄｃ、及び無線通信装置 |
| CN109067398A (zh) * | 2018-07-16 | 2018-12-21 | 珠海市微半导体有限公司 | 一种多通道adc电路的控制方法 |
| JP2020516086A (ja) * | 2017-03-31 | 2020-05-28 | テレディン ダルサ ビーブイＴｅｌｅｄｙｎｅ Ｄａｌｓａ Ｂ．Ｖ． | 電荷パケットを用いたアナログ−デジタル変換器 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982559B2 (en) * | 2004-01-14 | 2006-01-03 | Kyocera Wireless Corp. | Accurate and efficient sensing circuit and method for bi-directional signals |
| TWI241842B (en) * | 2004-04-26 | 2005-10-11 | Sunplus Technology Co Ltd | Method and circuit for sampling/holding signal |
| JP3887000B2 (ja) * | 2004-06-11 | 2007-02-28 | シャープ株式会社 | 電子回路装置 |
| US7170436B2 (en) * | 2004-06-24 | 2007-01-30 | Symwave, Inc. | Current mode analog-to-digital converter using parallel, time-interleaved successive approximation subcircuits |
| US7015842B1 (en) * | 2005-01-12 | 2006-03-21 | Teranetics, Inc. | High-speed sampling architectures |
| US7414555B1 (en) * | 2005-09-16 | 2008-08-19 | Atheros Communications, Inc. | Interleaved ADC and folded mixer for WLAN devices |
| US7375664B2 (en) * | 2006-06-07 | 2008-05-20 | Texas Instruments Incorporated | Systems and methods for providing anti-aliasing in a sample-and-hold circuit |
| US7746119B2 (en) * | 2008-09-18 | 2010-06-29 | Power Integrations, Inc. | Leakage compensation for sample and hold devices |
| JP2010193089A (ja) * | 2009-02-17 | 2010-09-02 | Toshiba Corp | 離散時間系回路 |
| US8823564B2 (en) * | 2012-03-07 | 2014-09-02 | Asahi Kasei Microdevices Corporation | Sampling circuit, A/D converter, D/A converter, and codec |
| US9679509B2 (en) * | 2014-05-01 | 2017-06-13 | Samsung Display Co., Ltd. | Positive feedback enhanced switching equalizer with output pole tuning |
| EP3151245B8 (en) | 2015-10-01 | 2019-10-23 | Rohde & Schwarz GmbH & Co. KG | Sampling device |
| US10756748B1 (en) | 2019-04-26 | 2020-08-25 | Xilinx, Inc. | Capacitor-enhanced comparator for switched-capacitor (SC) circuits with reduced kickback |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169751B1 (en) * | 1997-03-10 | 2001-01-02 | Matsushita Electric Industrial Co., Ltd. | OFDM receiving apparatus |
| US6166675A (en) * | 1997-09-03 | 2000-12-26 | Texas Instruments Incorporated | Pipeline analog-to-digital conversion system using double sampling and method of operation |
| US5986510A (en) * | 1998-01-09 | 1999-11-16 | Reticon Corporation | Method and apparatus for amplifying input signals in one of multiple modes of resolution |
| KR100689033B1 (ko) * | 2001-02-02 | 2007-03-08 | 삼성전자주식회사 | 데이터 슬라이서 및 이를 적용한 알에프 수신기 |
-
2002
- 2002-11-07 JP JP2002323757A patent/JP2004158138A/ja active Pending
-
2003
- 2003-11-05 US US10/701,647 patent/US6937174B2/en not_active Expired - Lifetime
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054684A (ja) * | 2004-08-12 | 2006-02-23 | Sanyo Electric Co Ltd | Ａ／ｄ変換装置及びそれを用いた受信装置 |
| JP4660138B2 (ja) * | 2004-08-12 | 2011-03-30 | 三洋電機株式会社 | Ａ／ｄ変換装置及びそれを用いた受信装置 |
| JP2007043433A (ja) * | 2005-08-03 | 2007-02-15 | Renesas Technology Corp | 半導体集積回路装置 |
| JPWO2007032110A1 (ja) * | 2005-09-16 | 2009-03-19 | パナソニック株式会社 | Ａ／ｄ変換器及びａ／ｄ変換方法 |
| JP5365635B2 (ja) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| JP5365636B2 (ja) * | 2008-09-17 | 2013-12-11 | 日本電気株式会社 | サンプルホールド回路およびその制御方法 |
| US8493099B2 (en) | 2008-09-17 | 2013-07-23 | Nec Corporation | Sample and hold circuit and method for controlling same |
| JP2017085351A (ja) * | 2015-10-28 | 2017-05-18 | 株式会社東芝 | 増幅回路、パイプラインａｄｃ、及び無線通信装置 |
| JP2020516086A (ja) * | 2017-03-31 | 2020-05-28 | テレディン ダルサ ビーブイＴｅｌｅｄｙｎｅ Ｄａｌｓａ Ｂ．Ｖ． | 電荷パケットを用いたアナログ−デジタル変換器 |
| US10862391B2 (en) | 2017-03-31 | 2020-12-08 | Teledyne Dalsa B.V. | Analog-to-digital converter using charge packets |
| JP7197365B2 (ja) | 2017-03-31 | 2022-12-27 | テレディン ダルサ ビーブイ | 電荷パケットを用いたアナログ－デジタル変換器 |
| CN109067398A (zh) * | 2018-07-16 | 2018-12-21 | 珠海市微半导体有限公司 | 一种多通道adc电路的控制方法 |
| CN109067398B (zh) * | 2018-07-16 | 2022-04-01 | 珠海一微半导体股份有限公司 | 一种具备多路通道信号的adc电路的控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040130356A1 (en) | 2004-07-08 |
| US6937174B2 (en) | 2005-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004158138A (ja) | サンプリング／ホールドの方法および回路 | |
| US8791754B2 (en) | Programmable gain amplifier with amplifier common mode sampling system | |
| US8786477B1 (en) | Digital-to-analog conversion with improved dynamic range | |
| US7683819B2 (en) | Analog-to-digital converting circuit | |
| US7852252B2 (en) | Single-ended to differential amplification and pipeline analog-to-digital conversion for digitally controlled DC-DC converters | |
| US7215202B2 (en) | Programmable gain amplifier and method | |
| US8223058B2 (en) | Switched-capacitor circuit having a capacitor array circuit, and analog-to-digital converter using said switched-capacitor circuit | |
| US7429946B2 (en) | Capacitor averaging converter | |
| US6031480A (en) | Method and apparatus for implementing a pipelined A/D converter with inter-stage amplifiers having no common mode feedback circuitry | |
| JP3222276B2 (ja) | コンパレータ回路およびコンパレータ回路の制御方法 | |
| JP2010147992A (ja) | 増幅回路及びａ／ｄ変換器 | |
| JP5915669B2 (ja) | Ａ／ｄ変換装置 | |
| US20110084861A1 (en) | Apparatus and method for pipelined analog to digital conversion | |
| US20050068218A1 (en) | Pipelined and cyclic analog-to-digital converters | |
| JP3597812B2 (ja) | 擬似差動増幅回路及び擬似差動増幅回路を使用したａ／ｄ変換器 | |
| US7091897B2 (en) | Analog-to-digital converting circuit and image processing circuit cyclically repeating AD conversion | |
| US8212705B2 (en) | Pipeline ADC | |
| JP4314275B2 (ja) | Ａ／ｄ変換器及びａ／ｄ変換方法 | |
| JP6329949B2 (ja) | スイッチトキャパシタ回路及びその駆動方法 | |
| JP5108850B2 (ja) | スイッチトキャパシタ回路 | |
| US8471753B1 (en) | Pipelined analog-to-digital converter and method for converting analog signal to digital signal | |
| JP2011109560A (ja) | アナログデジタル変換回路 | |
| JP2011229128A (ja) | パイプライン型ａ／ｄコンバータ | |
| JP4962282B2 (ja) | 半導体装置 | |
| US6163285A (en) | Method of direct current offset cancellation |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051107 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051107 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071120 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080311 |