JP2001523429A - Ａｄｃ／ｄａｃ複合センサ・システムを備える信号調整回路およびその方法 - Google Patents

Abstract

(57)【要約】 電子的に較正されるセンサ１００は、信号調整回路１０４に結合される出力を有する検知素子１０２を備える。信号調整回路１０４は、検知素子出力上の温度および部分間変動を補償するように演算効率が高く動作可能であり、利用可能なセンサ出力信号を提供する。信号調整回路１０４は、アナログ−デジタル／デジタル−アナログ（ADC/DAC）変換装置１１２を備える。ADC/DAC１１２は、アナログ入力信号のアナログ−デジタル変換とデジタル出力信号のデジタル−アナログ変換の両方を実行することができる。ADC/DAC１１２は、さらに、アナログ信号を入力信号調整回路１０４，１０６に提供する。

Description

【発明の詳細な説明】 ADC/DAC複合センサ・システムを備える信号調整回路およびその方法 発明の分野 本発明は、一般にセンサとセンサ信号を調整する回路構成とに関し、さらに詳 しくは、アナログ−デジタル変換器／デジタル−アナログ変換器（ADC/DAC）複 合装置を有するセンサのための信号調整回路に関する。 発明の背景 物理的現象を検出し、その現象に応答して信号を提供するセンサ装置で世界は 満ちあふれている。たとえば、温度計は、物理的な条件温度を視覚的信号すなわ ち水銀柱の高さに変換する。温度検知装置の別の例には、物理的な条件温度を電 気信号に変換する熱電対がある。センサ信号を役立てるには、特定の物理現象に 対応して理解できるようにしなければならない。たとえば、温度計はガラス柱上 に線を付けて、温度の度合いを標示する。もちろん、この線が意味を持つために はガラス柱の正しい位置にあることが必要であり、線を正しく配置するプロセス を較正 （calibration）と呼ぶ。較正中は、センサが周知の物理的条件または条件群に 置かれ、その反応を観察する。周知の条件に対するセンサの反応を観察すること により、広範囲の条件に関するセンサの反応を予測することができる。 圧力センサは、圧力、たとえばタイヤ内の空気圧を表す信号を提供する装置で ある。他種のセンサと同様に、圧力センサを役立てるには較正が必要である。耐 圧センサとして知られるある種の圧力センサは、圧力を表す電圧信号を生成する 。耐圧センサは用途においていくつかの問題点を持つ。たとえば、耐圧検知素子 は、比較的低レベルの電圧信号を生成する。また、耐圧検知素子は温度変化に敏 感で、圧力変化に対しては線形に変化しない信号を生成することがある。さらに 、検知素子間の信号電圧特性が一貫しない。故に、広範囲の動作温度および圧力 において充分に正確な高レベルのセンサ出力を提供するセンサ製品のための特殊 な信号調整回路が必要である。この装置は低コストでしかも部分間の再現性が高 い大量生産をできることが重要である。 低コストの信号調整法の多くは、較正プロセス中に調整されるアナログ回路を 採用する。たとえば、抵抗網に結合される増幅器回路を用いることが知られてい る。このような用途の１つでは、抵抗網には可融性リンクにより結合される複数 の抵抗素子が含まれる。可能な調整度には制限があるが、増幅器網から適切な出 力を提供するための種々の 抵抗値が設定される。別の用途では、抵抗網はレーザ・トリマブル抵抗素子を備 える。較正プロセス中に、抵抗素子はレーザを用いてトリミングされ、増幅器網 から適切な出力を提供するための正しい抵抗値を達成する。いずれの用途におい ても、リンクを溶融させ、さらに／あるいは構成部品をレーザ・トリミングする ためには、処理中に回路に接近することが必要である。このため、製造処理のオ プションが限られる。また、ある種の用途においては、感度と線形性を別々に補 償することが困難になる。さらに、較正に続く処理作業により、最終製品におい て修正できない誤差を招くこともある。また、レーザ・トリミング・プロセスは 高価な処理ハードウェアを必要とし、サイクル時間が長くなる。 代替の設計により検知素子の電子的較正が可能になる。電子較正用のセンサは 、適切な信号調整回路構成を介してセンサ素子に結合され、較正方法が保持され るメモリに結合されるマイクロプロセッサを備える。処理中は、検知素子は様々 な既知の動作条件下で試される。較正値が設定されメモリに格納される。動作中 は、マイクロプロセッサが方法および較正値と共に動作してセンサ出力を提供す る。他の実行例では、デジタル信号プロセッサ（DSP：digital signal processo r）を用いてセンサ素子出力のデジタル値に関して必要な計算を実行する。 デジタル技術を用いて実現されるシステムは、一般的に、 １）フロントエンド・アナログ信号調整，２）アナログ−デジタル変換，３）デ ジタル処理，４）デジタル−アナログ変換および５）バックエンド・アナログ信 号出力ドライブによって構成される。フロントエンド調整は、デジタルにプログ ラミング可能な利得およびオフセット関数によって構成されることが多く、この 場合、オフセット信号はある形態のデジタル−アナログ変換器（DAC）によって 発生されるのが普通である。信号調整回路がある種の形態の外乱変数補償も含む 場合は、外乱変数信号もフロントエンド調整されデジタル化される。 センサ信号調整回路が少なくとも２つのアナログ−デジタル変換器（ADC）を 必要とすることがある。１つは検知素子出力をデジタル化するためのものであり 、１つは外乱変数信号をデジタル化するためのものである。検知素子出力および 外乱変数のフロントエンド信号調整を行うには、DAC装置は適切な制御信号を調 整回路に与える必要がある。また、デジタル化され修正されたセンサ出力をアナ ログに再変換することが必要である。このため、信号調整回路は２つのADCと３ つものDACとを必要とすることがある。これらの装置は、集積回路において実現 するには、ダイ面積が集約的であるが、これは、特にADCとDACの制度が装置を構 築する整合部品（キャパシタ，抵抗，トランジスタなど）の物理的寸法に直接的 に関わるためである。いくつかのアナログ−デジタルおよびデジタル−アナログ 演算を実 行するために必要とされる大量のダイ面積のために、センサ信号調整用途におい てデジタル技術を採用することが妨げられてきた。 ADCの典型的な連続近似実行例には少なくとも１つのDACが含まれる。アナログ −デジタル変換およびデジタル−アナログ変換（それぞれA/DおよびD/A）が必要 とされる場合、ADC装置内にDACを再利用することが可能であることが知られる。 このアーキテクチャの例では、A/DおよびD/Aにアナログ信号調整または回路較正 を含む回路を実現させることができない。さらに、いくつかのD/A出力およびい くつかのA/D出力を備えるセンサ信号調整回路において必要とされるような多数 のA/DおよびD/A変換動作を必要とする回路を実行できない。 従って、デジタル信号処理を用いて、ADCおよびDAC装置を有効に利用して信号 調整回路内の装置数を最小限に抑える電子的に較正される検知装置が依然として 必要である。検知装置は、好ましくは、センサのデジタル較正を行う信号処理回 路とそのアナログ入力調整回路とを具備する。基本的には、ハードウェアがより 有効に用いられる正確な手法が必要とされる。 図面の簡単な説明 第１図は、本発明の好適な実施例による信号調整回路を 備えるセンサ・システムを示すブロック図である。 第２図は、本発明の好適な実施例によるADC/DAC装置のブロック図である。 第３図は、第２図の回路の動作を示すタイミング図である。 第４図は、本発明の別の好適な実施例によるADC/DAC装置のブロック図である 。 第５図は、本発明の別の実施例によるADC/DAC装置のブロック図である。 第６図は、本発明の好適な実施例によるADC/DAC装置の回路図である。 第７図は、本発明のADC/DAC装置の動作をさらに示すタイミング図である。 第８図は、好適な方法によりセンサを較正するために用いられる試験システム の概略図である。 第９図は、センサを較正する好適な方法を示す流れ図である。 好適な実施例の詳細説明 電子的に較正されるセンサにおいては、検知素子が、較正回路に結合される検 知素子出力信号を提供する。較正回路は、計算効率が高く、使用可能なセンサ出 力信号を提供するための検知素子出力の温度変動補償,部分間変動補償, 線形化およびスケーリングを行うことができる。較正方法には、実質的な構成部 品の再使用を行う効率の良いADC/DAC装置を備える。較正回路およびADC/DAC装置 が、あらゆる種類のセンサに適応することは言うまでもない。 第１図を参照して、センサ１００は、信号調整回路１０４に結合され、そこに 圧力センサ信号１０１を提供する検知素子１０２を具備する。信号調整回路１０ ４は、好ましくは、単チップ集積回路として構築され、圧力信号予備調整回路構 成１０６，温度信号予備調整回路１０８，マルチプレクサ１１０，アナログ−デ ジタル／デジタル−アナログ変換器（ADC/DAC）１１２，電子的消去可能書込可 能読取専用メモリ（EEPROM：electronically erasable programmable read only memory）１１４,制御メモリ・レジスタ１１６，多項式計算器１１８，入力／出 力（I/O）コントローラ１２０，出力フィルタ１２２および出力ドライバ１２４ を備える。回路１０４は、当技術で周知の上記回路素子に適切に結合される出力 を有するクロック発生器１２８に結合される発振器１２６をさらに備える。さら に、当業者には理解頂けようが、音響設計に応じて、回路１０４は過電圧保護， 動作電圧発生器，電源オン・リセット機能および試験論理（図示せず）をさらに 具備する。 検知素子１０２は、好ましくは、圧力標示信号を生成するために当技術で周知 の如く、半導体ダイの一部として形成される耐圧検知素子（piezoresistive sen sing element） である。好適な実行例においては、検知素子１０２は、個別素子として形成され 、信号調整回路１０４に結合（第１図に図示されるように）されることも、ある いは処理回路チップの部分として一体的に形成されることもある。検知素子１０ ２は、温度信号１０３をさらに提供する。代替の好適な実施例においては、温度 信号を提供するために別の温度検知装置が備えられる。検知素子１０２から出力 される信号１０１，１０３は、比較的低レベルの信号であり、一般に温度と共に 可変し、部分間で実質的に変動する。検知素子１０２の出力信号１０１，１０３ には、一定の非線形特性も含まれる。従って、検知素子１０２の出力信号は、信 号調整回路１０４により動作されて、使用可能な電圧範囲において温度補償され た実質的な線形信号を提供する。 さらに詳しくは、検知素子１０２の圧力および温度出力信号１０１，１０３は 、それぞれ圧力および温度予備調整回路構成１０６，１０８に結合されて、初期 濾波，増幅およびオフセットの検知素子１０２出力信号に対する印加を行う。予 備調整された圧力および温度信号は、次に、マルチプレクサ１１０を介して選択 的にADC/DAC１１２に結合される。ADC/DAC１１２は、予備調整済みの信号に関し て動作し、それぞれデジタル圧力信号およびデジタル温度信号を提供する。 ADC/DAC１１２から、デジタル圧力信号およびデジタル温度信号が、バス１３ ０を介してレジスタ１１６および多 項式計算器１１８に結合される。EEPROM１１４は、データ格納部分を備える。さ らに詳しくは、補償済み圧力センサ信号を提供する際に多項式計算器１１８が用 いる複数の較正データのための格納部を備える。多項式計算器１１８の出力信号 はバス１３０を介してADC/DAC１１２に結合され、そこでデジタル出力信号が再 びアナログ出力信号に変換される。アナログ出力信号は、フィルタ１２２を用い て濾波され、増幅されて、出力ドライバ１２４により出力される。I/O制御装置 １２０は、最小限の数のピン１３２を利用しながら外部からセンサ１００に対し て、EEPROM１１４への書込などのアクセスおよび動作能力を提供する。 ADC/DAC１１２の好適な構造を説明し、第２図に示される検知素子信号調整回 路２００の実施例を参照してその動作を詳細に説明する。信号調整回路２００は 、ADC/DAC１１２に加えて、デジタルに補償されるアナログ入力回路またはアナ ログ信号調整回路２０２と、デジタル信号処理回路２０４と、アナログ出力ドラ イバ回路２０６と、出力バス２３１を有するメモリ装置２０８とを具備する。第 １図に示される要素と比較すると、回路素子２０２は予備調整素子１０６または 予備調整素子１０８に類似すると考えられる。同様に、回路素子２０６は出力フ ィルタ１２２および出力ドライバ１２４に類似し、回路２０４は多項式計算器１ １８に類似し、回路素子２０８はメモリ１１４に類似するとみなすことができる 。 デジタルに補償されるアナログ入力または信号調整回路２０２は、本質的には 、アナログ信号入力端子２１７，補償信号サンプル／ホールド回路２１０，ドラ イバ回路２１４，加算回路２１８および出力端子２１９を備える増幅器である。 補償信号は、アナログ・オフセット信号の形で、定期的にADC/DAC１１２からサ ンプル／ホールド回路２１０に、アナログまたはパラメータ制御入力端子２２１ を介して通信される。オフセット信号が、加算回路２１８を介してドライバ回路 ２１４の入力に加えられ、当技術では周知の如くオフセット修正されたアナログ 入力信号となる。アナログ・オフセット値は、センサ１００の較正プロセス中に 決定される。メモリ２０８は、デジタル・オフセット値が較正プロセス中に書き 込まれるデータ構造を備える。出力バス２３１を介して提供されるデジタル・オ フセット値は、ADC/DAC１１２によりアナログ・オフセット値信号に変換される と、ドライバ回路２１４が用いるのに適したアナログ・オフセット値となる。後 に説明するように、ADC/DAC１１２は、定期的にデジタル・オフセット値を取り 出し、デジタル・オフセット値をアナログ・オフセット値信号に変換し、それを アナログ制御入力端子２２１を介してアナログ入力回路２０２に通信する。オフ セット以外の動作パラメータも、メモリ２０８のデータ構造に格納することがで き、変換して、アナログ入力回路２０２の動作を修正するために送ることができ る。その他のパラメータ には、利得，線形性，温度またはその他の補償パラメータがある。 アナログ入力回路２０２の出力すなわちアナログ信号は、出力端子２１９を介 してADC/DAC１１２に通信される。ADC/DAC１１２は、アナログ信号をデジタル入 力値またはデジタル連続近似データに変換する。デジタル入力値は、次に信号処 理回路すなわちDSP２０４に通信され、DSP２０４はデジタル入力値に関して演算 を行いそれに依存するデジタル出力値を提供する。デジタル出力値は、ADC/DAC １１２に送り返され、ADC/DAC１１２はデジタル出力値をアナログ出力値に変換 するよう動作する。それにより、アナログ出力信号は、アナログ出力回路２０６ に通信される。 引き続き第２図を参照して、ADC/DAC１１２は比較器２２２，連続近似レジス タ（SAR：successive approximation register）２２４，マルチプレクサ２２６ ，デジタル−アナログ変換器（DAC）２２８およびデマルチプレクサ２３０を具 備する。ADC/DAC１１２は、比較器２２２に動作状態に結合されるデジタル制御 素子２３２，連続近似レジスタ２２４，マルチプレクサ２２６，デジタル−アナ ログ変換器（DAC）２２８およびデマルチプレクサ２３０をさらに備え、そのい くつかの動作モードにおいてADC/DAC１１２を適切に制御する。デジタル制御素 子２３２は制御可能であり、I/O制御装置１２０を通じて制御バス２０１上にデ ータを伝えることができる。 第１動作モードにおいて、ADC/DAC１１２はアナログ−デジタル変換装置とし て動作する。すなわち、マルチプレクサ２２６およびデマルチプレクサ２３０は 、SAR２２４の出力ポート２２９をDAC２２８の入力に結合するよう構築される。 比較器２２２の第１入力端子がアナログ入力回路２０２の出力端子２１９に結合 され、比較器２２２の第２入力端子は、DAC２２８のアナログ出力端子２２７に 結合される。比較器２２２は、出力端子２３３も有する。この構造においては、 比較器２２２，SAR２２４およびDAC２２８は、標準的な連続近似型のアナログ− デジタル変換装置として動作する。制御素子２３２は、出力端子２１９に提供さ れる信号の変換が成功するまでこの構造を維持する。当技術では周知の如く、SA R２２４からの出力デジタル値がアナログ信号に変換される場合、比較器２２２ が決定するアナログ入力信号に値が充分に近い場合に変換が成功したものとする 。アナログ入力を表すSAR２２４のデジタル・ワード出力はDSP２０４の入力に結 合される。 DSP２０４からの出力デジタル値がマルチプレクサ２２６に通信され、ADC/DAC １１２が第２の出力される動作モードに関して構築される。すなわち、マルチプ レクサ２２６はDSP２０４の出力をDAC２２８に結合するよう構築される。デマル チプレクサ２３０は、DAC２２８の出力をアナログ出力回路２０６に結合するよ う構築される。DAC２２８は、デジタル出力値をアナログ出力値に変換し、それ が次にアナログ出力回路２０６，詳しくはそのサンプル／ホールド回路２１２に 結合される。 ADC/DAC１１２の第３動作モードにおいては、マルチプレクサ２２６はメモリ ２０８の出力をDAC２２８に結合するよう構築される。デマルチプレクサ２３０ は、DAC２２８の出力をアナログ入力回路２０２に、詳しくはそのサンプル／ホ ールド回路２１０に結合するよう構築される。アナログ入力装置２０２のデジタ ル・オフセット値がメモリ２０８から読み出される。デジタル・オフセット値は 、アナログ入力オフセット信号に変換される。アナログ入力オフセット信号はサ ンプル／ホールド回路２１０に通信され、その中に保持される。回路２００の動 作中は、アナログ入力オフセットの定期的な更新が必要になる。ADC/DAC１１２ は、利用可能な処理時間、すなわちADC/DACが入力信号のアナログ−デジタル変 換も出力信号のデジタル−アナログ変換も行わずにオフセット信号更新プロセス を実行する間の時間を利用するという利点がある。第３図は、ADC/DAC１１２の タイミング構造３００の一例を示す。 第３図を参照して、総回路サイクル３０２の間に上記の３つの動作モードが起 こる。クロック・サイクルまたはその他の適切なタイミング単位が３０４に図示 される。入力オフセット信号のデジタル−アナログ変換が３０６で起こり、出力 信号のデジタル−アナログ変換が３１０で起こる。これらの動作の各々は、本質 的にはデジタル値からアナロ グ値への直接的変換であり、ほぼ同数の処理サイクルを必要とする。次に、入力 信号のアナログ−デジタル変換が３１２で起こる。入力信号のアナログ−デジタ ル変換３１２に続き、サイクルは入力オフセット信号のデジタル−アナログ変換 ３０６で反復される。センサ１００の好適な実行例においては、それぞれ圧力お よび温度に対応する２つのアナログ入力が存在する。このため、言うまでもなく 、２つのアナログ・オフセット信号と２回の入力アナログ−デジタル変換が必要 であり、タイミングが適切に修正される。 上記の説明から、ADC/DAC１１２が有利に効率的に利用されて、必要なアナロ グ−デジタル変換演算およびデジタル−アナログ変換演算の各々を最小量の回路 構成で行う。SAR２２４とDAC２２８との間にマルチプレクサ２２６を、DAC２２ ８と比較器２２２との間にデマルチプレクサ２３０を加えることにより、複数の 動作に関して他の典型的なSAR ADC装置を有利に再利用することができる。たと えば、マルチプレクサ２２６へのデジタル入力を調整して結合し、デマルチプレ クサ２３０を介するアナログ出力を調整して結合することで、複数のデジタル− アナログ変換演算を実行することができる。第４図を参照して、回路２００の代 替の好適な構造回路２００’が複数の入力、すなわち複数のアナログ−デジタル 変換演算に関して構築されて示される。 第４図を参照して、回路２００’は、検知素子信号調整 回路２０２ａ〜２０２ｎから複数のアナログ入力を受信するように図示されるAD C/DAC１１２’を備える。ADC/DAC１１２’は、基本的にはADC/DAC１１２と同じ であるが、複数の信号を処理するための顕著な変更点がある。回路２００と同様 の素子には同様の参照番号が振られる。回路２０２ａ〜２０２ｎの各々は、複数 の検知素子装置などの複数のアナログ信号源からアナログ入力信号を受信するた めに結合される。たとえば、センサ１００は、第１信号は温度、第２信号は圧力 である２つのセンサ信号入力を有する。また、ADC/DAC１１２’に結合される複 数の出力信号回路２０６ａ，２０６ｂ...２０６ｎも図示される。さらに、回路 ２０２ａ〜２０２ｎの各々からの出力信号はマルチプレクサ２３４を介して、前 述のアナログ−デジタル変換モードにおいてADC/DAC１１２’を利用してアナロ グ−デジタル変換を行う。ADC/DAC１１２’の動作も、デジタル制御素子２３２ により制御されるが、この素子２３２はそれぞれアナログ−デジタル変換を行い 、結果のデジタル値をDSP２０４に通信するようにADC/DAC１１２’を構築する。 DSP２０４からのデジタル出力値は、マルチプレクサ２２６およびDAC２２８を介 してアナログ信号に再び変換される。次にアナログ出力信号はデマルチプレクサ ２３０を介して個々の出力信号回路２０６ａ〜２０６ｎに通信される。また、AD C/DAC１１２’を、前述の如く回路２０２ａ〜２０２ｎにアナログ・オフセット 信号を提供するようにさら に構築することができる。 次に第５図を参照して、回路２００の別の実施例２００”が図示される。この 場合も、回路２００と同様の要素を示すために同様の参照番号が用いられる。第 ５図に見られるように、ADC/DAC１１２”は、SAR２２４の出力がDAC２２８の入 力に直接結合されるようにSAR２２４が再配置されて再構築される。また、マル チプレクサ２２６”は比較器２２２から出力を受信し、さらに、基本的にパラレ ル−シリアル変換器であるシリアル・デジタル・データ・コントローラ２３８か らシリアル・デジタル・データを受信するように再構築される。その他のすべて の点において、ADC/DAC１１２”はADC/DAC１１２と同じである。アナログ−デジ タル変換演算のために、比較器２２２の出力はマルチプレクサ２２６”を介して SAR２２４に結合される。アナログ信号の成功したデジタル変換は、ここでもDSP ２０４の入力に結合される。DSP２０４のデジタル出力値ならびにメモリ２０８ のデジタル値がシリアル・デジタル・データ・コントローラ２３８を介して結合 される。シリアル・デジタル・データ・コントローラ２３８は、DSP２０４とメ モリ２０８からパラレル・デジタル・データを受信し、シリアル・デジタル・デ ータ・ストリームをマルチプレクサ２２６”に送る。次にマルチプレクサ２２６ ”がシリアル・デジタル・データをSAR２２４に結合する。 第６図を参照して、ADC/DAC１１２のより詳細な回路図 ６００が図示される。好適な実行例においては、回路６００は動作状態に結合さ れる入力キャパシタ・アレイ６０２，基準キャパシタ・アレイ６０４，比較器６ ０６および出力増幅器６０８を具備する。図面を単純にするために単端構成とし て図示されるが、用途によっては差分実行例が好まれる場合もあることは言うま でもない。さらに、差分方式の修正回路６００は第６図およびと以降の説明とに より、充分に当技術の範囲内である。回路６００は、複数の自動ゼロ／サンプル ・スイッチ（auto-zero/sample switches）６１４と、有効出力スイッチ６１６ と、デジタル−アナログ制御スイッチ６１８と、回路６００の動作を制御するア ナログ−デジタル制御スイッチ６２０とをさらに備える。また、以下に説明する ように入力キャパシタ・アレイ６０２は第６図には単独のキャパシタとして図示 されるが、実際にはキャパシタ・アレイである。入力キャパシタ・アレイ６０２ は、好ましくは基準キャパシタ・アレイ６０４の相補アレイであるが、値は２倍 である。 回路６００の好適な実行例は、自動ゼロ／サンプル・スイッチ６１４と有効出 力スイッチ６１６とを備えて回路６００を形成する種々の要素、詳しくは比較器 ６０６と出力増幅器６０８のオフセット誤差を打ち消す。第７図のタイミング図 に図示される回路６００の好適な動作は、各デジタル−アナログ変換演算および アナログ−デジタル変換演算の前に、閉じた自動ゼロ／サンプル・スイッチ６１ ４お よび開いた有効出力スイッチ６１６を有する。デジタル−アナログ演算およびア ナログ−デジタル演算のいずれかの間に、自動ゼロ／サンプル・スイッチ６１４ が開となり、有効出力スイッチ６１６が閉となる。さらに第７図を参照して、ア ナログ−デジタル変換の間に、アナログ−デジタル制御スイッチ６２０が閉とな り、デジタル−アナログ制御スイッチ６１８が開となる。同様に、デジタル−ア ナログ変換の間にアナログ−デジタル制御スイッチ６２０が開となり、デジタル −アナログ制御スイッチ６１８が閉となる。 以上を念頭に置き第６図を再び参照して、アナログ−デジタル変換演算中に、 入力アナログ値が読み込まれて、入力キャパシタ・アレイ６０２に格納される。 連続近似計算がSAR-D/A制御６１０の制御下で行われ、入力キャパシタ・アレイ ６０２と等しい大きさの基準キャパシタ・アレイ６０４上で電荷が発達する。当 技術で周知の如く、各アレイの電荷の大きさが等しくなると、連続近似演算が終 了する。アナログ入力信号に対応するデジタル値がSAR-D/A制御６１０から読み 込まれ、バス６１２を介してデジタル値を必要とする演算に伝えられる。言うま でもなく、有効な制御方法はSAR-D/A制御６１０に組み込まれて変換時間を最小 限に抑え、変換精度を最大限にする。 デジタル−アナログ変換モードにおいては、デジタル値はバス６１２を介して 受信され、基準キャパシタ・アレイ ６０４上に読み込まれる。このアレイはバイナリ重み付けキャパシタ・アレイと して働く。基準キャパシタ・アレイ６０４の電荷は、入力キャパシタ・アレイ６ ０２に転送される。キャパシタ・アレイ６０２は、出力増幅器６０８の両端の帰 還キャパシタとして構築され、切換キャパシタ利得段を形成する。 アナログ−デジタル変換の誤差は、基準キャパシタ・アレイ６０４と入力キャ パシタ・アレイ６０２の整合の関数である。デジタル−アナログ変換の誤差は、 帰還キャパシタ、すなわち入力キャパシタ・アレイ６０２の基準キャパシタ・ア レイ６０４に対する関数である。デジタル−アナログ変換演算中に帰還関数にお いて入力キャパシタ・アレイを利用すると、利得誤差が最小限になる。さらに自 動ゼロ関数が動作してオフセット誤差を最小限にする。このようにして、回路６ ００が効率的で構築可能なアナログ−デジタルおよびデジタル−アナログ変換を 最小限の誤差で実現することは言うまでもない。次に、センサ１００を較正する 好適な方法を詳細に述べる。 センサ１００を較正する方法は、前述のセンサの構造的機構と第８図に説明さ れる試験システムに依存する。 第８図は、好適な方法によりセンサを較正するために用いられる試験システム の概略図であり、第９図は、センサを較正する好適な方法を示す流れ図である。 第８図も第９図も以下の説明に引用される。 ここでは、センサの温度性能を較正する方法を詳細に説明する。説明された方 法は、温度性能についても圧力性能についても、センサのオフセット，感度およ び線形性を較正することができることが当業者には容易に理解頂けよう。 第１に、段階９０１において、センサ１００が環境チャンバ８０３に入れられ る。環境チャンバ８０３の動作は信号８０９を介して試験装置８０１により制御 および監視される。センサは、信号８０７を介して試験装置８０１によって制御 および監視される。この較正例の間は、環境チャンバ内の圧力は一定に保たれる 。 次に段階９０３において、センサ１００が第１物理条件にさらされる；この場 合は、第１温度である。 次に段階９０５において、デジタル−アナログ変換器２２８のアナログ出力端 子２２７がデマルチプレクサ２３０を介してアナログ信号調整回路２０２のパラ メータ制御入力端子２２１に結合され、メモリ装置２０８に格納されるデジタル 修正値のうちの第１デジタル修正値がメモリ装置２０８から、マルチプレクサ２ ２６を介して、デジタル−アナログ変換器２２８を通じて、アナログ信号調整回 路２０２のパラメータ制御入力端子２２１に送られる。一時的に第４図に戻るが 、メモリ装置２０８は、回路２０２ａ〜２０２ｎの各々と関連するデジタル修正 値を保持するように構築される。 第９図に戻り、段階９０７において、デジタル−アナロ グ変換器２２８のアナログ出力端子２２７がデマルチプレクサ２３０を介して比 較器２２２の第２入力端子２２５に結合され、SAR２２４の出力ポート２２９が 、マルチプレクサ２２６を介して、DAC２２８に結合され、ADC/DAC１１２を連続 近似型アナログ−デジタル変換器として構築する。アナログ信号調整回路２０２ から与えられる信号がADC/DAC１１２によって、第１デジタル修正値に依存する 第１デジタル出力信号に変換される。第１デジタル出力信号は、DSP２０４また は試験装置８０１のいずれかにより用いられるが、これについては後述する。 次に段階９０９において、試験装置８０１の制御下で、環境チャンバ８０３に 対し、センサ１０１を第２物理条件、この場合は第２温度にさらす命令が与えら れる。 次に段階９１１において、デジタル−アナログ変換器２２８のアナログ出力端 子２２７がデマルチプレクサ２３０を介して、比較器２２２の第２入力端子２２ ５に結合され、アナログ信号調整回路２０２から与えられる信号がADC/DAC１１ ２によって第１デジタル修正値に依存する第２デジタル出力信号に変換される。 段階９１３において、第１デジタル出力信号および第２デジタル出力信号が、 試験装置８０１またはDSP２０４により、試験装置８０１の制御下で、デジタル 制御素子２３２に制御バス２０１上に伝えられる信号８０７を介して分析され、 第２デジタル修正値がそれに応じて与えられる。 この第２デジタル修正値がメモリ２０８に格納される。第２デジタル修正値が導 かれると、アナログ信号調整回路２０２を恒久的にトリミングすなわち較正する ことができる。 次に段階９１５において、デジタル−アナログ変換器２２８のアナログ出力端 子２２７が、デマルチプレクサ２３０を介して、アナログ信号調整回路２０２の パラメータ制御入力端子２２１に結合される。次に、デジタル修正値のうちの第 ２デジタル修正値がメモリ装置２０８からデジタル−アナログ変換器２２８を通 じてアナログ信号調整回路２０２のパラメータ制御入力端子２２１に送られる。 これでアナログ信号調整回路２０２が較正され、検知素子信号をそのデジタル表 現に適切に変換するためにこの回路が用いられる。 段階９１７において、デジタル−アナログ変換器２２８のアナログ出力端子２ ２７がデマルチプレクサ２３０を用いて比較器２２２の第２入力端子２２５に結 合され、ADC/DAC１１２は、この場合も連続近似型アナログ−デジタル変換器と して構築される。アナログ信号調整回路２０２から与えられる信号はADC/DAC１ １２によって第２デジタル修正値に依存する第３デジタル出力信号に変換される 。第３デジタル出力信号が利用可能になると、それをDSP２０４により、第４の 温度補償済みのデジタル信号に処理することができる。次に、DSP２０４はマル チプレクサ２２６を介してデジタル−アナログ変換器２２８に結合され、 デジタル−アナログ変換器２２８のアナログ出力端子２２７がデマルチプレクサ ２３０を介してアナログ出力回路２０６に結合される。この構造では、ADC/DAC １１２はDACとして設定され、第４デジタル信号をアナログ出力端子２０３にお ける調整済み（および較正済みの）センサ信号に変換する。この信号は、アナロ グ出力端子２０３で得られるが、ピン１３２に結合されるので、調整済みセンサ 信号をセンサのパッケージの外部で提供することができる。 本発明を電子的に較正される耐圧センサの好適な実施例に関して説明した。さ らに詳しくは、本発明のセンサは、センサ１００の好適な実行例において必要と される数多くのアナログ−デジタル変換およびデジタル−アナログ変換を行いな がら、回路素子を最小限に抑える独自の構築可能なアナログ−デジタル／デジタ ル−アナログ変換装置を備えて開示される。本発明は複数のアナログ−デジタル およびデジタル−アナログ変換演算を必要とするその他のデータ捕捉システムに 容易に適応される。開示された構造は、説明される柔軟なアーキテクチャを適応 する較正方法も含む。この方法によって、ハードウェア効率の良い正確なセンサ ・システムの製造が可能になる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルーガー，ティモシー アメリカ合衆国テキサス州オースチン、マ ックデード・ドライブ5025 (72)発明者 ザーノッキ，ウォルター アメリカ合衆国イリノイ州ホフマン・エス テーツ、エリオット・ドライブ5256

Claims (1)

1. 【特許請求の範囲】 １．信号を提供する出力端子と、前記信号のパラメータを制御する入力端子と を有する増幅器； 前記増幅器の前記出力端子に結合され前記信号を受信する第１入力端子と、第 ２入力端子と、出力端子とを有する比較器； 前記比較器の前記出力端子に動作状態に結合される連続近似装置であって、デ ジタル連続近似データを提供する出力バスを有する連続近似装置； デジタル・パラメータ・データを提供する別の出力バスを有するメモリ装置； および アナログ出力端子を有するデジタル−アナログ変換器であって、前記デジタル −アナログ変換器が前記連続近似装置の前記出力バスに結合されるとき、前記ア ナログ出力端子が前記比較器の前記第２入力端子に結合され、前記デジタル−ア ナログ変換器が前記メモリ装置の前記別の出力バスに結合されるとき、前記アナ ログ出力端子が前記信号の前記パラメータを制御する前記入力端子に結合される デジタル−アナログ変換器； によって構成されることを特徴とする信号調整回路。 ２．前記連続近似装置により提供される前記デジタル連続近似データが前記増 幅器によって出力される前記信号に依存することを特徴とする請求項１記載の回 路。 ３．前記増幅器の信号入力端子に動作状態に結合されるセンサ出力信号を有す るセンサであって、前記連続近似装置によって提供される前記デジタル連続近似 データが前記センサ出力信号と前記デジタル・パラメータ・データとに依存する センサによってさらに構成されることを特徴とする請求項２記載の回路。 ４．センサのための信号調整回路であって： センサ出力信号を有する検知素子； 前記センサ出力信号を受信するために結合される信号入力端子と、出力端子と 、アナログ制御入力端子とを有する検知素子信号調整回路； 第１デジタル修正値を含むデータ構造を有するメモリ； 信号処理回路；および アナログ信号入力端子と、デジタル信号入力ポートと、アナログ信号出力端子 と、デジタル信号出力ポートとを有するアナログ−デジタル／デジタル−アナロ グ変換（ADC/DAC）回路であって、前記アナログ−デジタル／デジタル−アナロ グ変換（ADC/DAC）回路が： アナログ信号を前記検知素子信号信号調整回路出力から前記アナログ信号入力 端子を介して受信し、そのデジタル表現を前記デジタル信号出力ボートにおいて 提供すること； 前記信号処理回路からデジタル信号を受信し、そのアナログ表現を前記アナロ グ信号出力端子において提供するこ と；および 前記第１デジタル修正値を前記メモリから受信し、それに依存するアナログ制 御信号を前記検知素子信号調整回路アナログ制御入力端子に提供すること； を行うよう適応される前記アナログ−デジタル／デジタル−アナログ変換（AD C/DAC）回路； によって構成されることを特徴とする信号調整回路。 ５．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が： マルチプレクサとデマルチプレクサとの間に結合されるデジタル−アナログ変 換器であって、前記デマルチプレクサの出力が比較器の第１入力に結合され、前 記比較器の第２入力が前記検知素子信号調整回路出力端子に結合され、前記比較 器が連続近似レジスタ回路の入力に結合される出力を有し、前記連続近似レジス タ回路の出力が前記マルチプレクサの入力に結合されるデジタル−アナログ変換 器； によって構成されることを特徴とする請求項４記載の回路。 ６．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が： 前記アナログ信号入力端子に結合される入力キャパシタ・アレイと、前記連続 近似レジスタ回路に結合される基準キャパシタ・アレイであって、前記入力キャ パシタ・アレイと前記基準キャパシタ・アレイの各々が前記比較器の 前記第２入力に結合される出力を有する入力キャパシタ・アレイおよび基準キャ パシタ・アレイ； によって構成されることを特徴とする請求項５記載の回路。 ７．前記メモリが前記マルチプレクサの別入力に結合されることを特徴とする 請求項５記載の回路。 ８．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が： 前記比較器の前記第２入力と前記検知素子信号調整回路との間に結合されるマ ルチプレクサであって、少なくとも１つの他の検知素子信号調整回路にさらに結 合されるマルチプレクサ； によってさらに構成されることを特徴とする請求項５記載の回路。 ９．前記メモリの前記データ構造が前記少なくとも１つの他の検知素子信号調 整回路の制御に関する別のデジタル修正値を有し、前記アナログ−デジタル／デ ジタル−アナログ変換（ADC/DAC）回路が、前記メモリから前記別のデジタル修 正値を受信し、前記別のデジタル修正値に基づくアナログ制御信号を前記少なく とも１つの他の検知素子信号調整回路の制御入力に提供するようさらに適応され ることを特徴とする請求項８記載の回路。 １０．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が ： 連続近似レジスタとデマルチプレクサとの間に結合されるデジタル−アナログ 変換器であって、前記デマルチプレクサの出力が比較器の入力に結合され、前記 比較器が前記検知素子信号調整回路の前記出力端子に結合される第２入力を有し 、前記比較器の出力がマルチプレクサの入力に結合され、前記マルチプレクサの 出力が前記連続近似レジスタの入力に結合されるデジタル−アナログ変換器； によって構成されることを特徴とする請求項４記載の回路。 １１．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が 、前記メモリに結合される入力と、前記マルチプレクサの第２入力に結合される 出力とを有するシリアル・デジタル・データ・コントローラによって構成される ことを特徴とする請求項１０記載の回路。 １２．前記アナログ−デジタル／デジタル−アナログ変換（ADC/DAC）回路が ： 前記アナログ信号入力端子と前記比較器との間に結合される入力キャパシタ・ アレイと、前記連続近似レジスタと前記比較器との間に結合される基準キャパシ タ・アレイ； によって構成されることを特徴とする請求項１１記載の回路。 １３．アナログ信号入力端子，パラメータ制御入力端子およびアナログ信号出 力端子を有するアナログ信号調整回路と、前記アナログ信号調整回路の前記アナ ログ信号出力 端子に結合される第１入力端子，第２入力端子および出力端子を有する比較器と 、前記比較器の前記出力端子に結合され、出力ポートを有する連続近似装置と、 デジタル修正値を保持するメモリ装置と、アナログ出力端子を有するデジタル− アナログ変換器とを備える信号調整方法であって： 前記デジタル−アナログ変換器の前記アナログ出力端子を前記アナログ信号調 整回路の前記パラメータ制御入力端子に結合し、前記メモリ装置からの前記デジ タル修正値を前記デジタル−アナログ変換器を通じて前記アナログ信号調整回路 の前記パラメータ制御入力端子に送る段階；および 前記デジタル−アナログ変換器の前記アナログ出力端子を前記比較器の前記第 ２入力端子に結合し、前記アナログ信号調整回路の前記アナログ出力端子からの アナログ出力信号を前記デジタル修正値に依存するデジタル出力信号に変換する 段階； によって構成されることを特徴とする方法。 １４．前記デジタル出力信号を変換し、それに依存する別のデジタル修正値を 提供する段階；および 前記デジタル−アナログ変換器の前記アナログ出力端子を前記比較器の前記第 ２入力端子に結合し、前記アナログ信号調整回路の前記アナログ信号出力端子か らのアナログ出力信号を前記デジタル修正値に依存する被修正デジタル 出力信号に変換する段階； によってさらに構成されることを特徴とする請求項１３記載の方法。