JPH01175322A - アナログ−ディジタル変換器 - Google Patents

アナログ−ディジタル変換器

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JPH01175322A
JPH01175322A JP62326655A JP32665587A JPH01175322A JP H01175322 A JPH01175322 A JP H01175322A JP 62326655 A JP62326655 A JP 62326655A JP 32665587 A JP32665587 A JP 32665587A JP H01175322 A JPH01175322 A JP H01175322A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データレベルに対し平衡な信号用のアナログ
−ディジタル変換器（ＡＤＣ）であって、第１アナログ
信号を受信する入力端子と、１個以上の基準レベルを発
生する手段と、各基準レベルごとに設けられ前記第１ア
ナログ信号をその基準レベルと比較する比較器とを具え
る第１ＡＤＣ段を具え、該第１ＡＤＣ段は該第１ＡＤＣ
段のディジタル出力のアナログ表現である第２アナログ
信号を出力端子に発生するディジタル−アナログ変換器
も具え、他に前記第１アナログ信号から前記第２アナロ
グ信号を減算して第３アナログ信号を形成する手段と、
前記第３アナログ信号を後続のＡＤＣ段の入力端子に供
給する手段と、前記第１ＡＤＣ段および後続のＡＤＣ段
のディジタル出力を結合して、当該変換器のディジタル
出力を形成する手段とを具えて成るアナログ−ディジタ
ル変換器に関するものである。
斯る変換器は米国特許第４０９９１７３号に開示されて
おり、これには各々７個の基準レベルと７個の比較器を
有する２個の別個のＡＤＣ段を有する２−ステップ又は
ハーフフラッシュＡＤＣが記載されている。
ハーフフラッシュＡＤＣは多投フラッシュ変換器のファ
ミリーの一部である。動作中、各ＡＤＣ没は最終出力の
一部の最上位ピッ）　（ＭＳＢ）から−群の最下位ピッ
）　（ＬＳＢ）までの各別のビット群を発生し、このビ
ット群のアナログ値を入力値から減算して次段の入力と
なる残留信号を発生する。
ＡＤＣに関する公知の問題は、比較器内や基準回路網内
や入力信号自体等に直流オフセット信号が発生し得る点
にある。これらのオフセット誤差は変換精度を減少する
ため、オフセット補償することが望ましい。特にサブレ
ンジ変換器においてはオフセットの問題が重大になり得
る。その理由は、残留信号の形成に伴いオフセット誤差
が次段において増大した割合を示し得るためである。
ＡＤＣ構成素子の手動トリミングが可能であるが、これ
は骨が折れるのみならず入力信号中に存在するオフセッ
トを補償することができず、またもっと重要なことはト
リミング後のエージングによる変動や動作中の例えば温
度変化による変動を補償することができない。
ハーフフラッシュＡＤＣの自動オフセット補償方法が例
えば米国特許第４４１０８７６号明細書から既知であり
、この補償方法では精密な基準信号を周期的に実際の入
力信号と置換し、変換し、次の数サンプルに亘って入力
に加えるべき誤差信号として蓄積する。この特許明細書
は特にビデオ信号用ＡＤＣに関連し、このキャリブレー
ションを行うのにブランギング期間を利用している。し
かし、一般の用途においてはこのような余分の変換を行
う時間は受は入れられない。
多くの用途においては変換すべき信号はある固定レベル
例えばアースに対し平衡（対称）であることが知られて
いる。換言すれば、信号は固定の平均値を有する。平衡
信号の既知の例には交番マーク反転（ＡＩＶＩＩ）及び
ＷＡＬ２コードのようなディジクルデータ伝送用のライ
ンコードがある。
米国特許第４３８０００５号明細書に、平衡入力信号の
一定の平均レベルを用いて連続オフセット補償を行うＡ
ＤＣが開示されている。ディジタル出力の符号ビットか
ら帰還信号を取り出し、これを低域フィルタ処理し、入
力信号から減算する。
しかし、これに開示されているＡＤＣは本願で特許請求
しているものとは異なるタイプのもので、このＡＤＣで
は残留信号中の増大オフセットの問題が存在しないもの
である。
本発明の目的は既知のシステムの欠点の少なくとも数個
を緩和し得る自動補償付きＡＤＣを提供することにある
。
本発明は頭書に記載したタイプのＡＤＣにおいて、前記
第１ＡＤＣ段は、更に、データレベルに対応する基準レ
ベルを有する比較器の出力の時間平均値を形成すること
により第１補償信号を発生する手段と、この第１補償信
号を前記比較器に供給する前に前記第１アナログ信号か
ら減算する手段と、第２補償信号を前記後続のＡＤＣ段
の入力端子に供給する前に前記第３アナログ信号に加え
る手段と、前記第２補償信号を発生する手段とを具え、
この第２補償信号発生手段は第１ＡＤＣ段の比較器と同
一の構成の追加の比較器を具え、その出力端子を負帰還
ループによりその反転入力端子に接続すると共にその非
反転入力端子をデータレベルに接続して成ることを特徴
とする。
上述のような第１補償信号を発生させ供給することによ
り第１ＡＤＣ段におけるオフセットが補償されるが残留
信号（第３アナログ信号）に若干の・オフセット誤差が
生ずる。このオフセット誤差は主に、ＡＤＣ比較器によ
り導入されたオフセットから成ることが証明でき、追加
の比較器と関連の帰還ループの使用により補償すること
ができる。
効果的なオフセット補償は精度を改善するのみならず、
技術の選択、生産のバラツキ、タイミング等に関する設
計者の多くの制約を緩和することもできる。負帰還ルー
プは追加の比較器の出力端子とその反転入力端子との間
に接続された低減フィルタを具えることができる。これ
によりラッチされた比較器出力の使用が可能になる。
基準レベルは少なくとも１つの主基準レベルに接続され
た抵抗チェインのタップに発生される電圧とすることが
できる。
前記ディジタル−アナログ変換器（ＤＡＣ）の出力レベ
ルはこれと同一の第１ＡＤＣ段の基準レベルから取り出
すことができる。このＤＡＣは第１ＡＤＣ段の各基準レ
ベルにそれぞれ接続された１個以上のスイッチと、これ
らスイッチの１つを第１ＡＤＣ段の比較器の出力に応答
して選択的に動作させる手段とで構成することができる
。この構成は例えば集積回路に簡単に実現することがで
き、個々の基準レベルセント間のミスマツチにより生ず
る誤差の惧れを除去することもできる。
各ＡＤＣ段は第３アナログ信号を２″′倍（ここでｍは
第１ＡＤＣ段の出力のビット数に等しい数）に増幅して
後続ＡＤＣ段の入力信号を発生ずる手段を具え、後続Ａ
ＤＣ段は増幅された第３アナログ信号を第１ＡＤＣ段と
同一の基準レベルと比較するようにすることができる。
後続ＡＤＣ段は第１ＡＤＣ段と同一の基準レベル及び／
又は比較器の使用を可能にするマルチプレクサ手段を用
いることができる。斯る直列構造は等価の並列構造より
も少ない構成素子を必要とするが、後述するパイプライ
ン動作には適さない。
３つ以上のＡＤＣ段を有するＡＤＣは各ＡＤＣ段に対し
独立に第１及び／又は第２補償信号を発生する手段を具
えることができる。
図面につき本発明を説明する。
第１ａ図は並列形（ｍ＋ｎ）　　ビットハーフフラッシ
ュＡＤＣの第１の既知の構造を示すブロック線図であり
、アナログ入力端子１は第１のｍビットフラッシュＡ　
Ｄ　Ｃ１即ちＭＳＢ変換器２の入力端子に接続され、減
算器３の第１入力端子（＋）に接続される。ＭＳＢ変換
器２のｍビット出力端子４はｍビットＤＡＣ５の入力端
子に接続される。ＤＡＣ５の出力端子は減算器３の第２
入力端子（−）に接続される。減算器３の出力端子は第
２のフラッシュＡＤＣ１即ちＬＳＢ変換器８の入力端子
に接続され、そのｎビット出力端子９はＭＳＢ変換器２
のｍビット出力端子４と結合されて（ｍ十ｎ）　ビット
出力端子１０を形成する。ＭＳＢ変換器２は２個の基準
端子１１ａ、　ｌｌｂを有し、ＬＳＢ変換器８は２個の
基準端子１２ａ、　１２ｂを有している。
第１ｂ図の回路は第１ａ図の回路に類似するもので、相
違点は減算器３の出力端子７をＬＳＢ変換器８の入力端
子に接続しないで２′″の利得を有するスケーラ１３の
入力端子に接続し、その出力端子１４をＬＳＢ変換器８
の入力端子に接続しである点にある。
動作中、両回路ともアナログ入力信号ＶｆＨが入力端子
１及び従ってＭＳＢ変換器２の入力端子に供給され、こ
の変換器がその出力端子にディジタル出力のｍ個の最上
位ピッ）　（ＭＳＢ）を発生する。
ＤＡＣはその出力端子６に前記ＭＳＢのアナログ表現Ｖ
ＤＡＣを発生し、これが減算器３においてＶＩＮから減
算されてその出力端子７に残留信号ＶＩＭ　　ＶＤＡＣ
を発生する。この残留信号が、直接（第１ａ図）又はス
ケーラ１３を経て（第１ｂ図）、ＬＳＢ変換器８の入力
端子に供給される。斯くしてＬＳＢ変換器の出力端子９
にディジクル出力ワードのｎ個の最下位ピッ）　（ＬＳ
Ｂ）が発生され、出力端子１０に全（ｍ＋ｎ）　　ビッ
トの出力ワードが得られる。
各変換器２，８には基準入力端子１１ａ、　ｌｌｂ。
１２ａ、　１２ｂを経て変換すべきアナログ値のレベル
を定める１対の基準レベルが供給される。
各基準レベル対は特定の実施の要件に従って例えば１対
の電圧又は電流、或いは両者の組合せを用いることがで
きる。
第１ａ図において、残留信号Ｖ　Ｌ　Ｓ　Ｂのレンジは
ＶＩＮのレンジの２″′分の１であり、このため変換器
８の基準入力端子１２ａ、　１２ｂに供給する基準レベ
ルは変換器２の入力端子１１ａ、　ｌｌｂに供給される
基準レベルの２１分の１にする必要がある。
第１ｂ図では、スケーラ３が残留信号を増幅してＶＬＳ
Ｂ　＝２’　Ｘ（ＶＩＮ　　ＶＤＡＣ）　にするため、
同一の基準レベルを両度換器２及び８に供給することが
できる。何れの場合にもスケーラ１３又は減算器３内に
レベルシフタを組み込んで選択した基準レベルに適合さ
せるのが好適である。
第１Ｃ図のタイミング図は第１ａ及びＩｂ図の並列構造
ＡＤＣが“パイプライン方式”として既知の技術を用い
てフルフラッシュ変換器と同一のサンプルレートでどの
ようにサンプルし得るかを示すものである。順次のサン
プル周期をＴ、　Ｔ＋ｌ、　Ｔ＋２等で示しである。図
の上の２行は各サンプルのＭＳＢ変換が各サンプルの到
達時に行われることを示している。回路はＬＳＢ変換が
終了するのを待たずに新しいサンプルを取り出し、残留
信号ＶＬＳＢを発生し蓄積すると共にサンプルＴに対す
るＭＳＢを蓄積する。ＭＳＢ変換器２がサンプルＴ＋１
に対するＭＳＢを発生すると共にＬＳＢ変換器８がサン
プルＴに対するＬＳＢを発生し、変換を終了する。
これがためサンプルスループットレートは、各サンプル
の変換に２サンプル周期を要してもフルフラッシュ変換
器と実質的に同一になる。第１ａ及びＩｂ図の変換器は
、物理的に別個のフラッシュＡＤＣが各変換段に設けら
れているため、並列型構造と呼ばれている。
第２ａ図は切換スイッチ２１の第１接点端子２１１及び
減算器３の第１　（＋）入力端子に接続された入力端子
１を有する直列構造のハーフフラッシュＡＤＣを示す。
切換スイッチ２１のポール端子２２はｍビットフラッシ
ュＡＤＣ２の入力端子に接続され、そのｍビット出力端
子４はラッチ２６の入力端子とＤＡＣ変換器５の入力端
子とに接続される。
ＤＡＣ変換器５の出力端子は減算器３の第２（−）入力
端子に接続され、その出力端子７は２′″の利得を有す
るスケーラ１３の入力端子に接続される。
スケーラ１３の出力端子１４は切換スイッチ２１の第２
接点端子２１２に接続される。ラッチ２６は２″′　ビ
ットの出力端子２０を構成する２ｍ個の出力端子を有し
ている。
動作は第１ｂ図のものと、この直列構造ではスイッチ２
１を位置Ｍ及びＬに交互に動作させて単一のΔＤＣ変換
器によりＭＳＢ及びＬＳＢを順次発生させる点を除いて
同様である。ラッチ２６は各サンプルのＭＳＢを、その
ＬＳＢが準備されるまで保持し、ＭＳＢとＬＳＢの両方
を２ｍビット出力端子２０に一緒に発生させるものであ
る。
第２ｂ図のタイミング図は、直列型ハーフフラッジ３Ａ
ＤＣにおいては単一のＡＤＣ２がＭＳＢ及びＬＳＢの変
換を順次行う必要があるためにパイプライン動作が不可
能であり、従って第１Ｃ図のパイプライン方式よりも動
作が遅いことを示している。
本発明の構造の実施例として後述するＡＤＣは説明を簡
単とするために第１及び第２図のようなハーフフラッシ
ュ又は２−ステップ構造であるもとするが、本発明のオ
フセット補償方法は３以上のＡＤＣ段を有する並列型又
は直列型のサブレンジＡＤＣに使用して等しく好適なも
のである。
斯る構造は従来公知であるが、３−ステップ変換器は例
えば第１ｂ図につき述べた構成の第２ＡＤＣ８を上述の
２−ステップＡＤＣにした構成にすることができる。実
際上、このようにしてｎ×ｍビット又はｍ、＋ｍ２＋　
−−−ｍ　、、ビットを有する任意のｎ段変換器を構成
することができる。
最も極端な場合には変換時間の増大を犠牲にしてｎピッ
）ＡＤＣをｎ個の１ビツト変換器を用いて実現すること
もできる。
第３図は３段以上の変換を行い得るようにした第２ｂ図
の直列構造の変形例を示すものである。入力端子１を減
算器３の第１　（＋）入力端子に直接接続する代わりに
第２切換スイツチ３１の第１接続端子３１１に接続し、
この切換スイッチのボール端子３２を減算器３の前記の
第１　（＋）入力端子に接続する。スイッチ３１の第２
接点端子３１２はスケーラ１３の出力端子１４に接続す
る。ラッチ２６はｎｘｍビット出力が得られるようにｎ
ｘｍ個の出力端子を有するラッチ３６と置換する。
スイッチ３１は残留信号を前段の変換に対するアナログ
人力から、即ち第２変換役に対してはＶＩＮから、後続
の変換段に対してはＶ　Ｌ　５　Ｂから取り出させるも
のである。ラッチ３６はｎ段の変換に亘り全ｎｘｍビッ
トの出力ワードをアキュムレートする。
斯る変換器は既知であり、これら変換器にも本発明のオ
フセット補償技術を適用することができる。この場合に
もｍ＝ｌの極端な場合が存在する。
第４ａ図は本発明による１０ビット並列型ハーフフラッ
シュＡＤＣのブロック図である。基本構造は第１ｂ図の
ものと同一であり、ｍ＝ｎ＝５である。
基準チェインは基準端子１１ａ及びｌｌｂ間に直列に接
続された３２個の等しい値の抵抗Ｒ１〜Ｒ３２を具えて
いる。端子１１ａ、抵抗Ｒ１−Ｒ３２間の３１個の点及
び端子１１ｂにタップＴ１〜Ｔ３３を設ける。比較器Ｍ
ＣＩ〜ＭＣ３３のＭＳＢアレーを設け、各比較器ＭＣｋ
は対応するタップＴｋに接続された反転入力端子（−）
と、ＭＳＢデコーダ４０１の対応する入力端子に接続さ
れた相補出力端子Ｍｋ及び！、１ｋを有している。デコ
ーダ４０１　はラッチド５ビット出力端子、即ちＭＳＢ
出力端子４と、他の出力端子４０９及び４１０と、制御
ロジック４０７の出力端子ＣＫＭに接続されたクロック
入力端子４０８　とを有している。
アナログ出力端子１を単位利得人力バッファ４０２の非
反転入力端子（＋）に接続し、その出力端子を比較器Ｍ
Ｃｌ−ＭＣ３３の非反転入力端子（＋）に接続する。基
準チェインＲ１〜Ｒ３２、比較器ＭＣＩ〜ＭＣ３３及び
ＭＳＢデコーダ４０１　は相まつて第１ｂ図のＭＳＢ変
換器２に相当する。バッファ出力端子４０３は２ｆｆｉ
　（本例では３２）の利得を有する増幅器４０４の第１
非反転入力端子（＋）にも接続する。
端子４０５をバッファ４０２の反転入力端子（−）に接
続すると共に端子４０６を増幅器４０４の第２非反転入
力端子（十）に接続する。これら端子はオフセット補償
ループ５１０及び５２０の一部を構成し、これらループ
は図を明瞭とするために第４ａ図に示さないが、第５図
につき説明する。
タップＴ１〜Ｔ３２の各々をタップ選択スイッチ８１〜
Ｓ３２の対応するスイッチの第１端子に接続する。
スイッチ８１〜Ｓ３２はＡＮＤゲートＡ１〜Ａ３２の出
力に応答して個別に動作する。各ＡＮＤゲートＡｋは対
応する比較器ＭＣｋの出力端子Ｍｋに接続された第１入
力端子と、比較器Ｍ　Ｃ（ｋ＋１）の出力端子Ｍ　（ｋ
＋１）　に接続された第２入力端子を有している。
全てのＡＮＤゲートの第３入力端子は制御ロジック４０
７の出力端子ＴＡＰＥＮに接続する。基準チェインＲ１
〜Ｒ３２、スイッチ８１〜Ｓ３２及びＡＮＤゲートＡ１
〜Ａ３２は相まって第１ｂ図のＤＡＣ５に相当する。
スイッチ８１〜Ｓ３２の第２端子を共通に接続してＤＡ
Ｃ出力端子６を形成し、これを増幅器４０４の反転入力
端子（−）に接続する。
増幅器４０４は出力端子１４をＬＳＢ比較器ＬＣ２〜Ｌ
Ｃ３２の非反転入力端子（＋）に接続する。これら比較
器の出力端子し２〜Ｌ３２及びし２〜Ｌ３２を、５ピツ
）　ＬＳＢ出力端子９及び制御ロジック４０７の出力端
子ＣＫＬに接続されたクロック入力端子４１２を有する
ＬＳＢデコーダ４１１の対応する入力端子に接続する。
各比較器ＬＣｋ　（ｋ＝２．３．４、−−−３２）の反
転入力端子（−）を基準チェインの対応するタップＴｋ
に接続する。ＬＳＢ比較器し［２〜し［３２、ＬＳＢデ
コーダ４１１及び基準チェインは相まって第１ｂ図のＬ
ＳＢ比較器８に相当する。
マスククロツタ入力端子４１３を制御ロジック４０７の
入力端子に接続する。このロジックは既に述べた出力端
子ＣＫＭ、　ＣＫＬ及びＴＡＰＥＮに加えて出力端子Ｒ
ＥＡＤＹ　も具えている。
動作中、マスククロックφが端子４１３に供給され、制
御ロジック４０７はその出力端子ＣＫＭ、　ＣＫＬ。
ＴＡＰＥＮ及びＲＥＡＤＹに第４ｂ図に示すようなりロ
ック信号を発生する。制御ロジック４０７はＡＤＣを構
成するのに使用された特定の回路技術に必要とされる任
意の他のタロツク信号も発生するようにすることができ
る。例えばスイッチドキャパシタ回路は多相及び／又は
相補クロック信号を必要とする。
サンプルホールド回路（図示せず）を用いて未知のアナ
ログ入力信号Ｖ　Ｉ　Ｎ　（ｔ）の順次のサンプルＶＩ
Ｎ（Ｔ）、　　ｖ＋Ｎ（Ｔ＋１＞等を入力端子１に供給
する。
この回路における信号のサンプリング特性は本発明のオ
フセット補償技術に不可欠の要件でなく、急速に変化す
る入力信号を変換するのに必要とされる実際のＡＤＣの
一般的な要件である。
固定の基準電圧、例えば零電圧に対し名目上対称である
基準電圧Ｖｒｅｆ（＋）及びＶｒａｆ　（−）を基準端
子１１ａ及びｌｌｂにそれぞれ供給して３３個の等間隔
ノ基準電位ＶＴ（１）　〜ＶＴ（３３）をタンプＴ１〜
Ｔ３３から対応する比較器Ｃ）４１〜ＣＭ３３及びＬＣ
２〜ＬＣ３３の反転入力端子に供給させる。
第１及び第２オフセツト補償信号り。ＰＦ及びＣｏ　Ｆ
　Ｐをそれぞれ端子４０５及び４０６に供給する。
これら補償信号は第５図につき後述する手段により発生
される。今、これら補償信号は零ボルトであり、回路は
慣例のハーフフラッジ＝ＡＤＣとして動作するものとす
る。
第１図につき先に簡単に述べたように、斯るＡＤＣはパ
イプライン動作により高いサンプルレートを用いること
ができる。例えばスイッチドキャパシタ回路素子を用い
る第４ａ図の回路の実施例はパイプライン動作用に構成
し得るが、斯る回路を説明するにはその変換プロセスを
本発明の説明に必要とされる以上に詳しく考慮する必要
があるため非パイプライン動作についてのみ説明する。
この目的のために、第４ｂ図に制御ロジック４０７の対
応する出力端子に発生する信号ＴＡＰＥＮ、　ＣＫＭ。
ＣＫＬ及びＲ［２ＡＤＹの状態をサンプル周期Ｔ、　Ｔ
＋１等に関連して示す簡単な波形図を示しである。以下
の説明においては図中の符号Ａ−Ｆを用いてタイミング
を示す。
瞬時Ａにおいてアナログ入力サンプルＶ　Ｉ　）＋　（
’ｒ）が入力端子１に供給され、ＶＩＩＳＢが入力バッ
ファ４０２の出力端子４０５に発生する。ＭＳＢ比較比
較器ＭＣ−ＭＣ３３がＶＭＳＢをタップ電圧ＶＴ（１）
　〜ＶＴ（３３＞と比較して瞬時Ｂまでに出力端子Ｍ１
〜Ｍ３３及び１〜Ｍ３３にラッチされた比較出力を発生
する。ＭＳＢＳＳデコーダ４０１Ｍ２〜Ｍ３２及び１４
２〜Ｍ３２の信号を用いてＭＳＢの５ビツト２進値Ｄ１
〜Ｄ５を発生する。
瞬時ＣにおいてＣにＭが高レベルになり、旧〜０５をＭ
ＳＢ出力端子４にラッチさせてＭＳＢの変換を終了する
。
同時に、比較器ＭＣＩ及びＭＣ３３の出力は範囲外状態
ＶＭＳＢ　＜　Ｖｒｅｆ　（）及びＶＭＳＢ　＞　Ｖｒ
ｅｆ　Ｈを示す。デコーダ４０１はこれらの出力を用い
て出力端子４１０に信号ＯＦＬを発生する。
また、タップ電圧ＶＴ（１７）は理想的には端子１１ａ
及びｌｌｂに供給される基準電圧間の中間の固定の基準
電圧、例えば零ボルトにあり、デコーダ４０１は比較器
ＭＣ１７の出力を用いて、Ｖ　Ｉ　Ｎがこの固定基準電
圧より低いとき、例えば負のときに出力端子４０９に信
号５ＩＧＮ　＝　Ｑを発生する。以下の説明のために、
固定基準電圧は零ボルトであるものとする。
瞬時已において、クロックＴＡＰＥＮが高レベルになっ
てＤＡＣ５をエネ°−プルし、ＤＡＣ５が次のように動
作する。アナログ信号Ｖ。、Ｂが隣接するタップ電圧Ｖ
Ｔ　（ｋ）及びＶＴ（ｋ＋１＞間にある場合、比較器Ｍ
ＣＩ〜ＭＣｋの出力Ｍ１〜Ｍｋが状態パ１′″にセット
され、比較器Ｍ（：（ｋ＋１）〜ＭＣ３３の出力Ｍ（ｋ
＋１）〜Ｍ３３が状態″０′″にセットされる。ＶＤＡ
Ｃの所要値は実際上ＶＴ（ｋ）であり、ＡＮＤゲートＡ
ｋが隣接する比較器ＭＣｋ及びＭｃ（ｋ＋１）　　の出
力Ｍｋ及びＭ（ｋ＋１）を用いてこれら比較器が異なる
出力を有することを検出してスイッチＳｋを閉じるため
、ＶＩＩＡが所要のＶＴ　（ｋ）になってＤＡＣ出力端
子６に現われる。
第１ｂ図の減算器３及びスケーラ１３の機能は増幅器４
０４内に組込まれており、この増幅器がその出力端子１
４に残留信号ＶＬＳＢを発生する。しかし、瞬時りにお
いてＴＡＰＥＮが０′″になり、Ｖ　ＩＩ　Ａ　Ｃは最
早ＤＡＣ出力端子６に現われなくなるため、増幅器４０
４は瞬時りにＶＤＡＣの値を差ＶＭＳＢ　−Ｖ［ｌＡＣ
が検出されるまで蓄積する手段を具えている。同様に、
補償信号Ｃ３ＦＦ−も例えばスイッチドキャパシタを用
いる実施例では連続的に得られないので、このＣ８４，
を適当な瞬時に使用可能にする手段が設けられる。
ＶＭＳＢ　　Ｖ［ｌＡＣは単極性であるため、ＬＳＢ変
換器８の双極性入力レンジのフルレンジを使用するよう
に増幅器４０４はアース電位ではなくＶｒｅｆ（−）に
対して動作するものとする。これがため、く上述のよう
にＣ８ＦＦ　＝　ＯＶであるものとすると〉ＶＬＳＢ　
＝　３２Ｘ　（Ｖ１４ＳＢ　　ＶＤＡＣ）　”　Ｖｒｅ
ｒ　　（）になる（ここでＶｒ、ｆ　（−）　は負の値
を有する）。
ＬＳＢ変換器８は、ＬＳＢ比較器ＬＣＩ又はＬＣ３３が
ない点を除いて！、ＩｓＢ比較器２と同様に動作する。
これは、ＶＭＳＢがレンジ内にある場合にはＶ　ＬＳＢ
のオーバフローは起こり得ないためである。しＳＳデコ
ーダ４１１　は５ピント２進ＬＳＢ　Ｉ直を信号０６〜
０１０　として発生し、このＬＳＢ値は瞬時已において
クロックＣＫＬが高レベルになるときにＬＳＢ出力端子
９にラッチされる。
瞬時Ｆにおいて、出力ＲＥＡＤＹが高レベルになり、変
換が終了しｌＯビット出力信号０１〜０１０を出力端子
４及び９から取り出すことができることが指示される。
このとき、既にサンプル７＋ｌのＭＳＢ変換が瞬時へ１
において始まっている。
Ａ１〜Ｆ１は次のサンプル周期’ｌ’＋１中の瞬時Ａ−
Ｆに対応する瞬時である。
第４ａ図の回路の種々の部分に種々の理由により種々の
ＤＣオフセットが存在するが、これらのＤＣオフセット
は人力オフセット誤差Ｖ＋　と、比較器オフセット誤差
ｖｃ　と、タップオフセット誤差ｖＬとに分けることが
できる。第５図は第４ａ図の回路の一部分を示し、これ
らのオフセットをアナログ入力端子１、比較器ＭＣＩ〜
ＭＣ３３の非反転入力端子（＋）及びタップＴ１〜Ｔ３
３にそれぞれ位置させた仮想の電圧源Ｖ、、ＶＣ及びＶ
、で表わしである。
オフセント補償電圧り。ＦＦ及びＣ６Ｆ、は第５図に示
す２つの負帰還ループ５１０及び５２０により発生され
、端子４０５及び４０６にそれぞれ供給する。
第１ループはＭＳＢループ５１０で、ＭＳＢ変換器２の
中点比較器ＭＣ１７と、第１低域フイルタ５１１と、人
力バッファ４０２とを具えている。比較器ＭＣ１７の出
力端子Ｍ１７をフィルタ５１１の入力端子に接続し、本
例ではこの入力端子を制御ロジック４０７（第４ａ図）
の出力ＴＡＰεＮが高レベルのときのみエネーブルする
。フィルタ５１１の出力端子を端子４０５に接続し、従
って入力バッファ４０２の反転入力端子（−）に接続す
る。
第２ループはＬＳＢループ５２０で、比較器！、Ｉ　Ｃ
３４と第２低域フイルタ５２１とを具えている。比較器
ＭＣ３４は５２２でアースに接続された非反転入力端子
（＋）を有している。比較器Ｍ　Ｃ３４はＭＳＢアレー
ＭＣＩ〜ＭＣ３３の比較器とできるだけ同一に設計して
できるだけ同一の比較器オフセット誤差を持つようにし
、これを５２２の位置に仮想の電圧源Ｖ。で示しである
。
比較器Ｍ　Ｃ３４の出力端子Ｍ３４をフィルタ５２１の
入力端子に接続し、この入力端子を同様にＴＡＰＥＮが
高レベルのときのみエネーブルする。フィルタ５２１の
出力端子を端子４０６及び比較器ＭＣ３４の反転入力端
子（−）にも接続する。
比較器出力Ｍ１７とフィルタ５１１の入力端子との間の
接続（及び同様に比較器出力Ｍ３４とフィルタ５２１の
入力端子との間の接続）によって、エネーブル信号ＴＡ
ＰＥＮによりフィルタ５１１（５２１）は比較器出力Ｍ
１７　（Ｍ３４）の０及び１をサンプルすると共に時間
平均信号り。ＦＦ　（ＣＯＦＦ　）を形成し、この信号
は比較器出力Ｍ１７　（Ｍ３４）のサンプルが１とＤに
等しく分かれるときに零ボルトになる。フィルタ５１１
及び５２１の時定数は入力信号ｖ　ｌ　Ｎ　（ｔ）の性
質に従って選択するが、いずれにせよりンプル周期の多
数倍にする。
第４図につき述べた変換器の動作中、ループ５１０及び
５２０は入力信号ＶＩＮ（ｔ）が既知の基準レベル（例
えばｖ、ｓ　＝　Ｏｖ）に対し平衡であれば（もっと正
しく言うと平衡にするつもりであれば）、ＤＣオフセッ
トを連続的に補償するよう動作する。
ＭＳＢループ５１０の動作は次の通りである。タップＴ
１７は名目上は零ボルト　（アース）であるが、基準電
圧Ｖｒａｆ　（＋）　　と■ｒｅｆ（＝）の非対称によ
りオフセット誤差しが生ずる。比較器オフセット誤差ｖ
ｃは比較器の人力トランジスタの静的不整合から生じ、
またスイッチドキャパシタ構成の場合にはチャージボン
ピングから生じ得る。人力オフセット誤差Ｖ、は外部回
路又は人力バッファ３１から導入されるものである。こ
れら誤差の全てが零の場合、入力信号ｖｒ、ｌは平衡し
ているため比較器出力Ｍ１７は１とＯを等しい確率で発
生する。この場合、低域フィルタ５１１の出力ＬＯＦＦ
はアース電位になる。有限の誤差電圧がある場合、この
ループは、ＬＯＦＦが比較器Ｍ　ＣＩ７の（＋）入力端
子にその（−）入力端子に接続されたタップ電圧と同一
の平均電圧を発生させるときに安定する。
これらの入力端子の電圧Ｖ（−）及びν（＋）はＶ（−
）＝ＶＴ（１７）＋Ｖ、＝　　Ｖ、　　（ＶＴ（１７）
＝０のため）Ｖ（＋）−Ｖｉ　ＬＯＦＦ＋ＶＣ（平均の
ＶＩＮ−〇のため）で与えられる。
ループはＶ　（−）　−Ｖ　（＋）で安定する。このた
め、Ｌｏｐｐ　＝　Ｖｉ”Ｖｃ−Ｖｔ　　　　　　（１
）であり、入力バッファ４０２の出力は ｖｘｓＢ＝　ＶＩＮ　＋　ｖ、　−Ｌ　ＯＦＦで与えら
れるから、これに（１）を代入するとＶＭＳＢ　　　＝
　　　ＶＩＮ　　　＋　　Ｖｔ　　　−ＶＣ−−−（２
）になる。
入力電圧ｖＸＮはタップ電圧と、 ＶＴ（ｋ＋１）　＞　Ｖ　ＩＮ　＞　ＶＴ（ｋ）の関係
を有する。
タップＴｋに接続されたＭＳＢ比較器は！、ｌｃｋであ
り、その入力端子ｖ　（＋）　ｋに及びｖ　（−）　ｋ
はｖ（＋）ｌ＜　　＝　　Ｖ　　１４ｓＢ　　＋　Ｖｃ
であり、（２）を代入すると ｖ（＋）ｋ　＝　ｖ　ｒＮ＋　ｖ　、　　−−−（３）
になり、且つ ｖ（−）ｋ　＝　ＶＴ（ｋ）　＋　Ｖｔ　　　−−−（
４）である。
比較器ＭＣｋで行われる比較は ｖ（＋）ｋ−ｖ（）ｋ　＝　Ｖ１８ＶＴ（ｋ）　　−（
５）になる。
（５）式は理想的な変換において行われる比較を示し、
すなわち種々のオフセット電圧がＭＳＢ変換において補
償されることを示していること明らかである。
ＬＳＢを発生するためのアナログ残留信号はＭＳＢのア
ナログ復元電圧を入力端子から減算することにより形成
される。実際のＡＤＣではこの減算に用いられる信号は
ＶＭＳＢ及びＶＤＡＣであり、Ｖｘｓｎ　＝　ＶＴＭ＋
Ｖ、ＶＣ−−−（２）入力）ら及び　Ｖ　ＤＡＣ＝　Ｖ
Ｔ（ｋ）−Ｖｔである。
簡単な減算は誤差をＬＳＢ変換に伝播するため追加の補
償が必要になること明らかである。この補償は第２の負
帰還ループ、ＬＳＢループ５２０により行われる。
ＭＳＢループと同様に、比較器！、１ｃ３４の（−）入
力端子への平均入力が（＋）入力端子の入力端子に等し
くなるときに安定に達する。斯くして Ｃ０ＦＦ　　＝　　Ｖ、、　　　　　−−−（７）にな
る。
増幅器４０４により与えられるレベルシフトを含むしＳ
Ｂアレーに供給される電圧ＶＬＳＢはＶＬＳＢ　＝　３
２（Ｖ１４ｓｎ＋　Ｃ０ＦＦ　ＶＤＡＣ）　　ｌ　Ｖ、
−ｒ（）　ｌにより与えられる。
これがため、（２）、（６）及び（７）式を代入すると
、ＶＬＳｌｌ　＝　３２（Ｖ＋Ｎ＋Ｖｔ−Ｖｃ＋Ｖｃ−
ＶＴ（ｋ）−Ｖｔ）　　ｌ　Ｖｒｅｒ（）　ｌ＝　　３
２（Ｖｌｌｌ−ＶＴ（ｋ））−ｌ　　ｖｒｅｒ（−）　
　ｌ　　　　−−−（８）になる。
上述のＬＳＢ変換が同一のＶ、、　ｆ　（−）に対し行
われるものとすると、レベルシフトは実際上誤差源では
ないため、式（８）は上述の補償によってＬＳＢアレー
で変換すべきアナログ残留信号がオフセット電圧誤差を
殆ど含まないものとなることを示している。他のオフセ
ット電圧がＬＳＢアレー内に存在すること勿論であるが
、これらオフセット誤差はＭＳＢアレー内の同様の誤差
の３２分の１になるので通常無視することができる。
第６ａ図は直列型゛の１０ビツトハーフフラツシユＡＤ
Ｃの実施例のブロック図である。第４ａ図につき述べた
基準チェインＲ１〜Ｒ３２、比較器ＭＣＩ〜ＭＣ３３及
びＤＡＣ５が存在する。ＭＳＢデコーダ４０１がデコー
ダ６０１　と置換され、このデコーダ６１０　は１０ビ
ツト出力２０と、第４ａ図の出力端子４０９及び４１０
　に対応する出力端子６０９及び６１０と、制御ロジッ
ク６０７の出力端子ＣＫＭ及びＣＫＬに接続された２個
のクロック入力端子６０８及び６１２を有している。制
御ロジック６０７　は第４ａ図の制御ロジック４０７　
と略々同様に動作するが、更に２つの他の出力ＳＣＡ及
びＳＣＡを発生する。
本例では別個のＬＳＢ変換器は存在しない。前述の例と
同様に、バッファ４０２、増幅器４０４及び端子１．４
０５．４０６及び４１３が存在するが、本例ではバッフ
ァ４０２の出力端子４０３を比較器ＭＣＩ〜Ｊ、ｌ　Ｃ
３３の入力端子（＋）に直接接続しないで第１スイツチ
６２の第１端子に接続する点が相違する。同様にスケー
ラ４０４の出力端子をＬＳＢ変換器８の入力端子に接続
しないで、その代わりに第２スイツチ６３の第１端子に
接続する。スイッチ６２及び６３の第２４子を、比較器
１．＋　Ｃ１〜１．Ｉ　Ｃ３３の非反転入力端子り＋）
に接続されたｉ、ＩＳＢ変換器２の入力端子に共通に接
続する。スイッチ６２及び６３は制御ロジック６０７　
の出力ＳＣＡ及びＳＣＡの高論理レベルに応答して電気
的に閉じる。
第５図につき述べた補償帰還ループ５１０及び５２０が
存在し、端子４０５及び４０６にそれぞれ接続される。
動作は第４図の並列型変換器と同様であり、同一の変換
器２をＭＳＢ変換とＬＳＢ変換の両方に使用する点が相
違するだけである。第６ｂ図の波形図は、追加の信号Ｓ
ＣＡ及びＳＣＡが制御ロジック６０７により他の信号Ｔ
ＡＰＥＮ、　ＣＫＭ、　ＣＫＬ及びＲＥＡＤＹ　に関連
して互に重なり合わない相補信号対として発生されるこ
とを示している。符号Ａ−Ｆ及びＬはサンプル周期Ｔに
おける変換の主なステフプを識別するためのものである
。
ＭＳＢ変換は、並列型変換器の場合と同様、瞬時Ａにお
いて始まる。このときＳＣＡが低レベルになってスイッ
チ６３を開くとともにＳＣＡが高レベルになってスイッ
チ６２を閉じる。これによりＶ。、Ｂが比較器ＭＣｌ−
ＭＣ３３の入力端子（十）に供給される。
並列型変換器と同様に、これら比較器はそれらの出力を
ラッチし、瞬時已においてＴＡＰＥＮが高レベルになっ
てＤＡＣ５がエネーブルされると共に、比較器出力１４
１７及び１４３４のサンプルが低域フィルタ５１１及び
５２１（図示せず）の入力端子に供給される。
瞬時ＣにおいてＣＫＭが高レベルになってＭＳＢ出力信
号０１〜Ｄ５がデコーダ６０１の１０ビツト出力端子２
０の上位の５ビツト端子にラッチされる。オーバフロー
信号ＯＦＬ及び符号信号５ＩＧＮも出力端子６１０及び
６０９にそれぞれラッチされる。
瞬時りにおいて、残留信号Ｖ　Ｌ　Ｓ　Ｂを検出するた
めに増幅器４０４が現在のＶＤＡＣの値を蓄積する。
その理由はこの瞬時にＴＡＰＥＮが低レベルになってＤ
ＡＣが不作動にされるためである。これより前の瞬時り
においてＳＣＡが高レベルになってスイッチ６２を開き
、ＶＭＳＢを比較器入力端子から切離すとともに、ＳＣ
Ａが高レベルになってスイッチ６２を閉じてＶＬＳＢが
しＳＢ変変換−スケーラ４０４の出力端子１４から比較
器に供給されるようにする。
ＴＡＰＥＮはＬＳＢ変換中低レベルのままであるた約、
フィルタ５１１及び５２１　は比較器出力Ｍ１７及びＭ
Ｂ２から人力を取り出さないため、ＬＳＢ変換が補イ賞
ループ５１０及び５２０を妨害することはない。ＶＬＳ
Ｂは平衡信号にすることもできるが、ＬＳＢ変換に存在
するオフセットはＭＳＢ変換に存在するオフセットと一
般に等しくなく、その３２分の１の大きさである。
瞬時已において、ＬＳＢ信号信号−６〜０１０コーダ６
０１内に準備され、ＣＫＬ　＝　１　によりこれら信号
が出力端子２０の下位の５ビツト端子にラッチされる。
瞬時Ｆにおいて、出力ＲＥＡＤＹが高レベルになって出
力端子２０が入力サンプルＶ＋ｖ（Ｔ）の値を表わす１
０ビツト２進信号Ｄ１〜０１０を出力することを指示す
る。
その間に瞬時Ａ１においてＳＣＡ及びＳＡＣが次の入力
サンプルＶ、Ｖ（Ｔ＋１）のＭＳＢ変換のために元の状
態にもどっている。
３段以上の変換を用いる場合には、３個以上のフラッジ
５ＡＤＣ段を具えた並列構造においても同一のフラッシ
ュＡＤＣ段を３回以上用いる直列モードにおいても各段
を補償するのに個別の！、＋　Ｓ　Ｂループが必要とさ
れる。並列構造においては、いくつかの比較器アレーが
それぞれ異なるオフセット電圧ｖｃを発生するものと予
想される場合、例えば各段が別個の集積回路を具える場
合にはＬＳＢループも別々にする必要がある。
斯る変換器においては、制（卸ロジックが各段に対する
別々のエネーブル信号を発生し、これら信号を用いて別
々のフィルタ入力をエネーブルすることができ、また直
列構造の場合には各組のスイッチを動在させて各ループ
を順次投入することができる。
ＭＳＢループ型の単一ループをＬＳＢ変換に用いてＬＳ
Ｂ変換のオフセットを補償することもできること勿論で
あるが、ＬＳＢ変換において残留信号を形成する必要が
ないときは誤差が増幅されないと共に次段に供給されな
いた必に問題は生じない。
以上の説明に基づいて当業者であれば種々の変更が可能
であり、本発明は上述の実施例にのみ限定されるもので
はない。これらの変更には、アナログ−ディジタル変換
器やその構成部品の設計や使用に関する他の既知の特徴
を含むことができる。
【図面の簡単な説明】
第１ａ図は並列型（ｍ＋ｎ）　　ビットハーフフラッシ
ュＡＤＣの第１の既知の構造を示すブッロク図、第１ｂ
図は並列型（ｍ＋ｎ）　　ビットハーフフラッシュＡＤ
Ｃの第２の既知の構造を示すブロック図、第１Ｃ図は第
１ａ及び１ｂ図のＡＤＣのタイミング図、第２ａ図は直
列型（ｍ　＋　ｎ　）　　ビットハーフフラッシュＡＤ
Ｃの既知の構造を示すブロック図、第２ｂ図は第２ａ図
のＡＤＣのタイミング図、第３図はｎ段直列型すブレン
ジＡＤＣの既知の構造を示すブロック図、 第４ａ図は本発明による並列型１０ビツトハーフフラツ
シユＡＤＣのブロック図、 第４ｂ図は第４ａ図のＡＤＣ内に生ずる種々の信号の波
形図、 第５図は第４ａ図のＡＤＣ内のオフセット補償信号の発
生回路を示す図、 第６ａ図は本発明による直列型１０ビントハーフフラッ
シュ灯Ｃのブロック図、 第６ｂ図は第６ａ図のＡＤＣ内に生ずる種々の信号の波
形図である。 １・・・アナログ入力端子 ２・・・第１　　（ＭＳＢ）八ＤＣ３・・・減算器５・
・・ＤＡＣ８・・・第２　（ＬＳＢ）ＡＤＣｌｏ・・・
ディジクル出力端子 １３・・・スケーラ　　　　　２１．　１３１・・・切
換スイッチ２６、　３６・・・ラッチ ２０、３０・・・ディジタル出力端子 ４０１・・・ＭＳＢデコーダ　　４０２・・・人力バッ
ファ４０４・・・増幅器（スケーラ） ４０５、４０６・・・補償信号入力端子４０７・・・制
御ロジック　　４１１・・・ＬＳＢデコーダＲ１〜Ｒ３
２・・・基準チェイン Ｔ１〜Ｔ３３・・・タップ １４Ｃ１〜ＭＣ３３，ＬＣ２〜ＬＣ３２・・・比較器Ａ
１〜Ａ３２・・・ＡＮＤゲート ８１〜Ｓ３２・・・スイッチ ５１０、５２０・・・オフセント補償ループ５１１・・
・低域フィルタ　　Ｍ［：３４・・・比較器５２１・・
・低域フィルタ　　６０１・・・デコーダ６０７・・・
制御ロジック 特許出願人　　　エヌ・べ−・フィリップス・フルーイ
ランペンファブリケン

Claims (1)

  1. 【特許請求の範囲】 １、データレベルに対し平衡な信号用のアナログ−ディ
    ジタル変換器（ＡＤＣ）であって、第１アナログ信号を
    受信する入力端子と、１個以上の基準レベルを発生する
    手段と、各基準レベルごとに設けられ前記第１アナログ
    信号をその基準レベルと比較する比較器とを具える第１
    ＡＤＣ段を具え、該第１ＡＤＣ段は該第１ＡＤＣ段のデ
    ィジタル出力のアナログ表現である第２アナログ信号を
    出力端子に発生するディジタル−アナログ変換器も具え
    、他に前記第１アナログ信号から前記第２アナログ信号
    を減算して第３アナログ信号を形成する手段と、前記第
    ３アナログ信号を後続のＡＤＣ段の入力端子に供給する
    手段と、前記第１ＡＤＣ段および後続のＡＤＣ段のディ
    ジタル出力を結合して、当該変換器のディジタル出力を
    形成する手段とを具えて成るアナログ−ディジタル変換
    器において、前記第１ＡＤＣ段は、更に、データレベル
    に対応する基準レベルを有する比較器の出力の時間平均
    値を形成することにより第１補償信号を発生する手段と
    、この第１補償信号を前記比較器に供給する前に前記第
    １アナログ信号から減算する手段と、第２補償信号を前
    記後続のＡＤＣ段の入力端子に供給する前に前記第３ア
    ナログ信号に加える手段と、前記第２補償信号を発生す
    る手段とを具え、この第２補償信号発生手段は第１ＡＤ
    Ｃ段の比較器と同一の構成の追加の比較器を具え、その
    出力端子を負帰還ループによりその反転入力端子に接続
    すると共にその非反転入力端子をデータレベルに接続し
    て成ることを特徴とするアナログ−ディジタル変換器。 ２、前記負帰還ループは前記追加の比較器の出力端子と
    その反転入力端子との間に接続された低域フィルタを具
    えていることを特徴とする特許請求の範囲１記載のアナ
    ログ−デイジタル変換器。 ３、前記基準レベルは少なくとも１個の主基準レベルに
    接続された抵抗チェインのタップに発生される電圧であ
    ることを特徴とする特許請求の範囲１又は２記載のアナ
    ログ−ディジタル変換器。 ４、前記ディジタル−アナログ変換器（ＤＡＣ）の出力
    レベルはこのレベルと同一の前記第１ＡＤＣ段の基準レ
    ベルから取り出すことを特徴とする特許請求の範囲１〜
    ３の何れかに記載のアナログ−ディジタル変換器。 ５、前記ＤＡＣは前記第１ＡＤＣ段の各基準レベルにそ
    れぞれ接続された１個以上のスイッチと、これらスイッ
    チの１つを前記第１ＡＤＣ段の比較器の出力に応答して
    選択的に動作させる手段とを具えていることを特徴とす
    る特許請求の範囲１記載のアナログ−ディジタル変換器
    。 ６、前記第３アナログ信号を２＾ｍ倍（ここでｍは前記
    第１ＡＤＣ段の出力のビット数に等しい数値）に増幅し
    て前記後続のＡＤＣ段の入力信号を発生する手段を具え
    、前記後続の ＡＤＣ段はこの増幅された第３アナログ信号を前記第１
    ＡＤＣ段と同一の基準レベルと比較するようにしてある
    ことを特徴とする特許請求の範囲１〜５の何れかに記載
    のアナログ−ディジタル変換器。 ７、前記後続のＡＤＣ段はマルチプレクサ手段を用いて
    前記第１ＡＤＣ段と同一の基準レベル及び／又は比較器
    を使用できるようにしてあることを特徴とする特許請求
    の範囲１〜６の何れかに記載のアナログ−ディジタル変
    換器。 ８、３個以上のＡＤＣ段を具え、各ＡＤＣ段に対し独立
    に第１及び第２補償信号を発生して補償を与える手段を
    具えていることを特徴とする特許請求の範囲１〜７の何
    れかに記載のアナログ−ディジタル変換器。
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