CN100505548C - 电阻-电容（rc）混合逐次逼近缓存器模拟数字转换器 - Google Patents

Abstract

一种模拟数字转换器，包括产生复数参考电压的一个电阻网。该电阻网包括串联的复数电阻以形成一个电阻串。位于该电阻串的两尾端节点之一与一个中央节点间的这些电阻的第一部分本质上具有相等的电性电阻值。上述电阻的第二部分是该第一部分电阻的部分精细改进(refinement)，且上述电阻的第二部分较该第一部分电阻更远离该中央节点。该第二部分电阻的电阻值大于该第一部分电阻的电阻值。当在此两尾端节点输入一个电位时，在相邻电阻间是产生多重个参考电压。本发明也描述一个ADC，包括第一与第二电容数组及一个比较器。也披露一种产生有关于一个模拟输入电压的二进制的装置与方法。

Description

电阻-电容(RC)混合逐次逼近缓存器模拟数字转换器

技术领域

本发明是有关于一种模拟数字转换器(ADC)电路，且特别是有关于一种逐次逼近缓存器(SAR，successive approximation register)模拟数字转换器电路。

背景技术

逐次逼近缓存器(SAR，successive approximation register)模拟数字转换器(ADC)是非常普遍的，因为其具有相当快的转换时间，适当的电路复杂度。SARADC的类型包括：电阻串SARADC，电容数组SARADC及电阻-电容(R-C)混合SARADC。R-C混合SARADC通常用于减少实际布局中的冗长电阻串或大面积电容数组所导致的非线性。

图1是习知10位电阻-电容(R-C)混合SAR ADC10图式。该R-C混合SAR ADC10接收一个单端模拟输入电压“Vin”，且包括用以产生内部参考电压的一个电阻串12。如图1所示，参考电压包括16个粗(coarse)参考电压“Vc[15：0]”与17个细(fine)参考电压“Vf[16：0]”。

该R-C混合SAR ADC10的操作包括2个相：初始取样阶段及位循环阶段。在初始取样阶段中，一个开关S0是关闭的，将一个比较器16的输出端耦合至该比较器16的负(-)输入端以及一个节点“N”，其中有一个电压“Vsum”存在于该节点“N”与一个接地参考电压(亦即接地端)之间。一个开关S1是使得该模拟输入电压Vin耦合至由4个二进制加权电容所组成的一个电容数组14的最大电容的一端。开关S2，S3与S4是使得其它3个电容的端点接地。

该电容数组14的所有4个电容的另一端是耦合至该节点N。该比较器16的一个正(+)输入端是连接至一个参考电压“Vcm”。请注意，Vcm＝Vrh/2＝Vc[8]。(参考图2)

该比较器16驱动该节点N，直到该节点N的电压Vsum等于Vcm为止。接着打开该开关S0，完成该初始取样阶段。理想上，在该初始取样阶段结束时，有关于该模拟输入电压Vin的一个初始电荷Q0会存在于该节点N，其中Q0＝(Vcm-Vin)*8C+Vcm*(4C+1C+1C)。

在该位循环阶段中，该RC混合SAR ADC10的一个SAR方块18在一个“CLOCK”信号的10个连续周期内产生10位输出信号[b9：b0]。在图1的例中，在该位循环阶段中所决定的位是根据一个字节群{4，4，1，1}。也即，在该CLOCK信号的前4个周期内，先决定4位的第一群组[b9：b6]。在该CLOCK信号的下一4个周期内，决定4位的第二群组[b5：b2]；在该CLOCK信号的第9个周期内，决定1位的第三群组[b1]；在该CLOCK信号的第10个周期内，决定1位的第四群组[b0]。

在该位循环阶段中，该开关S1使得该电容数组14的上述二进制加权电容的最大电容的该相关端耦合至一个信号线DA1，而开关S2，S3与S4使得该电容数组14的其它三个电容的相关端耦合至各别的信号线DA2，DA3与DA4。

图2是图1的该电阻串12的一个习知例。如图2所示，该电阻串12产生该16个粗参考电压Vc[15：0]与该17个细参考电压Vf[16：0]。

回到图1，在决定4位的第一群组[b9：b6]的位期间，该RC混合SARADC10的一个译码器与多任务器(MUX)组件20选择性耦合该信号线DA1至该16个粗参考电压Vc[15：0]之一，先从Vc[8]开始。所用的二进制搜寻算法一般需要该CLOCK信号的4个周期来决定前4位群组[b9：b6]的位值。当该译码器与多任务器组件20选择性耦合该信号线DA1至该16个粗参考电压Vc[15：0]之一时，该译码器与多任务器组件20将信号线DA2，DA3与DA4接地。节点N的电压Vsum可由Vsum＝Vcm-(Vin)*(8C/Ct)+DA1*(8C/Ct)+DA2*(4C/Ct)+DA3*(C/Ct)+DA4*(C/Ct)得到，其中Ct＝8C+4C+1C+1C＝14C。可允许确定该比较器的输出信号“CmpOut”，接着栓锁至该SAR方块18内。该SAR方块18利用该CmpOut信号的栓锁值于二进制搜寻算法内以选择用于下一阶段中的参考电压。

需要该CLOCK信号的4个周期来选择耦合至该DA1信号线的一个最终参考电压Vc[x]，其中0≦x≦15。当DA1＝Vc[x]时，致能该CmpOut信号(比如，逻辑“1”)；而当DA1＝Vc[x+1]时，失能该CmpOut信号(比如，逻辑“0”)。因为该16个参考电压Vc[15：0]的各电压有关于4位的二进制代码，选择该DA1信号线的该最终参考电压Vc[x]是有关于前4位群组[b9：b6]的位决定值。

在决定4位的第一群组[b9：b6]的位后，依相似方式来决定4位的第二群组[b5：b2]。该比较器16所产生的该CmpOut输出信号的值是用以选择性耦合该16个细参考电压Vf[15：0]之一至该DA2信号线。在确定该比较器16的该CmpOut输出信号后，该CmpOut输出信号是栓锁至该SAR方块18内，且用以选择下一个参考电压。在该CLOCK信号的另4个周期后，可决定4位的第二群组[b5：b2]。

在决定4位的第二群组[b5：b2]后，是要决定1位的第三群组[b1]。在该CLOCK信号的第9个周期内，从集合{Vf[2]，Vf[0]}择出的一个参考电压是耦合至该DA3信号线。在决定1位的第三群组[b1]后，要决定1位的第四群组[b0]。在该CLOCK信号的第10个周期内，从集合{Vf[1]，Vf[0]}择出的一个参考电压是耦合至该DA4信号线。在该位循环阶段结束时，该RC混合SAR ADC10的该SAR方块18产生该10位输出信号[b9：b0]。

单端(single-ended)(未平衡)信号是参考通称为“信号接地”的一个电位。虽然一般来说，该信号接地端是负电源电位，信号接地端也可为正电源电位或一个外部参考电位。单端信号一般是透过一对导线而传送。此两条导线的第一条导线载有该信号，而第二条导线当成电压参考电位及/或一条电流回归路径。第二条导线一般连接至该信号接地端。

差动信号也透过一对导线传导。然而，在此例中，此对导线载有相等但极性相反的信号，且该差动信号是介于导线间的电压。因为各信号相等但极性相反，不需要分开的电路回归路径。用于传导差动信号的导线一般隔开于固定间距，一般从一个来源绕线至一个目的，且各导线一般具相同电性阻抗。

因为电性阻抗，噪声电压是通常会产生于承载电压信号的导线内。噪声源的例包括相邻信号线的幅射电磁干扰(EMI)与信号。“共模(commonmode)噪声”定义为有关于共同参考源的导线上的相等且同相位的噪声电压成分。

载有单端信号的导线的电性阻抗并非相等，产生于上述导线内的噪声电压也非相等。具单端信号的所收到电压包括该信号电压及相等于该噪声电压(彼此不相等)间的差值的一个噪声电压成分。

另一方面，载有差动信号的导线的电性阻抗一般是相等的。因此，产生于上述导线内的噪声电压也本质上相等。具差动信号的所收到电压包括该信号电压及相等于该噪声电压(本质上彼此相等)间的差值的一个噪声电压成分。具差动信号的噪声电压成分一般远小于具单端信号的噪声电压成分。

信号的最大电位与最小电位间的差值定义为该信号的“动态范围”。因为载有差动信号的导线上的电压是相等且极性相反的，给定了固定的电源电压范围，差动信号的动态范围可为单端信号的动态范围的两倍。

因为较大动态范围及产生于导线内的噪声电压会趋向于相等(且因为本质上会消失)，具动态信号的信号-噪声比通常大于具单端信号的信号-噪声比。

要注意，图1的该R-C混合SAR ADC10无法提供差动发信号的好处(比如，共模噪声消去，较大动态范围及较大信号-噪声比)，因为其内部有许多的单端结构(比如，该电阻串12与该电容数组14)。同时，差动放大器与缆线通常较复杂且成本昂贵在单端放大器与缆线，且差动输入信号通常无法得到。因此需要一种能接收单端模拟输入电压或差动模拟输入电压的ADC，且利用差动发信号技术来产生噪声能低于一般ADC的输出信号。

发明内容

本发明披露一种模拟数字转换器，包括一个电阻网以产生复数参考电压。该电阻网包括串联的复数电阻以形成具一个中央节点与两尾端节点的一个电阻串。中上述电阻的第一部分电阻位于此两尾端节点之一与该中央节点之间；且上述电阻的第二部分电阻的位置较该第一部分电阻更远离该中央节点。该第一部分电阻本质上具有相等电阻值，且为该第二部分电阻的部分精细改进。该第二部分电阻的电性电阻值大于该第一部分电阻的电性电阻值。当在该两尾端节点施加一个电位时，多重参考电压是产生于该电阻串的相邻电阻间。

本发明也披露一种模拟数字转换器，包括：第一与第二电容数组，以及一个比较器。该第一与第二电容数组皆包括复数电容。第一电容数组的各电容的两端点之一是耦合至一个第一节点；且第二电容数组的各电容的两端点之一是耦合至一个第二节点。该比较器耦合至该第一与第二节点，并根据该第一与第二节点间的一个电压差来产生一个二进制输出信号。

本发明披露一种产生有关于一个模拟输入电压的一个二进制值的方法。该方法包括：提供一对节点及耦合至该对节点的一个比较器，其中该比较器根据该对节点的电压差而产生一个二进制输出信号。在该对节点间，建立代表的一个模拟输入电压的一个电压；且将该比较器的该二进制输出信号栓锁成该二进制值的一个最大位(MSB)。也描述一种实施该方法的ADC。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一个较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1是习知R-C混合SAR ADC的一例，其中该习知R-C混合SARADC包括一个电阻串。

图2是图1的该电阻串的一个习知例。

图3是本发明实施例的包括中央对称差动电阻串与多重多任务器组件的R-C混合SARADC。

图4是图3的中央对称差动电阻串的一例。

图5A是图3的该多重多任务器组件的一个代表类型。

图5B是图3的另一类型多重多任务器组件的一个代表类型。

符号说明

S0、S1、S2、S3、S4                开关

10、30                            电阻-电容(R-C)混合SARADC

12                                电阻串

14、44A、44B                      电容数组

16、42                            比较器

18、54                            SAR方块

20                                译码器与多任务器组件

31、420                           多任务器

32、34、36、38、40                端点

46                                单位缓冲电路

48                                逻辑区

50                                中央对称差动电阻串

52                                译码器与多任务器组件

56                                中央节点

58、60                            尾端节点

具体实施方式

现将参考附图来详细描述本发明较佳实施例。图式及解说中的相同或相似参考符号代表相同或相似组件。要注意，附图是简图且未精准地示出尺寸。

在此的披露中，为方便解释，方向性名词，比如，顶端、底部、左、右、上、下、上方、下方、前、后等，是以相对于图式来使用。此种方向性名词未限制本发明的范围。

虽然底下的披露代表某些实施例，要知道这些实施例只用于举例而非用于限制本发明。下列详细描述是涵盖实施例的变化，替代例或等效例，皆落于本发明的精神与范围内。

图3显示一个电阻-电容(R-C)混合SAR ADC30的一例，其能操作于虚拟(pseudo)差动模式或全(fully)差动模式下。该R-C混合SAR ADC30可以，比如，形成于集成电路的半导体基底的表面上。

该R-C混合SAR ADC30具有一个全差动SAR ADC核心，用于接收单端模拟输入电压或差动模拟输入电压，且能将该模拟输入电压转换成包括数个有顺序的二进制元(也即位)的相关二进制值。底下，模拟输入电压也称为“AVin”。

在图3的实施例中，该R-C混合SAR ADC30包括5个端点：接收一个第一模拟输入电压“Vin”的一个第一模拟输入电压端点32；一个模拟参考接地电位端点34(比如，模拟接地端)；接收一个全差动(FD)控制信号的一个输入端点36；(选择性)接收一个第二模拟输入电压“VinR”的一个第二模拟输入电压端点38；以及接收一个参考电压“Vrh”的一个输入端点40。

该R-C混合SAR ADC30的“单元缓冲(UnitBuffer)”电路46接收一个“midVrf”电位，其中midVrf＝Vrh/2，并产生一个输出信号hlfVrf，其中hlfVrf＝midVrf＝Vrh/2。该单位缓冲电路46对该midVrf电位进行单元增益缓冲以克服负载效应。该单位缓冲电路46所产生的hlfVrf电位透过该R-C混合SAR ADC30而分布，且代表模拟参考接地电位(也即，模拟接地)。如图3所示，该模拟参考接地电位端点34连接至该单位缓冲电路46所产生的hlfVrf电位。

用于将单端模拟信号传输至该R-C混合SAR ADC30的两条导线之一可为信号线，而另一导线可提供参考电位及/或电路回归路径。该信号线可连接至该第一模拟输入电压端点32，而另一线可连接至该模拟参考接地电位端点34。在此情况下，该第二模拟输入电压端点38也可连接至该模拟参考接地电位端点34，且该模拟输入电压信号Avin是等于Vin。

用于将单端模拟信号传输至该R-C混合SAR ADC30的两条导线皆可为信号线。信号线之一可连接至该第一模拟输入电压端点32，而另一信号线可连接至该第二模拟输入电压端点38。围绕着此两条导线的一条保护导线可连接至该模拟参考接地电位端点34。在此情况下，该模拟输入电压信号Avin是等于(Vin-VinR)。该模拟输入电压信号AVin的直流电位可由外部电路驱动至该hlfVrf模拟接地电位。

该输入端点36所接收的该FD控制信号决定该R-C混合SAR ADC30操作于虚拟差动模式或全差动模式。比如，在图3的实施例中，当该FD控制信号为逻辑“0”时，该R-C混合SAR ADC30操作于虚拟差动模式下；而当该FD控制信号为逻辑“1”时，该R-C混合SAR ADC30操作于全差动模式下。当该模拟输入电压信号是单端信号时，该R-C混合SAR ADC30操作于虚拟差动模式下。当该模拟输入电压信号是差动信号时，该R-C混合SAR ADC30操作于全差动模式下。在虚拟差动模式下，该R-C混合SAR ADC30能得到相似于全差动模式下的优点(比如，减少共模噪声，增加动态范围等)。

在图3的实施例中，该R-C混合SAR ADC30也包括一个比较器42。该比较器42在正(+)与负(-)输入端点接收两模拟输入信号，且在一个输出端点产生一个输出信号。该输出信号的电压处于有关于“高”逻辑电位的一个第一电压范围(比如，逻辑“1”电压范围)内或有关于“低”逻辑电位的一个第二电压范围(比如，逻辑“0”电压范围)内，取决于此两模拟输入信号具较大电压者。

该比较器42的特征在于，具有能影响该输出信号的一个输入偏差电压。在此情况下，该比较器42及/或将于底下描述的该全差动电路较好提供该比较器42的输入偏差电压消去能力。

在图3的实施例中，该R-C混合SAR ADC30也包括：产生参考电压的一个中央对称差动电阻串50；标为“MUX42”的一对多任务器；以及标为“MUX31”的4对多任务器。一般来说，在该R-C混合SAR ADC30的操作期间，该MUX42与MUX31组件共同地从上述参考电压选择参考电压并将所选出的参考电压连接至一个第一电容数组44A与一个第二电容数组44B的电容的端点。该MUX42与MUX31组件接收输入模拟参考电压信号与数字控制信号。如图3所示，一个SAR方块54产生该MUX42与MUX31组件所接收的数字控制信号“Pvin”与“Pda”。

该MUX42组件之一将所选的参考电压连接至该电容数组44A的两个电容的端点，并在“OUT1”与“OUT2”输出端点产生两个输出信号。在“OUT1”端点所产生的信号具电压“Vin1X”，而在“OUT2”端点所产生的信号具电压“Vin2X”。MUX42组件接收此2控制信号Pvin与Pda；而任一时刻，只有此两控制信号之一被致能(比如，逻辑“1”)。对于此MUX42组件，当致能控制信号Pvin(比如，逻辑“1”)且失能控制信号FD(比如，逻辑“0”)时，Vin1X与Vin2X皆等于另一MUX42组件所接收的电压“VinR”。另一方面，当致能控制信号Pda(比如，逻辑“1”)且失能控制信号FD(比如，逻辑“0”)时，Vin1X与Vin2X皆等于该单位缓冲电路46所产生而被该MUX42组件所接收的电压信号hlfVrf。

比如，该控制信号Pvin可初始化为致能态而该Pda信号可初始化为失能态。当失能该控制信号Pvin时，在小延迟时间(比如5ns)后，该Pda信号可被致能。

另一MUX42组件连接将所选的参考电压连接至该电容数组44B的两个电容的端点，并在OUT1与OUT2输出端点产生两个输出信号。在OUT1端点所产生的信号具电压“Vin1X”，而在OUT2端点所产生的信号具电压“Vin2X”。此MUX42组件也接收该控制信号Pvin与Pda。对于此MUX42组件，当致能控制信号Pvin(比如，逻辑“1”)且失能控制信号FD(比如，逻辑“0”)时，Vin1X与Vin2X皆等于另一MUX42组件所接收的电压“VinR”。另一方面，当致能控制信号Pda(比如，逻辑“1”)且失能控制信号FD(比如，逻辑“0”)时，Vin1X与Vin2X皆等于该MUX42组件所接收的电压信号hlfVrf。

在该R-C混合SAR ADC30的操作期间，上述MUX31组件共同选择4对参考电压，并所选的参考电压连接至该电容数组44A与44B的4对电容的端点。上述MUX31组件的一代表对的各MUX31组件接收该Pvin与Pda控制信号。该代表对的该MUX31组件之一连接所选择的参考电压至该电容数组44A的一个电容的一个端点。此MUX31组件接收一个“DAn”信号并在一个“OUT”输出端点产生一个输出信号“DAnX”，其中1≦n≦4。当致能该Pvin控制信号(比如，逻辑“1”)时，该DanX输出信号等于MUX31组件所接收的该电压hlfVrf。

一个逻辑区48接收该Pda控制信号与一个“SIGN”控制信号，并根据该Pda与该“SIGN”控制信号来产生控制信号“SIGNX”与“SIGNX”。上述MUX31组件的该代表对的各MUX31组件也接收该控制信号“SIGNX”与“SIGNX_”。

当致能该Pda控制信号(比如，逻辑“1”)时，将所选出的参考电压连接至该电容数组44A的该电容的该端点的该MUX31组件的该DAnX输出信号为该代表对的另一个MUX31组件所接收的该DAn信号或“DAnR”信号，取决于该SIGN信号。

该代表对的另一个MUX31组件将所选出的参考电压连接至该电容数组44B的一个电容的一个端点。此MUX31组件如上述般接收该DAnR信号，并且在一个“OUT”输出端点产生一个输出信号“DAnXR”，其中1≦n≦4。当致能该Pvin控制信号(比如，逻辑“1”)时，该DAnXR输出信号等于MUX31组件所接收的该DAnR信号或DAn信号，取决于该SIGN信号。

该中央对称差动电阻串50产生8个差动粗参考模拟对Vc[7：0]与Vcr[7：0]以及17个差动细参考模拟对Vc[16：0]与Vcr[16：0]。各差动参考电压对具有中央对称特性：midVrf＝(Vc[m]+Vcr[m])/2以及midVrf＝(Vf[m]+Vfr[m])/2，其中0≦m≦7且0≦n≦16，且midVrf本质上等于Vrh/2。

图4是图3的该中央对称差动电阻串50的一例。在图4的例中，该中央对称差动电阻串50包括串联的数个电阻组件(比如电阻)。在图4中，所得的该中央对称差动电阻串50包括一个中央节点56，两尾端节点58与60。相同数量的电阻是连接于该中央节点56与各尾端节点之间。在图4的例中，所接收的参考电压Vrh是输入于该中央对称差动电阻串50的此两尾端节点58与60之间，且该参考电压是产生于该中央对称差动电阻串50的相邻电阻之间。

如图4所示，该中央对称差动电阻串50在该中央节点56产生该midVrf电位(midVrf＝Vrh/2)。如上述，该midVrf电位被该单位缓冲电路46接收，且该midVrf电位为该单位缓冲电路46所产生的该输出电压信号hlfVrf，其中hlfVrf＝midVrf＝Vrh/2。

在图4的例中，该中央对称差动电阻串50的第一部分的上述电阻的电阻值为单位值，且第二部分的上述电阻的电阻值则为单位值的8倍。该第一部分的电阻可称为该第二部分的电阻的精细改进(refinement)。特别是，如图4所示，第一部分的电阻是以8个为一组，因此，因为总电阻阻为相等，各组可视为第二部分的电阻的精细改进。要注意，该中央对称差动电阻串50可只利用电阻值为单位值的电阻来实施，其中电阻值为8倍单位值的电阻可利用串联8个电阻值为单位值的电阻而形成。

回到图3，该R-C混合SAR ADC30也包括一个译码器与多任务器组件52与一个SAR方块54。在该R-C混合SAR ADC30的操作期间，该译码器与多任务器组件52根据该SAR方块54所产生的控制信号而选择该中央对称差动电阻串50所产生的该差动参考电压对中的4对，并将该4对差动参考电压输出成DAn与DAnR信号，其中1≦n≦4。如上述与图3所示，接收该DAn与DAnR信号的4对MUX31组件选择性输出该4对差动参考电压至该电容数组44A的4个电容的端点以及输出至该电容数组44B的4个相关电容。

比如，该译码器与多任务器组件52可以从集合{Vc[m]，VcR[m]}(0≦m≦7)选择一个差动参考电压对，并将该差动参考电压对输出成DA1与DA1R信号。相似地，该译码器与多任务器组件52可从集合{Vf[n]，VfR[n]}(0≦n≦16)选择一个差动参考电压对，并将该差动参考电压对输出成DA2与DA2R信号。该译码器与多任务器组件52可从集合{Vf[n]，VfR[n]}(n＝{0，2})选择一个差动参考电压对，并将该差动参考电压对输出成DA3与DA3R信号。该译码器与多任务器组件52可从集合{Vf[n]，VfR[n]}(n＝{0，1})选择一个差动参考电压对，并将该差动参考电压对输出成DA4与DA4R信号。

要注意，该译码器与多任务器组件52的MUX组件接收该中央对称差动电阻串50输出的模拟输入信号以及该译码器与多任务器组件52的译码器组件输出的数字控制输入。该译码器组件包括数字逻辑电路，并接收该SAR方块54输出的控制信号。

一般来说，该SAR方块54实现二进制搜寻算法以产生有关于该模拟输入电压信号的10位输出信号b[9：0]，该模拟输入信号可为单端模拟输入电压信号或差动模拟输入电压信号。输出信号b[9：0]的位是从最大位(MSB)b[9]排序至最小位(LSB)b[0]，并传输一个二进制值。

该SAR方块54如上述般实施该初始取样阶段与该位循环阶段。在该位循环阶段的第一部分期间，且在所接收“CLOCK”信号的单一周期内，是决定10位输出信号b[9：0]的MSBb[9]。如上述，b[9]的位值也当成该SIGN控制信号而分散于该R-C混合SAR ADC30内。当该模拟输入电压信号AVin≧Vrh/2时，致能该SIGN控制信号(比如，逻辑“1”)。在后续的转换操作期间，所有DAnX信号都大于Vrh/2，且所有DAnXR信号都小于Vrh/2，1≦n≦4。另一方面，当该模拟输入电压信号AVin<Vrh/2时，失能该SIGN控制信号(比如，逻辑“0”)；且在后续的转换操作期间，所有DAnX信号都小于Vrh/2，且所有DAnXR信号都大于Vrh/2，1≦n≦4。

在决定10位输出信号b[9：0]的MSBb[9]后，该SAR方块54可如上述般实施二进制搜寻算法来决定剩下的9个位b[8：0]。也即，剩下的9个位b[8：0]可分割成位群，且可根据位群而在位循环阶段期间来决定位，其中各x位群的位是决定于该CLOCK信号的x周期内，其中1≤X≤9。在其它例中，该10位输出信号b[9：0]可在该CLOCK信号的10个周期后产生。

在初始取样阶段期间，可关闭图3的两个独立开关“S0”，使得节点“M”的电压“Vsum”与节点“P”的电压“VsumR”可驱动至共模电压“Vcm”，其中Vcm＝hlfVrf。因此，该电容数组44A与44B的各电容的一个端点也驱动该共模电压“Vcm”。同时，致能该控制信号Pvin(比如，逻辑“1”)且失能该控制信号Pda(比如，逻辑“0”)。连接至该电容数组44A的电容端点的该MUX42与MUX31组件的输出信号，由图4的左方至右方，形成一个集合{Vin1X，Vin2X，DA1X，DA2X，DA3X，DA4X}，且连接至该电压集合{Vin，Vin，hlfVrf，hlfVrf，hlfVrf，hlfVrf}的相关电压。也即，Vin1X＝Vin，Vin2X＝Vin，…及DA4X＝hlfVrf。

相似地，连接至该电容数组44B的电容端点的该MUX42与MUX31组件的输出信号，由图4的左方至右方，形成一个集合{Vin1XR，Vin2XR，DA1XR，DA2XR，DA3XR，DA4XR}，且连接至该电压集合{VinR，VinR，hlfVrf，hlfVrf，hlfVrf，hlfVrf}的相关电压。也即，Vin1XR＝VinR，Vin2XR＝VinR，…及DA4XR＝hlfVrf。

在该初始取样阶段结束时，打开上述两个开关S0，失能该控制信号Pvin(比如，逻辑“0”)且致能该控制信号Pda(比如，逻辑“1”)。有关于Vin的初始电荷Q0会储存于节点M，其中Q0＝(hlfVrf-Vin)*16C。相似地，有关于VinR的初始电荷Q0R会储存于节点P，其中

Q0R＝(hlfVrf-VinR)*16C

当失能该控制信号Pvin且致能该控制信号Pda时，该位循环阶段系开始。在该位循环阶段开始时，连接至该MUX42与MUX31组件的输出端点的该第一电容数组44A与第二电容数组44B的所有电容的端点是维持于hlfVRF电位。当打开两个开关S0时，节点M的电压Vsum与节点P的电压VsumR得到新值。特别是，当致能该控制信号Pda时(也即，在该位循环阶段开始时)，在打开两个开关S0的一段时间后，节点M的电压Vsum与节点P的电压VsumR得到新值。要注意，当致能该控制信号Pvin时，该MUX42组件的输出将会是Vin/VinR，而当致能该控制信号Pda时，则改变成hlfVrf。

节点M的电压Vsum有关于Vin，且理想上，由下列等式决定：Vsum＝hlfVrf+Q0*Ct，其中Ct＝8C+8C+8C+4C+1C+1C＝30C。相似地，节点P的电压VsumR有关于VinR，且理想上，由下列等式决定：VsumR＝hlfVrf+Q0R*Ct。一旦Vsum与VsumR稳定后，该比较器42所产生的输出信号CmpOut将被该SAR方块54栓锁。该SAR方块54将所接收的信号CmpOut储存成该输出信号b[9：0]的MSB位b[9]；且也如上述般，将所接收的信号CmpOut输出成该SIGN控制信号。决定MSB位b[9]将需要花费该CLOCK信号的一个周期。

在决定MSBb[9]的时候，剩下的位群的位，比如，可决定成b[8：6]，b[5：2]，b[1]与b[0]。SIGN信号的值(也即，MSBb[9]的值)可用于决定第一位群b[8：6]的位值。如果致能该SIGN信号(比如，逻辑“1”)，该SAR方块54所产生的控制信号能造成该译码器与多任务器组件52选择7对参考电压Vc[m]与VcR[m](0≦m≦7)之一，将上述参考电压对之一的一个参考电压信号当成该DA1信号，并将该参考电压对的另一个参考电压信号当成该DA1R信号。接收该DA1与DA1R信号的该MUX31组件对是根据该SIGN信号而将该DA1X与DA1RX信号输出至该电容数组44A与44B的相关电容。

透过二进制搜寻算法，且根据适当时间所栓锁的CmpOut的信号态，在3个CLOCK信号周期后，可决定DA1X与DA1XR的适当电压。在图3的实施例中，当决定DA1X与DA1XR的适当电压时，该比较器42所产生的CmpOut从高电位转态至低电位，因为该DA1X信号从电压参考Vc[p]改变成电压参考Vc[q](q>p)。决定位群b[8：6]的位将需要花费该CLOCK信号的3个周期。

重复用于决定DA1X与DA1XR的适当电压的上述二进制搜寻算法以决定DA2X与DA2XR，DA3X与DA3XR及DA4X与DA4XR的适当电压。要注意，在决定DAmX与DamXR(1≦m≦4)的适当电压时，DAnX与DanXR[(m+1)≦n≦4]的适当电压系保持于hlfVrf。在另外的6个CLOCK信号周期后，已决定剩余位群b[5：2]，b[1]与b[0]的位。

在位循环阶段期间，节点M的电压Vsum理想上由下列等式决定：Vsum＝[Q0+(hlfVrf*16C+DA1X*8C+DA2X*4C+DA3X*C+DA4X*C)]/Ct，其中Ct＝8C+8C+8C+4C+1C+1C＝30C。相似地，节点P的电压VsumR理想上由下列等式决定：

VsumR＝[Q0R+(hlfVrf*16C+DA1XR*8C+DA2XR*4C

       +DA3XR*C+DA4XR*C)]/Ct

如上述，当FD控制信号是逻辑“1”时，该R-C混合SAR ADC30操作于全差动模式下。全差动模式下的该R-C混合SAR ADC30的操作相似于上述的虚拟差动模式下的操作；除了当FD＝1时，在取样与位循环阶段期间内，该MUX42组件的该OUT1端点输出hlfVrf至该电容数组44A与44B的相关电容的端点。在取样阶段期间内，该MUX42组件的该OUT2端点输出Vin/VinR至该电容数组44A与44B的相关电容的端点；在位循环阶段期间内，该MUX42组件的该OUT2端点输出hlfVrf至该电容数组44A与44B的相关电容的端点。

图5A是图3的该MUX42组件的一个代表例；以及图5B是图3的该MUX31组件的一个代表类型。

如上述，图3的该R-C混合SAR ADC30包括数个差动结构(比如，该中央对称差动电阻串50与双电容数组44A与44B)，使得该R-C混合SAR ADC30能提供高于其它现有技术的共模噪声消去能力(也即，共模噪声抵抗力)。模拟输入电压是选择性处理于虚拟差动或全差动方式，且此两式之一皆能提供优于图1的习知单端输入R-C混合SAR ADC10的性能。可在第一阶消去共模噪声信号，包括直流(DC)电位偏移，串音(crosstalk)，开关噪声，电源与接地电位变动等。

另外，在图1的习知单端输入R-C混合SAR ADC10内，寄生电阻值是共同形成于该电阻串50(图2)的芯片内部参考接地端(也即Vc[0])与打线垫的外部接地端之间(比如，因为偏压，接点等)。这些寄生电阻值包括直流(DC)电位偏移，使得所产生的参考电压包括这些DC电位偏移。当具这些DC电位偏移的参考电压输入至该电容数组14的电容值不同的电容时，此问题将会更严重。另一方面，图3的该R-C混合SARADC30的该中央对称差动电阻串50与该双电容数组44A与44B借由驱动双节点M与P的双电路，有助于消去此种效应。

要注意的是，虽然图3的该R-C混合SAR ADC30产生10位输出信号b[9：0]，该R-C混合SAR ADC30可轻易改变成产生其它数量的输出位。

虽然本发明已以一个较佳实施例披露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些少许的更动与润饰，因此本发明的保护范围当视上述的权利要求所界定的范围为准。

Claims (19)

1.一种模拟数字转换器，其特征在于包括用以产生复数参考电压的一个电阻网，该电阻网包括串联的复数电阻以形成具一个中央节点与两尾端节点的一个电阻串，其中在该中央节点的同一侧，上述电阻的第一部分电阻位于该尾端节点与该中央节点之间，且上述电阻的第二部分电阻位于该尾端节点与该第一部分电阻之间；该第二部分电阻的电性电阻值大于该第一部分电阻的电性电阻值。

2.如权利要求1所述的模拟数字转换器，其特征在于，其中该第一部分电阻具有相等电性电阻值，且该第一部分电阻的电性电阻值小于该第二部分电阻的电性电阻值。

3.如权利要求2所述的模拟数字转换器，其特征在于，其中：

相同数量的电阻是连接于该中央节点与各尾端节点之间；以及

当在该两尾端节点施加一个电位时，上述参考电压是产生于该电阻串的相邻电阻间。

4.如权利要求3所述的模拟数字转换器，其特征在于，其中当该电位施加于该两尾端节点之间时，在该中央节点产生等于该电位的一半的一个参考电压。

5.如权利要求2所述的模拟数字转换器，其中该第二部分电阻的电阻值是该第一部分电阻的电阻值的8倍。

6.一种模拟数字转换器，其特征在于包括：

一个第一电容数组，包括复数第一电容，各第一电容具有两端点，各第一电容的一个端点是耦合至一个第一节点；

一个第二电容数组，包括复数第二电容，各第二电容具有两端点，各第二电容的一个端点是耦合至一个第二节点；

一个电阻网，用以产生复数参考电压至该第一电容数组与该第二电容数组的另一端，该电阻网包括串联的复数电阻以形成具一个中央节点与两个尾端节点的一个电阻串，其中在该中央节点的同一侧，上述电阻的第一部份电阻位于该尾端节点与该中央节点之间，且上述电阻的第二部份电阻位于该尾端节点与该第一部分电阻之间，该第二部份电阻的电性电阻值大于该第一部份电阻的电性电阻值；以及

一个比较器，耦合至该第一与第二节点，并根据该第一与第二节点间的一个电压差来产生一个二进制输出信号。

7.如权利要求6所述的模拟数字转换器，其特征在于，其中该第一与第二电容数组包括二进制加权电容。

8.如权利要求6所述的模拟数字转换器，其特征在于更包括一个第一复数多任务器，选择性输出复数模拟电压信号之一至该第一电容数组的上述第一电容的另一端点，而该电阻网通过上述第一复数多任务器耦合至该第一电容数组的另一端点。

9.如权利要求6所述的模拟数字转换器，其特征在于更包括一个第二复数多任务器，选择性输出复数模拟电压信号之一至该第二电容数组的上述第二电容的另一端点，而该电阻网通过上述第二复数多任务器耦合至该第二电容数组的另一端点。

10.如权利要求6所述的模拟数字转换器，其特征在于更包括复数个多任务器对，其中各多任务器对之一多任务器是选择性输出一个模拟电压信号对之一至该第一电容数组的上述第一电容的一个电容的另一端点，而该电阻网通过各多任务器对之一多任务器耦合至该第一电容数组的另一端点。

11.如权利要求10所述的模拟数字转换器，其特征在于，其中各多任务器对的另一多任务器是选择性输出该模拟电压信号对的另一信号至该第二电容数组的上述第二电容的一个电容的另一端点，而该电阻网通过各多任务器对的另一多任务器耦合至该第二电容数组的另一端点。

12.如权利要求6所述的模拟数字转换器，其特征在于更包括复数个多任务器对，其中一个既定多任务器对的各多任务器是接收一对模拟电压信号及至少一个控制信号，且根据该控制信号而产生该对模拟电压信号之一。

13.如权利要求12所述的模拟数字转换器，其特征在于，其中当该控制信号具一个特定值时，该既定多任务对之一多任务器是输出该模拟电压信号对之一至该第一电容数组的一个电容的另一端点，而该电阻网通过该既定多任务对之一多任务器耦合至该第一电容数组的另一端点。

14.如权利要求13所述的模拟数字转换器，其特征在于，其中该既定多任务对的另一多任务器是输出该模拟电压信号对的另一信号至该第二电容数组的一个电容的另一端点，而该电阻网通过该既定多任务对的另一多任务器耦合至该第二电容数组的另一端点。

15.如权利要求6所述的模拟数字转换器，其特征在于更包括一个逐次逼近缓存器方块，在一个时脉信号的第一周期内，该逐次逼近缓存器方块将该比较器的该二进制输出信号栓锁成有关于一个模拟输入电压的一个二进制值的一个最大位。

16.如权利要求15所述的模拟数字转换器，其特征在于，其中在该时脉信号的该第一周期后，该逐次逼近缓存器方块将该二进制值的该最大位输出成一个控制信号。

17.一种产生有关于一个模拟输入电压的一个二进制值的方法，其特征在于包括：

接收上述模拟输入电压；

当上述模拟输入电压为单端信号时，切换至虚拟差动模式，当上述模拟信号为差动信号时，切换至全差动模式；

以中央对称差动电阻串产生多个参考电压；

提供一对节点及耦合至该对节点的一个比较器，该比较器根据该对节点的电压差而产生一个二进制输出信号；

在该对节点间，根据该模拟输入电压与上述参考电压建立代表的一个模拟输入电压的一个电压；以及

将该比较器的该二进制输出信号栓锁成该二进制值的一个最大位。

18.如权利要求17所述的方法，其特征在于，其中该建立与栓锁步骤是在一个时脉信号的单一周期内进行。

19.如权利要求17所述的方法，其特征在于，其中该最大位的一个值是代表该模拟输入电压是否大于或等于一个模拟接地参考电压。

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