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Hintergrund der Erfindung
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1. Gebiet der Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine Abtast- und Halteschaltung,
die erste und zweite Eingangssignale, die wechselweise entgegen
gesetzte Spannungsniveaus haben, abtastet und hält.
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2. Beschreibung des Standes
Technik
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Eine
frühere
Abtast- und Halteschaltung wird im folgenden unter Bezugnahme auf 7 beschrieben.
Die Abtast- und Halteschaltung 10 in 7 umfasst
eine Differenzverstärkerschaltung 101,
NMOS Transistoren Qa bis Qf und Kondensatoren Ca und Cb. Taktsignale
CK1, CK2 und CK3 werden respektive in die Gates der NMOS Transistoren
Qb, Qc und Qa von einer Taktsignal-Generatorschaltung (nicht gezeigt) eingegeben.
Die Taktsignale CK1, CK2 und CK3 werden auch respektive in die Gates
der NMOS Transistoren Qe, Qf und Qd eingegeben. Das Taktsignal CK2B
ist ein Signal, das erhalten wird, in dem das Signalniveau des Taktsignals
CK2 invertiert wird.
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Diese
Abtast- und Halteschaltung 100 hat einen positiv-seitigen
Eingangsanschluss 105 und einen negativ-seitigen Eingangsanschluss 106.
Ein positiv-seitiges analoges Signal wird in den positiv-seitigen Eingangsanschluss 105 eingegeben,
und ein negativ-seitiges Analogsignal wird in den negativ-seitigen Eingangsanschluss 106 eingegeben.
Die positiv-seitigen und negativ-seitigen Analogsignale sind ein
Paar aus Signalen, die wechselweise entgegengesetzte Signalniveaus
haben. Die Abtast- und Halteschaltung 100 tastet ab und
hält die
analogen Eingangssignale und gibt sie aus auf der Basis der vorgegebenen
Taktsignale, die von der Taktsignalgeneratorschaltung ausgegeben
werden.
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Wenn
die Abtast- und Halteschaltung 100 die Abtastung durchführt, werden
die NMOS Transistoren Qa, Qb, Qd und Qe eingeschaltet, und die NMOS Transistoren
Qc und Qf werden ausgeschaltet, um dadurch einen Sperrzustand anzunehmen.
In dieser Weise wird die Eingangsspannung ViP des positiv-seitigen
Analogsignals, das in den positiv-seitigen Eingangsanschluss 105 eingegeben
wird, zu dem Kondensator C2 abgetastet, und die Eingangsspannung
ViM des negativ-seitigen
Analogsignals, die an den negativ-seitigen Eingangsanschluss 106 eingegeben
wird, wird zu dem Kondensator Cb abgetastet.
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Als
nächstes
werden, wenn eine alte Funktion durchgeführt wird, die NMOS Transistoren
Qa, Qb, Qd und Qe ausgeschaltet, um die Sperrzustände anzunehmen,
und die NMOS Transistoren Qc und Qf werden eingeschaltet, um leitfähige Zustände anzunehmen.
Auf diese Weise wird die Spannung, die an den Kondensator Ca abgetastet
wird, gehalten und an einen Eingangsanschluss INP der Differenzverstärkerschaltung 101 eingegeben
und als positiv-seitige Ausgangsspannung VoP von dem Ausgangsanschluss 107 ausgegeben,
der dem Eingangsanschluss INP entspricht. Ähnlich wird die Spannung, die
zu dem Kondensator Cb abgetastet wurde, gehalten, und in den anderen
Eingangsanschluss INM der Differenzverstärkerschaltung 101 eingegeben
und als negativ-seitige Ausgangsspannung VoM von dem Ausgangsanschluss 108 abgegeben,
der dem Eingangsanschluss INM entspricht.
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Hier
wird angenommen, dass die wechselseitige Leitfähigkeit an dem Eingangsanschluss
INP der Differenzverstärkerschaltung 101 und
die wechselseitige Leitfähigkeit
an dem Eingangsanschluss INM der Differenzverstärkerschaltung 101 von
der gleichen gm sind. 8 zeigt eine Äquivalenzschaltung
für die
Abtast- und Halteschaltung 100 während des Abtastzustandes in
diesem Fall. In 8 ist der äquivalente Widerstand des NMOS
Transistors Qa, während
Qa eingeschaltet ist, durch Ra bezeichnet, und der äquivalente
Widerstand des NMOS Transistors Qd, während Qd eingeschaltet ist,
ist mit Rd bezeichnet. Wenn in 8 die Frequenz
der Analogsignale, die in den positiv-seitigen Eingangsanschluss 105 und
den negativ-seitigen Eingangsanschluss 106 eingegeben werden,
hoch wird, nehmen die Impedanzen der Kondensatoren Ca und Cb ab.
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Daher
sind die Spannung VsP und VsM an den Eingangsanschlüssen der
Differenzverstärkerschaltung 101 ursprünglich virtuell
auf Erdspannung, es gab jedoch ein Problem, dass sie stark von der
virtuellen Erdspannung abweichen. Wenn solch eine Abtast- und Halteschaltung
beispielsweise in einem analog-zu-digital (A-D)-Umsetzer verwendet
wird, und wenn die Frequenz der Analogsignale, die an die Abtast-
und Halteschaltung 100 eingegeben werden, gleich oder größer als
die Nyquist-Frequenz
wird, weichen daher die Spannungen in hohem Maße von der virtuellen Erdspannung
ab. Daher gab es das Problem, dass Verzerrungen durch den Einfluss
der nicht-Linearität
von Schaltern, Verstärkern
und dergleichen auftreten, so dass das SNDR des A-D-Umsetzers schlecht
wird.
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Zusammenfassung der Erfindung
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Die
vorliegende Erfindung wurde gemacht, um die obigen Probleme zu eleminieren
und hat als Aufgabe, eine Abtast- und Halteschaltung zu erhalten,
die Spannungsschwankungen an den Eingangsanschlüssen einer Differenzverstärkerschaltung
zu unterdrücken,
die virtuelle Erdanschlüsse
bilden, in Abhängigkeit
von der Frequenz der eingegebenen Analogsignale.
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Zu
diesem Zweck tastet ab und hält
eine Abtast- und Halteschaltung gemäß der Erfindung mit einem vorgegebenen
Zeitablauf ein Paar von ersten und zweiten Eingangssignalen, die
entgegengesetzte Spannungsniveaus haben. Die Abtast- und Halteschaltung
ist mit einem ersten Schaltungsabschnitt ausgestattet, der einen
ersten Kondensator hat, der das erste Eingangssignal abtastet und
hält und
eine vorgegebene Impedanz hat, und einem zweiten Schaltungsabschnitt
ausgerüstet,
der einen zweiten Kondensator hat, der das zweite Eingangssignal
abtastet und hält
und eine vorgegebene Impedanz hat. Die Spannung, die von dem ersten
Kondensator in dem ersten Schaltungsabschnitt gehalten wird, wird an
den ersten Eingangsanschluss eines Differenzverstärkerschaltungsabschnitts
eingegeben, und die Spannung, die von dem zweiten Kondensator in
dem zweiten Schaltungsabschnitt gehalten wird, wird an den zweiten
Eingangsanschluss des Differenzverstärkerabschnitts eingegeben.
Die Abtast- und Halteschaltung ist ebenfalls mit einem dritten Schaltungsabschnitt
ausgerüstet,
der einen dritten Kondensator hat, der die gleiche Kapazität wie die
des ersten Kondensators hat, die gleiche Impedanz wie die des ersten
Schaltungsabschnitts während
der Abtastung hat und das zweite Eingangssignal an den ersten Eingangsanschluss
per Differenzverstärkerschaltung eingibt.
Die Abtast- und Halteschaltung ist auch mit einem vierten Schaltungsabschnitt
ausgerüstet,
der einen vierten Kondensator hat, der die gleiche Kapazität wie die
des zweiten Kondensators hat, die gleiche Impedanz wie die des zweiten
Schaltungsabschnitts während
der Abtastung hat und das erste Eingangssignal an den zweiten Eingangsanschluss des
Differenzverstärkerschaltungsabschnitts
eingibt.
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In
einem bevorzugten Ausführungsbeispiel weist
der erste Schaltungsabschnitt den ersten Kondensator und einen ersten
Transistor auf, und eine vorgegebene Spannung Vc1 wird jederzeit
an einen Steuersignal-Eingangsanschluss des ersten Transistors angelegt.
Der zweite Schaltungsabschnitt umfasst einen zweiten Kondensator
und einen zweiten Transistor, und eine vorgegebene Spannung Vc2 wird
jederzeit an einen Steuersignal-Eingangsanschluss des zweiten Transistors
angelegt. Der dritte Schaltungsabschnitt umfasst den dritten Kondensator
und einen dritten Transistor. Das zweite Eingangssignal wird an
den dritten Kondensator eingegeben, und der dritte Transistor wird
während
der Abtastung eingeschaltet, um das zweite Eingangssignal an den
ersten Eingangsanschluss des Differenzverstärkerschaltungsabschnitts einzugeben.
Der vierte Schaltungsabschnitt umfasst den vierten Kondensator und
einen vierten Transistor. Das erste Eingangssignal wird an den vierten
Kondensator eingegeben, und der dritte Transistor wird während des
Abtastens eingeschaltet, um das erste Eingangssignal an den zweiten
Eingangsanschluss des Differenzverstärkerschaltungsabschnittes einzugeben.
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Gemäß der Abtast-
und Halteschaltung der vorliegenden Erfindung wird der Einfluss
der Frequenzschwankung in den ersten und zweiten Eingangssignalen
und dergleichen an den ersten und zweiten Eingangsanschlüssen des
Differenzverstärkerschaltungsabschnitts
gelöscht,
so dass die Spannungsschwankung an den ersten und zweiten Eingangsanschlüssen des
Differenzverstärkerschaltungsabschnitts,
die die virtuellen Erdanschlüsse
bilden, reduziert werden kann. Wenn die Abtast- und Halteschaltung
der vorliegenden Erfindung in einem A-D-Umsetzer und dergleichen verwendet
wird, dann daher, selbst wenn die Frequenz der Analogsignale gleich
oder größer als
die Nyquistfrequenz wird, das Auftreten von Verzerrungen in den
Ausgangssignalen unterdrückt
werden.
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In
diesem Fall ist es erwünscht,
das die vorgegebene Spannung Vc1 an den ersten Transistor angelegt
wird, so dass sein äquivalenter
Widerstand gleich groß werden
kann wie der äquivalente
Widerstand des dritten Transistors, während der dritte Transistor
eingeschaltet ist, und dass die vorgegebene Spannung Vc2 an den
zweiten Transistor angelegt wird, so dass sein äquivalenter Widerstand gleich
groß werden
kann wie der äquivalente
Widerstand des vierten Transistors, während der vierte Transistor
eingeschaltet ist. Durch diese Mittel können die Impedanzen des ersten
Schaltungsabschnitts und des dritten Schaltungsabschnitts während der
Abtastung leicht gleich groß gemacht
werden, und die Impedanz des zweiten Schaltungsabschnitts und des
vierten Schaltungsabschnitts können
während
der Abtastung leicht gleich groß gemacht
werden.
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Ferner
ist es erwünscht,
dass der dritte Transistor während
er Abtastung abgeschaltet wird, um die Verbindung zwischen dem dritten
Kondensator und dem ersten Eingangsanschluss des Differenzverstärkerschaltungsabschnitts
zu unterbrechen. Es ist auch erwünscht,
dass der vierte Transistor während
der Abtastung ausgeschaltet wird, um die Verbindung zwischen dem
vierten Kondensator und dem zweiten Eingangsanschluss des Differenzverstärkerschaltungsabschnitts
zu unterbrechen. Durch diese Mittel können die ersten und zweiten
Eingangssignale differentiell korrekt verstärkt und während des Abtastens ausgegeben
werden.
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Kurze Beschreibung der
Zeichnungen
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Die
vorliegende Erfindung wird leicht verständlich aus der folgenden Beschreibung
eines bevorzugten Ausführungsbeispiels
davon, die unter Bezugnahme auf die beigefügten Zeichnungen gemacht wird,
in denen gleiche Teile mit gleichen Bezugssymbolen bezeichnet sind
und in denen:
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1 ein
Schaltungsdiagramm ist, das eine beispielhafte Abtast- und Halteschaltung
in einem Ausführungsbeispiel
der vorliegenden Erfindung zeigt;
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2 ein
Zeitablaufdiagramm ist, das beispielhafte Beziehungen unter den
Taktsignalen zeigt, die in 1 dargestellt
sind;
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3 ein
Schaltungsdiagramm ist, das eine äquivalente Schaltung der Abtast-
und Halteschaltung 1 während
der Abtastung zeigt;
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4 ein
Schaltungsdiagramm ist, das eine äquivalente Schaltung der Abtast-
und Halteschaltung 1 während
der Haltefunktion zeigt;
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5 eine
grafische Darstellung ist, die die Beziehungen zwischen den Frequenzen
der Eingangssignale und der gesamten, harmonischen Verzerrung in
der Abtast- und Halteschaltung 1 in 1 darstellt;
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6A eine
grafische Darstellung ist, die die Schwankung der Spannungen VsP
und VsM an virtuellen Erdanschlüssen
in einer Abtast- und Halteschaltung die in der früheren Abtast-
und Halteschaltung darstellt, die in 7 gezeigt
ist;
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6B eine
grafische Darstellung ist, die die Abweichung der Spannungen VsP
und VsM an virtuellen Erdanschlüssen
in der Abtast- und Halteschaltung darstellen, die in 1 gezeigt
ist;
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7 ein
Schaltungsdiagramm ist, das eine frühere Abtast- und Halteschaltung
zeigt; und
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8 ein
Schaltungsdiagramm ist, das eine äquivalente Schaltung der Abtast-
und Halteschaltung in 7 während der Abtastung zeigt.
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Beschreibung des bevorzugten
Ausführungsbeispiels
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In 1 umfasst
eine Abtast- und Halteschaltung 1 eine Differenzverstärkerschaltung 2, NMOS
Transistoren Q1 bis Q10 und erste bis vierte Kondensatoren C1 bis
C4. Die NMOS Transistoren Q4, Q5, Q9 und Q10 werden respektive als
erste, zweite, dritte und vierte Transistoren bezeichnet. Taktsignale
CK1, CK2 und CK2B werden an die Gates der NMOS Transistoren Q1 bis
Q3 und Q6 bis Q10 von einer Taktsignal-Generatorschaltung (nicht gezeigt)
zugeführt.
Ferner wird eine vorgegebene Spannung Vc1 an das Gate des NMOS Transistors Q4
und eine vorgegebene Spannung Vc2 an das Gate des NMOS Transistors
Q5 angelegt. Das Taktsignal CK2B ist ein Signal, das durch invertieren
des Signalniveaus des Taktsignals CK2 erhalten wird.
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Die
Abtast- und Halteschaltung 1 hat einen positiv-seitigen
Eingangsanschluss 5 und einen negativ-seitigen Eingangsanschluss 6.
Ein positiv-seitiges Analogsignal wird an den positiv-seitigen Eingangsanschluss 5 eingegeben,
und ein negativ-seitiges Analogsignal wird an den negativ-seitigen
Eingangsanschluss 6 eingegeben. Die positiv-seitigen und
negativ-seitigen Analogsignale sind ein Paar von Signalen, die wechselweise
entgegengesetzte Signalniveaus haben. Die Abtast- und Halteschaltung 1 führt die
Abtastung, Haltung und Ausgabe der eingegebenen Analogsignale auf
der Basis der vorgegebenen Taktsignale von der Taktsignal-Generatorschaltung
durch.
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Der
NMOS Transistor Q1, der Kondensator C1 und der NMOS Transistor Q4
sind in Reihe zwischen dem positiv-seitigen Eingangsanschluss 5 und einem
Eingangsanschluss INP der Differenzverstärkerschaltung 2 angeschlossen.
Der NMOS Transistor Q2 ist zwischen dem Eingangsanschluss INP und dem
entsprechenden Ausgangsanschluss OP der Differenzverstärkerschaltung 2 angeschlossen.
Der NMOS Transistor Q3 ist zwischen der Verbindung zwischen dem
NMOS Transistor Q1 und dem Kondensator C1 einerseits und dem Ausgangsanschluss OP
der Differenzverstärkerschaltung 2 andererseits angeschlossen.
Der Kondensator C4 und der NMOS Transistor Q10 sind ebenfalls in
Reihe zwischen der Verbindung zwischen dem NMOS Transistor Q1 und dem
Kondensator C1 einerseits und dem anderen Eingangsanschluss INM
der Differenzverstärkerschaltung 2 andererseits
angeschlossen.
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Ähnlich sind
der NMOS Transistor Q6, der Kondensator C2 und der NMOS Transistor
Q5 in Reihe zwischen dem negativ-seitigen Eingangsanschluss 6 und
dem anderen Eingangsanschluss INM der Differenzverstärkerschaltung 2 in
Reihe geschaltet. Der NMOS Transistor Q7 ist zwischen dem Eingangsanschluss
INM und dem entsprechenden Ausgangsanschluss OM der Differenzverstärkerschaltung 2 angeschlossen.
Der NMOS Transistor Q8 ist zwischen der Verbindung zwischen dem
NMOS Transistor Q6 und dem Kondensator C2 einerseits und dem Ausgangsanschluss
OM der Differenzverstärkerschaltung 2 andererseits
angeschlossen. Ferner sind der Kondensator C3 und der NMOS Transistor
Q9 in Reihe zwischen der Verbindung zwischen dem NMOS Transistor
Q6 und dem Kondensator C2 einerseits und dem Eingangsanschluss INP
der Differenzverstärkerschaltung 2 andererseits
angeschlossen.
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Das
Taktsignal CK1 wird an jedes Gate der NMOS Transistoren Q2, Q7,
Q9 und Q10 eingegeben. Das Taktsignal CK2 wird an jedes Gate der NMOS
Tranistoren Q3 und Q8 eingegeben. Das Taktsignal CK2B wird an jedes
Gate der NMOS Transistoren Q1 und Q6 eingegeben. Ferner wird ein
vorgegebenes Taktsignal CK1op an die Differenzverstärkerschaltung 2 von
der Taktsignalgeneratorschaltung eingegeben.
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In
solch einer Konfiguration ist 2 ein Zeitablaufdiagramm,
das die Beziehungen der Taktsignale darstellt, die in 1 gezeigt
sind. Beispiele der Arbeitsweise der Abtast- und Halteschaltung 1, die
in 1 gezeigt ist, werden in dem folgenden beschrieben.
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Wenn
die Abtast- und Halteschaltung 1 die Abtastung durchführt, werden
die NMOS Transistoren Q1, Q2, Q6, Q7, Q9 und Q10 eingeschaltet und die
NMOS Transistoren Q3 und Q8 werden abgeschaltet, um dadurch die
Sperrzustände
anzunehmen. Auf diese Weise wird die positiv-seitige Eingangsspannung ViP, die an
den positiv-seitigen Eingangsanschlüssen eingegeben wird, in dem
Kondensator C1 abgetastet, und die negativ-seitige Eingangsspannung
ViM, die an den negativ-seitigen
Eingangsanschluss 6 eingegeben wird, wird in dem Kondensator
C3 abgetastet.
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Es
ist zu beachten, dass die Kondensatoren C1 und C3 gleich sind, und
dass die Kondensatoren C2 und C4 gleich sind. Die vorgegebene Spannung Vc1
wird an das Gate des NMOS Transistors Q4 angelegt, so dass sein
Widerstand gleich groß werden kann
wie der Widerstand des NMOS Transistors Q9, während der NMOS Transistor Q9
eingeschaltet ist. Auf ähnliche
Weise wird die vorgegebene Spannung Vc2 an das Gate des NMOS Transistors
Q5 angelegt, so dass sein Widerstand gleich groß werden kann wie der Widerstand
des NMOS Transistors Q10, während
der NMOS Transistor Q10 eingeschaltet ist.
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3 ist
ein Schaltungsdiagramm, das eine äquivalente Schaltung der Abtast-
und Halteschaltung 1 zeigt, während die Abtastung unter diesen
Bedingungen durchgeführt
wird. In 3 sind die wechselseitige Leitfähigkeit
an dem Eingangsanschluss INP der Differenzverstärkerschaltung 2 und
die wechselseitige Leitfähigkeit
an dem Eingangsanschluss INM der Differenzverstärkerschaltung 2 bei dem
gleichen gm. Die Spannung an dem Eingangsanschluss INP ist mit VsP
bezeichnet, und die Spannung an dem Eingangsanschluss INM ist mit
VsM bezeichnet.
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In 3 bezeichnet
R1 den äquivalenten
Widerstand des NMOS Transistors Q1, während Q1 eingeschaltet ist,
Q4 den äquivalenten
Widerstand des NMOS Transistors Q4, an dessen Gate die vorgegebene
Spannung Vc1 angelegt ist, und R10 den äquivalenten Widerstand des
NMOS Transistors Q10, während
Q10 eingeschaltet ist. Auf ähnliche Weise
bezeichnet R6 den äquivalenten
Widerstand des NMOS Transistors Q6, während Q6 eingeschaltet ist,
R5 den äquivalenten
Widerstand des NMOS Transistors Q5, an dessen Gate die vorgegebene Spannung
Vc2 angelegt ist, und R9 den äquivalenten Widerstand
des Transistors Q9, während
Q9 eingeschaltet ist.
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Die
Kapazitäten
der Kondensatoren C1 und C3 sind gleich groß, und die Kapazitäten der
Kondensatoren C2 und C4 sind ebenfalls gleich groß. Unter diesen
Bedingungen wird, wenn die vorgegebene Spannung Vc1 auf einen Wert
eingestellt wird, so dass R4 = R9 gemacht wird, die Impedanzen den Kondensators
C1 und des Widerstands R4 gleich groß wie die Impedanz des Kondensators
C3 und des Widerstands R9. Auf ähnliche
Weise wird, wenn die vorgegebene Spannung Vc2 auf einen solchen Wert
eingestellt wird, dass R5 = R10 gemacht wird, die Impedanz des Kondensators
C2 und des Widerstands R5 gleich groß wie die Impedanz des Kondensators
C4 und des Widerstands R10.
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Auf
diese Weise wird der Einfluss der Frequenzenschwankung auf die Analogsignale,
die durch den positiv-seitigen Eingangsanschluss 5 und den
negativ-seitigen Eingangsanschluss 6 und dergleichen eingegeben
werden, an den Eingangsanschlüssen
INP und INM der Differenzverstärkerschaltung 2 gelöscht. Daher
wird die Schwankung der Spannung VsP an dem Eingangsanschluss INP
und der Spannung VsM an dem Eingangsanschluss INM der Differenzverstärkerschaltung 2 aufgrund
einer Frequenzschwankung in den Analogsignalen, die durch den positiv-seitigen
Eingangsanschluss 5 und den negativ-seitigen Eingangsanschluss 6 und
dergleichen eingegeben werden, unterdrückt, so dass die Abweichung
von VsP und VsM von einer virtuellen Erdspannung unterdrückt werden
kann.
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Wenn
die Abtast- und Halteschaltung 1 die Haltefunktion ausführt, werden
als nächstes
die Transistoren Q1, Q2, Q6, Q7, Q9 und Q10 ausgeschaltet, um per
Zustände
anzunehmen, und die NMOS Transistoren Q3 und Q4 werden eingeschaltet.
So wird die Spannung, die in dem Kondensator C1 abgetastet wird,
gehalten und in den Eingangsanschluss INP der Differenzverstärkerschaltung 2 eingegeben,
und der Ausgang wird als positiv-seitige Ausgangsspannung VoP von
dem Ausgangsanschluss op der Differenzverstärkerschaltung 2 durch
einen Ausgangsanschluss 7 abgegeben. Auf ähnliche
Weise wird die Spannung, die in dem Kondensator C2 abgetastet wird,
gehalten und in den Eingangsanschluss INM der Differenzverstärkerschaltung 2 eingegeben
und als negativ-seitige Ausgangsspannung VoM von dem Ausgangsanschluss
op der Differenzverstärkerschaltung 2 durch
einen Ausgangsanschluss 8 abgegeben.
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4 ist
ein Schaltungsdiagramm, das eine äquivalente Schaltung der Abtast-
und Halteschaltung 1 zeigt, während die Haltefunktion ausgeführt wird.
In 1 bezeichnen die gleichen Bezugszeichen wie in 3 die
gleichen Komponenten. Wie aus 4 zu ersehen
ist, werden, wenn die Haltefunktion ausgeführt ist, die NMOS Transistoren
Q9 und Q10 ausgeschaltet , um Sperrzustände anzunehmen, so dass die
Spannung von dem Kondensator C3 nicht an den Eingangsanschluss INP
der Differenzverstärkerschaltung 2 eingegeben
wird, und dass die Spannung von dem Kondensator C4 nicht an den
Eingangsanschluss INM der Differenzverstärkerschaltung 2 eingegeben
wird. Daher wird nur die Spannung von dem Kondensator C1 in den
Eingangsanschluss INP der Differenzverstärkerschaltung 2 eingegeben,
und nur die Spannung von dem Kondensator C2 wird in den Eingangsanschluss
INM der Differenzverstärkerschaltung 2 eingegeben,
so dass eine akkurate Haltefunktion durchgeführt werden kann.
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5 ist
eine grafische Darstellung, die die Resultate zeigt, die durch Simulieren
der Verhältnisse
zwischen den Frequenzen der Eingangssignale und der gesamten, harmonischen
Verzerrung THD für
die Differenz der Ausgangssignale in der Abtast- und Halteschaltung 1 erhalten
werden. In 5 zeigt eine Kurve (a) ein Beispiel
der Charakteristiken der Abtast- und Halteschaltung 1,
und eine Kurve (b) zeigt die Charakteristiken der früheren Abtast-
und Halteschaltung beispielsweise der Abtast- und Halteschaltung 100 in 7.
Wie aus 5 ersichtlich ist, ist die Verzerrung
in der Abtast- und Halteschaltung 1 geringer als die Verzerrung
in der früheren
Abtast- und Halteschaltung.
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Die 6A und 6B sind
grafische Darstellungen, die die Resultate zeigen, die durch Simulieren
der Abweichung der Spannungen VsP und VsM an den virtuellen Erdanschlüssen während der Abtastung
und der Haltefunktion erhalten werden. 2A zeigt
einen Fall einer früheren
Abtast- und Halteschaltung,
beispielsweise der Abtast- und Halteschaltung 100 in 7,
und 6B zeigt einen Fall für die Abtast- und Halteschaltung 1 der
vorliegenden Erfindung. In den 6A und 6B wird VsP
durch ausgezogene Linien und VsM durch unterbrochene Linien dargestellt.
Wie aus 6A zu ersehen ist, zeigen die
Spannungen VsP und VsM an den virtuellen Erdanschlüssen in
der früheren
Abtast- und Halteschaltung unterschiedliche Charakteristiken während der
Abtastung. Bei der Abtast- und
Halteschaltung 1 der vorliegenden Erfindung zeigen die Spannungen
VsP und VsM jedoch an den virtuellen Erdanschlüssen nahezu die gleichen Charakteristiken
während
der Abtastung, wie aus 6B ersichtlich ist.
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Wie
bis hier beschrieben wurde, hat die Abtast- und Halteschaltung in
dem bevorzugten Ausführungsbeispiel
den Einfluss der analogen Signale, die an den positiv-seitigen Eingangsanschluss 5 und
den negativ-seitigen Eingangsanschluss 6 und dergleichen
angegeben werden, während
der Abtastung an den Eingangsanschlüssen INP und INM der Differenzverstärkerschaltung
gelöscht
werden, und die Spannungsabweichung an den beiden Eingangsanschlüssen INP
und INM der Differenzverstärkerschaltung 2,
die die virtuellen Erdanschlüsse
sind, kann reduziert werden.
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In
der vorliegenden Erfindung war jeder Transistor ein NMOS Transistor.
Die vorliegende Erfindung ist jedoch nicht auf diesen Fall beschränkt, und
bipolare Transistoren und andere verschiedene Transistoren können verwendet
werden.
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Obwohl
die vorliegende Erfindung im Zusammenhang mit dem bevorzugten Ausführungsbeispiel
davon unter Bezugnahme auf die beigefügten Zeichnungen beschrieben
worden ist, ist zu beachten, dass verschiedene Änderungen und Modifikationen
für den
Durchschnittsfachmann offensichtlich sind. Solche Änderungen
und Modifikationen sollen als in dem Schutzumfang der vorliegenden
Erfindung enthalten verstanden werden, wie er durch die beigefügten Ansprüche definiert
ist, es sei denn, dass sie davon abweichen.