JPH0721958B2 - サンプル・ホールド増幅回路 - Google Patents
サンプル・ホールド増幅回路Info
- Publication number
- JPH0721958B2 JPH0721958B2 JP63109661A JP10966188A JPH0721958B2 JP H0721958 B2 JPH0721958 B2 JP H0721958B2 JP 63109661 A JP63109661 A JP 63109661A JP 10966188 A JP10966188 A JP 10966188A JP H0721958 B2 JPH0721958 B2 JP H0721958B2
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- circuit
- sampling
- source
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサンプル・ホールド増幅回路に関し、特にホー
ルドコンデンサ、差動増幅器及び定電流源回路を備えた
サンプル・ホールド増幅回路に関する。
ルドコンデンサ、差動増幅器及び定電流源回路を備えた
サンプル・ホールド増幅回路に関する。
〔従来の技術〕 従来、この種のサンプル・ホールド増幅回路は、一例と
して、第４図に示すような回路構成となっている。
して、第４図に示すような回路構成となっている。
第４図において、１は入力端子TIより入力されるアナロ
グ電圧の入力信号VIをサンプリング制御パルスVSCによ
りサンプリングするサンプリングスイッチ回路、２はサ
ンプリングスイッチ回路１の出力電圧により充電されこ
の電圧をホールドするためのホールドコンデンサであ
る。また、ホールドコンデンサ２によりホールドされた
電圧はソースを共通にしたＮチャネルのトランジスタ
Q1,Q2及びトランジスタQ3,Q4により構成された帰還量１
の差動増幅器３を介して出力される。
グ電圧の入力信号VIをサンプリング制御パルスVSCによ
りサンプリングするサンプリングスイッチ回路、２はサ
ンプリングスイッチ回路１の出力電圧により充電されこ
の電圧をホールドするためのホールドコンデンサであ
る。また、ホールドコンデンサ２によりホールドされた
電圧はソースを共通にしたＮチャネルのトランジスタ
Q1,Q2及びトランジスタQ3,Q4により構成された帰還量１
の差動増幅器３を介して出力される。
差動増幅器３は、ホールドコンデンサ２の電圧をトラン
ジスタQ1のゲートから入力し、トランジスタQ2のゲート
及びドレインから出力する。また、トランジスタQ1,Q2
のソースは定電流源回路４と接続されている。
ジスタQ1のゲートから入力し、トランジスタQ2のゲート
及びドレインから出力する。また、トランジスタQ1,Q2
のソースは定電流源回路４と接続されている。
したがって、入力された入力信号VIは、サンプリングス
イッチ回路１が閉じている間はホールドコンデンサ２を
充電し、サンプリングスイッチ回路１が開いている間は
ホールドコンデンサ２に充電された電圧をホールドし、
入力信号VIのサンプリング時の電圧とほぼ等しい電圧を
出力端子TOから出力（VO）する。
イッチ回路１が閉じている間はホールドコンデンサ２を
充電し、サンプリングスイッチ回路１が開いている間は
ホールドコンデンサ２に充電された電圧をホールドし、
入力信号VIのサンプリング時の電圧とほぼ等しい電圧を
出力端子TOから出力（VO）する。
上述した従来のサンプル・ホールド増幅回路は、ホール
ドコンデンサ２の電圧を差動増幅器３のトランジスタQ1
のゲートで受け、トランジスタQ1,Q2のソースは定電流
源回路４と接続する構成となっている。トランジスタQ1
のゲート・ソース間には容量が存在するため、サンプリ
ングスイッチ回路１が、閉じているサンプリング期間に
比べてトランジスタQ1,Q2を含む差動増幅器３の応答時
間が長いと、サンプリングスイッチ回路１が開きホール
ド期間に入ってもトランジスタQ1,Q2の共通ソースの電
圧VBが変動し、最終的な出力電圧VOが入力信号VIの電圧
と大きくずれるという欠点がある。
ドコンデンサ２の電圧を差動増幅器３のトランジスタQ1
のゲートで受け、トランジスタQ1,Q2のソースは定電流
源回路４と接続する構成となっている。トランジスタQ1
のゲート・ソース間には容量が存在するため、サンプリ
ングスイッチ回路１が、閉じているサンプリング期間に
比べてトランジスタQ1,Q2を含む差動増幅器３の応答時
間が長いと、サンプリングスイッチ回路１が開きホール
ド期間に入ってもトランジスタQ1,Q2の共通ソースの電
圧VBが変動し、最終的な出力電圧VOが入力信号VIの電圧
と大きくずれるという欠点がある。
例えば、ホールドコンデンサ２の電圧VAが0Vの状態から
入力信号VIの電圧E1をサンプリングし、ホールドする場
合の各部の波形を第５図（ａ），（ｂ）に示す。
入力信号VIの電圧E1をサンプリングし、ホールドする場
合の各部の波形を第５図（ａ），（ｂ）に示す。
定電流源回路４の電流値が、ホールドコンデンサ２を充
電する時間に比べて差動増幅器３の応答時間の方が短く
なるような大電流の時には、共通ソースの電圧VB、ホー
ルドコンデンサ２電圧VAおよび出力電圧VOの波形は第５
図（ａ）のようになる。この時、第４図における各部の
電圧はサンプリング期間T1内に安定するので、ホールド
期間T2になってからの出力電圧VOの変動は無い。
電する時間に比べて差動増幅器３の応答時間の方が短く
なるような大電流の時には、共通ソースの電圧VB、ホー
ルドコンデンサ２電圧VAおよび出力電圧VOの波形は第５
図（ａ）のようになる。この時、第４図における各部の
電圧はサンプリング期間T1内に安定するので、ホールド
期間T2になってからの出力電圧VOの変動は無い。
しかしながら、定電流源回路４の電流値が、ホールドコ
ンデンサ２を充電する時間に比べて差動増幅器３の応答
時間の方が長くなるような小電流の時には、共通ソース
の電圧VB、ホールドコンデンサ２の電圧VAおよび出力電
圧VOの波形は第５図（ｂ）に示されるようになる。
ンデンサ２を充電する時間に比べて差動増幅器３の応答
時間の方が長くなるような小電流の時には、共通ソース
の電圧VB、ホールドコンデンサ２の電圧VAおよび出力電
圧VOの波形は第５図（ｂ）に示されるようになる。
このように、ホールドコンデンサ２の充電は完了し、サ
ンプリングスイッチ回路１が開き、ホールド状態になっ
ても、共通ソースの電圧V1は上昇し続ける。また、トラ
ンジスタQ1にはゲート・ソース間容量が存在するため、
共通ソースの電圧VBの上昇によりホールドコンデンサ２
の容量とトランジスタQ1のゲート・ソース間容量との比
で決まる電圧分が最終的な出力電圧VOの変動となって現
われる。
ンプリングスイッチ回路１が開き、ホールド状態になっ
ても、共通ソースの電圧V1は上昇し続ける。また、トラ
ンジスタQ1にはゲート・ソース間容量が存在するため、
共通ソースの電圧VBの上昇によりホールドコンデンサ２
の容量とトランジスタQ1のゲート・ソース間容量との比
で決まる電圧分が最終的な出力電圧VOの変動となって現
われる。
特にサンプリングレートが速い場合には、この出力電圧
VOの変動を少なくするため、定電流源回路４の電流値を
非常に大きくする必要があり、消費電極が増大する。ま
た、サンプリングレートを速くするためには、ホールド
コンデンサ２の値も小さくする必要があり、定電流源回
路４の電流が少ないと出力電圧VOの変動は更に大きくな
るという欠点がある。
VOの変動を少なくするため、定電流源回路４の電流値を
非常に大きくする必要があり、消費電極が増大する。ま
た、サンプリングレートを速くするためには、ホールド
コンデンサ２の値も小さくする必要があり、定電流源回
路４の電流が少ないと出力電圧VOの変動は更に大きくな
るという欠点がある。
本発明の目的は、消費電力を増大させることなく出力電
圧の変動を抑えることができるサンプル・ホールド増幅
回路を提供することにある。
圧の変動を抑えることができるサンプル・ホールド増幅
回路を提供することにある。
本発明のサンプル・ホールド増幅回路は、一端を入力端
子に接続し、この入力端子に印加されるアナログ電圧の
入力信号をサンプリング制御パルスにより所定の期間サ
ンプリングして他端へ伝達するサンプリングスイッチ回
路と、一端を前記サンプリングスイッチ回路の他端と接
続し他端を接地電位端子と接続してこのサンプリングス
イッチ回路の出力電圧で充電されるホールドコンデンサ
と、ゲートを前記ホールドコンデンサの一端と接続した
第１のトランジスタとゲート及びドレイン（又はソー
ス）を出力端子と接続しソース（又はドレイン）を前記
第１のトランジスタのソース（又はドレイン）と共通接
続した第２のトランジスタとを備えた差動増幅器と、一
端を前記第１及び第２のトランジスタのソース（又はド
レイン）と接続し他端を前記接地電位端子と接続し基準
電圧入力端に印加される第１の基準電圧により所定の値
の第１の電流を流し第２の基準電圧により前記第１の電
流より小さい値の第２の電流を流す定電流源回路と、前
記第１及び第２の基準電圧をそれぞれ発生する第１及び
第２の基準電圧発生回路と、前記サンプリング制御パル
スにより前記入力信号のサンプリングの期間中は前記第
１の基準電圧を前記基準電圧入力端へ伝達しその他の期
間は前記第２の基準電圧を前記基準電圧入力端へ伝達す
る切換スイッチ回路とを有している。
子に接続し、この入力端子に印加されるアナログ電圧の
入力信号をサンプリング制御パルスにより所定の期間サ
ンプリングして他端へ伝達するサンプリングスイッチ回
路と、一端を前記サンプリングスイッチ回路の他端と接
続し他端を接地電位端子と接続してこのサンプリングス
イッチ回路の出力電圧で充電されるホールドコンデンサ
と、ゲートを前記ホールドコンデンサの一端と接続した
第１のトランジスタとゲート及びドレイン（又はソー
ス）を出力端子と接続しソース（又はドレイン）を前記
第１のトランジスタのソース（又はドレイン）と共通接
続した第２のトランジスタとを備えた差動増幅器と、一
端を前記第１及び第２のトランジスタのソース（又はド
レイン）と接続し他端を前記接地電位端子と接続し基準
電圧入力端に印加される第１の基準電圧により所定の値
の第１の電流を流し第２の基準電圧により前記第１の電
流より小さい値の第２の電流を流す定電流源回路と、前
記第１及び第２の基準電圧をそれぞれ発生する第１及び
第２の基準電圧発生回路と、前記サンプリング制御パル
スにより前記入力信号のサンプリングの期間中は前記第
１の基準電圧を前記基準電圧入力端へ伝達しその他の期
間は前記第２の基準電圧を前記基準電圧入力端へ伝達す
る切換スイッチ回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例は、一端を入力端子TIに接続し、この入力端
子TIに印加されるアナログ電圧の入力信号VIをサンプリ
ング制御パルスVSCにより所定の期間サンプリングして
他端へ伝達するサンプリングスイッチ回路１と、一端を
前記サンプリングスイッチ回路１の他端と接続し他端を
接地電位端子と接続してこのサンプリングスイッチ回路
１の出力電圧で充電されるホールドコンデンサ２と、ゲ
ートをホールドコンデンサ２の一端と接続したＮチャネ
ルのトランジスタQ1とゲート及びドレインを出力端子TO
と接続しソースをトランジスタQ1のソースと共通接続し
たＮチャネルのトランジスタQ2とトランジスタQ3,Q4と
を備えた差動増幅器３と、一端をトランジスタQ1,Q2の
ソースと接続し他端を接地電位端子と接続し基準電圧入
力端に印加される第１の基準電圧VR1により大きい値の
第１の電流を流し第２の基準電圧VR2により第１の電流
より小さい値の第２の電流を流す定電流源回路４と、第
１及び第２の基準電圧VR1,VR2をそれぞれ発生する第１
及び第２の基準電圧発生回路6,7と、サンプリング制御
パルスVSCにより入力信号VIのサンプリングの期間中は
第１の基準電圧VR1を基準電圧入力端へ伝達しその他の
期間は第２の基準電圧VR2を基準電圧入力端へ伝達する
切替スイッチ回路５とを有する構成となっている。
子TIに印加されるアナログ電圧の入力信号VIをサンプリ
ング制御パルスVSCにより所定の期間サンプリングして
他端へ伝達するサンプリングスイッチ回路１と、一端を
前記サンプリングスイッチ回路１の他端と接続し他端を
接地電位端子と接続してこのサンプリングスイッチ回路
１の出力電圧で充電されるホールドコンデンサ２と、ゲ
ートをホールドコンデンサ２の一端と接続したＮチャネ
ルのトランジスタQ1とゲート及びドレインを出力端子TO
と接続しソースをトランジスタQ1のソースと共通接続し
たＮチャネルのトランジスタQ2とトランジスタQ3,Q4と
を備えた差動増幅器３と、一端をトランジスタQ1,Q2の
ソースと接続し他端を接地電位端子と接続し基準電圧入
力端に印加される第１の基準電圧VR1により大きい値の
第１の電流を流し第２の基準電圧VR2により第１の電流
より小さい値の第２の電流を流す定電流源回路４と、第
１及び第２の基準電圧VR1,VR2をそれぞれ発生する第１
及び第２の基準電圧発生回路6,7と、サンプリング制御
パルスVSCにより入力信号VIのサンプリングの期間中は
第１の基準電圧VR1を基準電圧入力端へ伝達しその他の
期間は第２の基準電圧VR2を基準電圧入力端へ伝達する
切替スイッチ回路５とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
サンプリングスイッチ回路１がサンプリング制御パルス
VSCにより閉じ、入力信号VIのサンプリングを開始す
る。
VSCにより閉じ、入力信号VIのサンプリングを開始す
る。
このサンプリング期間T1中、サンプリング制御パルスV
SCは同時に切換スイッチ回路５を、大電流用の基準電圧
発生回路６側にし、基準電圧VR1を定電流源回路４の基
準電圧入力端に印加し、差動増幅器３の応答時間が短く
なるようにする。
SCは同時に切換スイッチ回路５を、大電流用の基準電圧
発生回路６側にし、基準電圧VR1を定電流源回路４の基
準電圧入力端に印加し、差動増幅器３の応答時間が短く
なるようにする。
次にサンプリングスイッチ回路１が開きホールド期間T2
になると、サンプリング制御パルスVSCは切替スイッチ
回路５を小電流用の基準電圧発生回路７側にし、基準電
圧VR2を定電流源回路４の基準電圧入力端に印加し差動
増幅器３がホールドコンデンサ２の電圧をホールドでき
るだけのわずかな電流を流すようにする。
になると、サンプリング制御パルスVSCは切替スイッチ
回路５を小電流用の基準電圧発生回路７側にし、基準電
圧VR2を定電流源回路４の基準電圧入力端に印加し差動
増幅器３がホールドコンデンサ２の電圧をホールドでき
るだけのわずかな電流を流すようにする。
このようにして、サンプリング期間T1内に各部信号を安
定させ、かつその他の期間のホールド期間T2中は定電流
源回路４の電流を少なくして消費電力を低減させること
ができる。
定させ、かつその他の期間のホールド期間T2中は定電流
源回路４の電流を少なくして消費電力を低減させること
ができる。
第３図はこの本発明をアクティブマトリクス液晶ドライ
バに適用したときの回路図である。
バに適用したときの回路図である。
この適用例は、本発明によるサンプル・ホールド増幅回
路を複数設け、これらサンプル・ホールド増幅回路の各
サンプリングスイッチ回路１及び切換スイッチ回路５を
制御するサンプリング制御パルスVSCA〜VSCNをシフトレ
ジスト10により発生し、入力信号VIをこのサンプリング
制御パルスVSCA〜VSCNにより順次サンプリングしてホー
ルドし出力する構成としたもので、定電流源回路４の電
流を制御する基準電圧VR1,VR2を発生する基準電圧発生
回路6A,7Aは共用となっている。
路を複数設け、これらサンプル・ホールド増幅回路の各
サンプリングスイッチ回路１及び切換スイッチ回路５を
制御するサンプリング制御パルスVSCA〜VSCNをシフトレ
ジスト10により発生し、入力信号VIをこのサンプリング
制御パルスVSCA〜VSCNにより順次サンプリングしてホー
ルドし出力する構成としたもので、定電流源回路４の電
流を制御する基準電圧VR1,VR2を発生する基準電圧発生
回路6A,7Aは共用となっている。
このような適用例においては特にサンプリングレートが
速くなり、多出力化すると、従来の方法では定電流源回
路に非常に大きな電流を流さなければならず、また多出
力であるためにホールドしている時間も長くなるので、
非常に効率が悪くなるが、本発明を適用することにより
大幅に消費電力を低減することができる。
速くなり、多出力化すると、従来の方法では定電流源回
路に非常に大きな電流を流さなければならず、また多出
力であるためにホールドしている時間も長くなるので、
非常に効率が悪くなるが、本発明を適用することにより
大幅に消費電力を低減することができる。
以上説明したように本発明は、定電流回路の電流を、サ
ンプリング時には大きくして差動増幅の応答速度を速く
し、ホールド時には小さくする構成とすることにより、
サンプリング期間内に各部信号の電圧が安定するので、
出力電圧の変動を抑えることができ、かつ消費電力を低
減することができる効果がある。
ンプリング時には大きくして差動増幅の応答速度を速く
し、ホールド時には小さくする構成とすることにより、
サンプリング期間内に各部信号の電圧が安定するので、
出力電圧の変動を抑えることができ、かつ消費電力を低
減することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ド
ライバに適用したときの回路図、第４図は従来のサンプ
ル・ホールド増幅回路の一例を示す回路図、第５図
（ａ），（ｂ）はそれぞれ第４図に示されたサンプル・
ホールド増幅回路の動作を説明するための各部信号の波
形図である。 １……サンプリングスイッチ回路、２……ホールドコン
デンサ、３……差動増幅器、４……定電流源回路、５…
…切換スイッチ回路、6,6A,7,7A……基準電圧発生回
路、10……シフトレジスト、Q1〜Q5……トランジスタ。
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は本発明をアクティブマトリクス液晶ド
ライバに適用したときの回路図、第４図は従来のサンプ
ル・ホールド増幅回路の一例を示す回路図、第５図
（ａ），（ｂ）はそれぞれ第４図に示されたサンプル・
ホールド増幅回路の動作を説明するための各部信号の波
形図である。 １……サンプリングスイッチ回路、２……ホールドコン
デンサ、３……差動増幅器、４……定電流源回路、５…
…切換スイッチ回路、6,6A,7,7A……基準電圧発生回
路、10……シフトレジスト、Q1〜Q5……トランジスタ。
Claims (1)
- 【請求項１】一端を入力端子に接続し、この入力端子に
印加されるアナログ電圧の入力信号をサンプリング制御
パルスにより所定の期間サンプリングして他端へ伝達す
るサンプリングスイッチ回路と、一端を前記サンプリン
グスイッチ回路の他端と接続し他端を接地電位端子と接
続してこのサンプリングスイッチ回路の出力電圧で充電
されるホールドコンデンサと、ゲートを前記ホールドコ
ンデンサの一端と接続した第１のトランジスタとゲート
及びドレイン（又はソース）を出力端子と接続しソース
（又はドレイン）を前記第１のトランジスタのソース
（又はドレイン）と共通接続した第２のトランジスタと
を備えた差動増幅器と、一端を前記第１及び第２のトラ
ンジスタのソース（又はドレイン）と接続し他端を前記
接地電位端子と接続し基準電圧入力端に印加される第１
の基準電圧により所定の値の第１の電流を流し第２の基
準電圧により前記第１の電流より小さい値の第２の電流
を流す定電流源回路と、前記第１及び第２の基準電圧を
それぞれ発生する第１及び第２の基準電圧発生回路と、
前記サンプリング制御パルスにより前記入力信号のサン
プリングの期間中は前記第１の基準電圧を前記基準電圧
入力端へ伝達しその他の期間は前記第２の基準電圧を前
記基準電圧入力端へ伝達する切換スイッチ回路とを有す
ることを特徴とするサンプル・ホールド増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109661A JPH0721958B2 (ja) | 1988-05-02 | 1988-05-02 | サンプル・ホールド増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63109661A JPH0721958B2 (ja) | 1988-05-02 | 1988-05-02 | サンプル・ホールド増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01279500A JPH01279500A (ja) | 1989-11-09 |
| JPH0721958B2 true JPH0721958B2 (ja) | 1995-03-08 |
Family
ID=14515954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63109661A Expired - Fee Related JPH0721958B2 (ja) | 1988-05-02 | 1988-05-02 | サンプル・ホールド増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0721958B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227676A (en) * | 1991-09-16 | 1993-07-13 | International Business Machines Corporation | Current mode sample-and-hold circuit |
| JP3497495B2 (ja) * | 2001-11-21 | 2004-02-16 | 株式会社半導体理工学研究センター | サンプルホールド回路 |
| JPWO2009078112A1 (ja) * | 2007-12-19 | 2011-04-28 | パナソニック株式会社 | 演算増幅器，パイプライン型ａｄ変換器 |
| JP5096507B2 (ja) * | 2010-02-15 | 2012-12-12 | 日本電信電話株式会社 | 振幅制限増幅回路および光受信器 |
-
1988
- 1988-05-02 JP JP63109661A patent/JPH0721958B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01279500A (ja) | 1989-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6480178B1 (en) | Amplifier circuit and liquid-crystal display unit using the same | |
| US3976984A (en) | Level shifting circuit device | |
| JPH04143791A (ja) | 液晶表示器駆動電源回路 | |
| KR20030065699A (ko) | 박막 트랜지스터형 액정 표시 장치의 소스 드라이버의출력 회로 | |
| JPH0210436B2 (ja) | ||
| US4396890A (en) | Variable gain amplifier | |
| JPH0434239B2 (ja) | ||
| JPH0721958B2 (ja) | サンプル・ホールド増幅回路 | |
| JP2000134097A (ja) | トラックホールド回路及びトラックホールド回路用バッファ回路 | |
| KR19990088624A (ko) | 고속샘플홀드어플리케이션을위한저전압버퍼증폭기 | |
| JPS6045512B2 (ja) | ダイナミック型シフトレジスタ回路 | |
| JP2994000B2 (ja) | サンプル・ホールド増幅回路 | |
| JP2669591B2 (ja) | データ・ライン・ドライバ | |
| JP3370169B2 (ja) | 出力回路 | |
| KR0135951B1 (ko) | 샘플홀드회로장치 | |
| US4151429A (en) | Differential charge sensing circuit for MOS devices | |
| JP2000194323A (ja) | アナログバッファ回路及び液晶表示装置 | |
| JP2001085988A (ja) | 信号レベル変換回路および信号レベル変換回路を備えたアクティブマトリクス型液晶表示装置 | |
| JPS5982699A (ja) | 信号をサンプルホ−ルドする回路と方法 | |
| JPH04227119A (ja) | 電圧電流変換器 | |
| JP3979720B2 (ja) | サンプルアンドホールド回路 | |
| WO2002045256A1 (en) | Self-compensating buffer amplifier | |
| JPH06195992A (ja) | 信号の追従及び保持回路 | |
| JPH0578120B2 (ja) | ||
| JPH05199090A (ja) | Ｍｏｓ型サンプルホールドドライバー回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |