JPH0199305A - 差動増幅器 - Google Patents
差動増幅器Info
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- JPH0199305A JPH0199305A JP62257704A JP25770487A JPH0199305A JP H0199305 A JPH0199305 A JP H0199305A JP 62257704 A JP62257704 A JP 62257704A JP 25770487 A JP25770487 A JP 25770487A JP H0199305 A JPH0199305 A JP H0199305A
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- Japan
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- mos transistors
- differential amplifier
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- drains
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は差動増幅器に関し、特にオートゼロ回路等に用
いる差動増幅器に関する。
いる差動増幅器に関する。
従来、この種のオートゼロ回路等に用いられる差動増幅
器は複数段に縦続接続する形で用いられている。
器は複数段に縦続接続する形で用いられている。
第３図は従来の差動増幅器を用いたオートゼロ回路図で
ある。
ある。
第３図に示すように、かかるオートゼロ回路は二つの入
力端子１１ ｅ Ｉ２をスイッチｓＷ１．ｓｗ。
力端子１１ ｅ Ｉ２をスイッチｓＷ１．ｓｗ。
を介して第一の差動増犠器Ａ、に接続し、またこの第一
の差動増幅器へ！の出力を結合コンデン？ｔＣ，，Ｃ，
を介して第二の差動増幅器Ａ２で増幅し二つの出力端子
ＶＯＩ 、 ｖｏｗにそれぞれ出力するものである。ま
た、第一の差動増幅回路！および第二の差動増幅器Ａ２
の入力側には、それぞれ接地切替スイッチ８３．Ｓ、お
よびＳ、、Ｓ、が接続される。かかるオートゼロ回路を
、経時的に見た場合、オフセット電圧をコンデンサｃ１
＃ Ｃ２に蓄積する期間Φ□と、増幅期間Φ、とく分け
られ、このΦｌとΦ２はオーパーラ、グすることは無い
。すなわち、オフセット電圧蓄積期間の、においては、
スイッチＳＷ、とＳＷ、は開放、スイッチＳＷ３乃至Ｓ
Ｗ、は短絡される。そこで、第一〇差動増幅器Ａｌの入
力端子はＳＷ８，８Ｗ。
の差動増幅器へ！の出力を結合コンデン？ｔＣ，，Ｃ，
を介して第二の差動増幅器Ａ２で増幅し二つの出力端子
ＶＯＩ 、 ｖｏｗにそれぞれ出力するものである。ま
た、第一の差動増幅回路！および第二の差動増幅器Ａ２
の入力側には、それぞれ接地切替スイッチ８３．Ｓ、お
よびＳ、、Ｓ、が接続される。かかるオートゼロ回路を
、経時的に見た場合、オフセット電圧をコンデンサｃ１
＃ Ｃ２に蓄積する期間Φ□と、増幅期間Φ、とく分け
られ、このΦｌとΦ２はオーパーラ、グすることは無い
。すなわち、オフセット電圧蓄積期間の、においては、
スイッチＳＷ、とＳＷ、は開放、スイッチＳＷ３乃至Ｓ
Ｗ、は短絡される。そこで、第一〇差動増幅器Ａｌの入
力端子はＳＷ８，８Ｗ。
によって接地されるため、この差動増幅器Ａ１の出力に
はＡ！の入力オフセット電圧Ｖｒｏｌの利ｉ（Ａ＊）倍
の電圧ＡＩ Ｖｘｏｌが出力される。次に、増幅期間Φ
２においてはスイッチ８Ｗ３〜ＳＷ６が開放され、゛つ
いでスイッチＳＷｌ、ＳＷ、が短絡される。一方、第二
の差動増幅器Ａ２の入力抵抗が十分大きいと、結合コン
デンサＣ１，Ｃ，の両端の電位差は保持されるため、前
記第一の差動増幅器Ａ菫の入力オフセット電圧の利得倍
ＡＩ Ｖｘｏｌ 。
はＡ！の入力オフセット電圧Ｖｒｏｌの利ｉ（Ａ＊）倍
の電圧ＡＩ Ｖｘｏｌが出力される。次に、増幅期間Φ
２においてはスイッチ８Ｗ３〜ＳＷ６が開放され、゛つ
いでスイッチＳＷｌ、ＳＷ、が短絡される。一方、第二
の差動増幅器Ａ２の入力抵抗が十分大きいと、結合コン
デンサＣ１，Ｃ，の両端の電位差は保持されるため、前
記第一の差動増幅器Ａ菫の入力オフセット電圧の利得倍
ＡＩ Ｖｘｏｌ 。
すなわち出力オフセット電圧は結合コンデンサｉＣ，，
Ｃ，の二りの電極間電位差の差として保持されるととも
に、入力信号はこれに重畳される。
Ｃ，の二りの電極間電位差の差として保持されるととも
に、入力信号はこれに重畳される。
このよ５に、差動増幅器へ！のオフセット電圧は結合コ
ンデンサＣＩ、Ｃ，にΦ！、Φ２の期間を繰り返す事に
よシキャンセルされる帖差動増幅器Ａ２の入力オフセッ
ト電圧は補償されず、入力換算でＶ １０ ｚ ／ Ａ
１の大きさを有する。
ンデンサＣＩ、Ｃ，にΦ！、Φ２の期間を繰り返す事に
よシキャンセルされる帖差動増幅器Ａ２の入力オフセッ
ト電圧は補償されず、入力換算でＶ １０ ｚ ／ Ａ
１の大きさを有する。
次に、上述したオートゼロ回路°に用いられる差動増幅
器について説明する。
器について説明する。
第４図は従来の一例を説明するためのかかる差動増幅器
の回路図である。
の回路図である。
第４図に示すように、との差動増幅回路は谷ゲートに入
力端子１１．Ｉ、を接続したＮチャネルＭＯＳトランジ
スタＮ５．Ｎ、と、このＭＯＳトランジスタＮ、、Ｎ、
のソースと接地間に接続された定電流１１ＸＩｃと、前
記ＭＯ８トランジスタ〆Ｎ５ 、Ｎ６のドレインに各ソ
ースが接続され且つゲートおよびドレイン間を共に短絡
し℃正の電源＋Ｖに接続されたＮチャネルトランジスタ
Ｎ７゜Ｎ８とからなシ、前富已ＭＯＳトランジスタＮ、
のドレインおよびＭＯＳトランジスタＮ７のソース接続
点と、前記ＭＯ８トランジスタＮ・のドレインおよびＭ
ＯＳトランジスタＮ、のソース接続点とにそれぞれ出力
端子Ｖ・！およびｖｏ３を接続して構成される。
力端子１１．Ｉ、を接続したＮチャネルＭＯＳトランジ
スタＮ５．Ｎ、と、このＭＯＳトランジスタＮ、、Ｎ、
のソースと接地間に接続された定電流１１ＸＩｃと、前
記ＭＯ８トランジスタ〆Ｎ５ 、Ｎ６のドレインに各ソ
ースが接続され且つゲートおよびドレイン間を共に短絡
し℃正の電源＋Ｖに接続されたＮチャネルトランジスタ
Ｎ７゜Ｎ８とからなシ、前富已ＭＯＳトランジスタＮ、
のドレインおよびＭＯＳトランジスタＮ７のソース接続
点と、前記ＭＯ８トランジスタＮ・のドレインおよびＭ
ＯＳトランジスタＮ、のソース接続点とにそれぞれ出力
端子Ｖ・！およびｖｏ３を接続して構成される。
このように、ＮチャンネルＭＯ８トランジスタのみで構
成された差動増幅器の電圧利得は次の様にもとめられる
。
成された差動増幅器の電圧利得は次の様にもとめられる
。
すなわち、飽和領域にあるＭＯＳトランジスタの電流特
性は、周知のごとく、 ・・・・・・・・・（２） で表わされる。更に、入力端子１１．Ｉ、に入力電圧を
印加したとき、出力端子■０１ ｍ ”０２ から出
力を取り出すときの電圧利得（Ａｖ）は、ＮチャネルＭ
ＯＳトランジスタＮ、、Ｎ、およびＮ１゜Ｎ８のチャネ
ル幅とチャネル長の比で決まシ、になる。但し、Ｎチャ
ネルＭＯＳトランジスタＮ、とＮ、、Ｎ、とＮ、はとも
に同一寸法であるとする。したがって、この（３）式か
ら判るように、第４図に示す差動増幅回路は比較的安定
で有限な利得を有している。
性は、周知のごとく、 ・・・・・・・・・（２） で表わされる。更に、入力端子１１．Ｉ、に入力電圧を
印加したとき、出力端子■０１ ｍ ”０２ から出
力を取り出すときの電圧利得（Ａｖ）は、ＮチャネルＭ
ＯＳトランジスタＮ、、Ｎ、およびＮ１゜Ｎ８のチャネ
ル幅とチャネル長の比で決まシ、になる。但し、Ｎチャ
ネルＭＯＳトランジスタＮ、とＮ、、Ｎ、とＮ、はとも
に同一寸法であるとする。したがって、この（３）式か
ら判るように、第４図に示す差動増幅回路は比較的安定
で有限な利得を有している。
しかしながら、上述した差動増幅回路はその利得（Ａｌ
）を大きくするためにはＮチャネルＭＯ８トランジスタ
Ｎ５ 、 Ｎ６ ＞よびＮ、、Ｎ、の（ｒＪ）の比を大
きくとらなければならないが、前記比をあまり大きくと
るとＮチャネルＭＯＳトランジスｄ’Ｎ？ 、Ｎ＠ Ｏ
’ｌ−ト”７− スｒａＴｔ圧（ＶＯ２）がえば０ＭＯ
８構成の利得の非常に大きな差動増幅器をＡＩとして用
いた場合、出力でオフセット電圧を補償するため、出力
がオフセット電圧によシ振り切れてしまうという欠点が
ある。
）を大きくするためにはＮチャネルＭＯ８トランジスタ
Ｎ５ 、 Ｎ６ ＞よびＮ、、Ｎ、の（ｒＪ）の比を大
きくとらなければならないが、前記比をあまり大きくと
るとＮチャネルＭＯＳトランジスｄ’Ｎ？ 、Ｎ＠ Ｏ
’ｌ−ト”７− スｒａＴｔ圧（ＶＯ２）がえば０ＭＯ
８構成の利得の非常に大きな差動増幅器をＡＩとして用
いた場合、出力でオフセット電圧を補償するため、出力
がオフセット電圧によシ振り切れてしまうという欠点が
ある。
更には、小さな利得を有する第４図に示すよ５な差動増
幅器を数段直列に接続した場合、例えば第３図に示す差
動増幅器ｋｇの後段に結合コンデンサＣ１，Ｃ，と同様
な段間容量と次段増幅器Ａ３を接続した場合、補正後の
入力オフセット電圧’（ｖｘｏｓ）をＶ １０３ ／
（Ａ４ ” ｋｚ ）と小さくしなければならずいたず
らに接続段数が増加するという欠点がある。
幅器を数段直列に接続した場合、例えば第３図に示す差
動増幅器ｋｇの後段に結合コンデンサＣ１，Ｃ，と同様
な段間容量と次段増幅器Ａ３を接続した場合、補正後の
入力オフセット電圧’（ｖｘｏｓ）をＶ １０３ ／
（Ａ４ ” ｋｚ ）と小さくしなければならずいたず
らに接続段数が増加するという欠点がある。
本発明の目的は、適正な大きさの利得が得られる差動増
幅器を提供することにある。
幅器を提供することにある。
本発明の差動増幅器は、一端を第一の電源に接続された
定電流源と、前記定電流源の他端にソースを共に接続し
且つゲートに異なる入力端子をそれぞれ接続した一導電
型の第一および第二のＭＯＳトランジスタと、ソースを
共に第二の電源に接続し且つドレインをそれぞれ前記第
一および第二のＭＯＳトランジスタのドレインおよびそ
れぞれの異なる出力端子に接続した逆導電型の第三およ
び第四のＭＯＳトランジスタと、ソースを共に前記第二
の電源に接続しそれぞれのゲートおよびドレインを互い
に短絡するとともにそれぞれ前記第一および第二のＭＯ
Ｓトランジスタのドレインに接続した逆導電型の第五お
よび第六のＭＯＳトランジスタと、この第五および第六
のＭＯＳトランジスタの電流の和を検出し且つその和に
比例した電流を前記第三および第四のＭＯＳ トランジ
スタに流す′ＩＩｉ、流検出回路とをイして構成される
。
定電流源と、前記定電流源の他端にソースを共に接続し
且つゲートに異なる入力端子をそれぞれ接続した一導電
型の第一および第二のＭＯＳトランジスタと、ソースを
共に第二の電源に接続し且つドレインをそれぞれ前記第
一および第二のＭＯＳトランジスタのドレインおよびそ
れぞれの異なる出力端子に接続した逆導電型の第三およ
び第四のＭＯＳトランジスタと、ソースを共に前記第二
の電源に接続しそれぞれのゲートおよびドレインを互い
に短絡するとともにそれぞれ前記第一および第二のＭＯ
Ｓトランジスタのドレインに接続した逆導電型の第五お
よび第六のＭＯＳトランジスタと、この第五および第六
のＭＯＳトランジスタの電流の和を検出し且つその和に
比例した電流を前記第三および第四のＭＯＳ トランジ
スタに流す′ＩＩｉ、流検出回路とをイして構成される
。
矢に、本発明の実施列について図面を参照して説明する
。
。
第１図は本発明の一尖厖例を説１男するための差動増幅
回路図である。
回路図である。
第１図に示すよう釦、この差動増幅回路は、−端を接地
した定電流源１ｃと、この定電流源Ｉｃに共にソースを
接続し且つゲートに異なる入力端子”１ ｅ 工２をそ
れぞれ接続したＮチャネルＭＯＳトランジスタＮ、、Ｎ
、と、ソースを共に正の電源＋Ｖに接続し且つドレイン
をそれぞれ前記ＮチャネルＭＯ８ｌ−ランジスタＮｌ
ｅ Ｎ２のドレインおよびそれぞれの異なる出力端子
ｖＯｆ ＊ ｖｏｗ Ｋ接続したＰチャネルＭＯ８トラ
ンジスタｐ、、ｐ。
した定電流源１ｃと、この定電流源Ｉｃに共にソースを
接続し且つゲートに異なる入力端子”１ ｅ 工２をそ
れぞれ接続したＮチャネルＭＯＳトランジスタＮ、、Ｎ
、と、ソースを共に正の電源＋Ｖに接続し且つドレイン
をそれぞれ前記ＮチャネルＭＯ８ｌ−ランジスタＮｌ
ｅ Ｎ２のドレインおよびそれぞれの異なる出力端子
ｖＯｆ ＊ ｖｏｗ Ｋ接続したＰチャネルＭＯ８トラ
ンジスタｐ、、ｐ。
と、ソースを共に前記正電源＋ｖｌｌ′ｃ接続しそれぞ
れのゲートおよびドレインを互いに短絡するとともにそ
れぞれ前記ＮチャネルＭＯ８トランジスタＮｉ、Ｎ、の
ドレインに接続したＰチャネルＭＯＳトラ／ジスタＰ、
、Ｐ、と、とのＰチャネルＭＯＳトランジスタＰｌ、Ｐ
２に流れる電流の和を検出し且つその和に比例した電流
を前記ＰチャネルＭＯ８トランジスタＰ５．Ｐ、に流す
電流検出回路Ｍとを有している。
れのゲートおよびドレインを互いに短絡するとともにそ
れぞれ前記ＮチャネルＭＯ８トランジスタＮｉ、Ｎ、の
ドレインに接続したＰチャネルＭＯＳトラ／ジスタＰ、
、Ｐ、と、とのＰチャネルＭＯＳトランジスタＰｌ、Ｐ
２に流れる電流の和を検出し且つその和に比例した電流
を前記ＰチャネルＭＯ８トランジスタＰ５．Ｐ、に流す
電流検出回路Ｍとを有している。
かかる構成の差動増幅回路において、ＭＯＳトランジス
タＮ、、Ｐｌ、Ｐ、とＭＯＳトランジスタＮ、、Ｐ、、
Ｐ、とはそれぞれ対称的な素子として形成されている。
タＮ、、Ｐｌ、Ｐ、とＭＯＳトランジスタＮ、、Ｐ、、
Ｐ、とはそれぞれ対称的な素子として形成されている。
しかるに、ＮチャネルＭＯＳトランジスタＮ、、Ｎ２
ＧＣはそれぞれ■の電流がとなる。また、電流検出回路
Ｍで検出されるＰチャネルＭＯ８トランジスタＰｓとＰ
６との電流の和が前記Ｐｔ、Ｐ２の電流の和のｍ倍であ
るとすると、 −一よ− Ｉｄｓｐｌ ＝ Ｉｄｓｐｚ −Ｉ ・”−”
（５）ｍ＋１ となる。かかる差動動作ではＩｄｓｐｌとＩｄｓｐｚ
の和は一定であるので、ＰチャネルＭＯＳトランジスタ
Ｐｓ、Ｐｇの電流値は一定である。一方、Ｐｌ。
ＧＣはそれぞれ■の電流がとなる。また、電流検出回路
Ｍで検出されるＰチャネルＭＯ８トランジスタＰｓとＰ
６との電流の和が前記Ｐｔ、Ｐ２の電流の和のｍ倍であ
るとすると、 −一よ− Ｉｄｓｐｌ ＝ Ｉｄｓｐｚ −Ｉ ・”−”
（５）ｍ＋１ となる。かかる差動動作ではＩｄｓｐｌとＩｄｓｐｚ
の和は一定であるので、ＰチャネルＭＯＳトランジスタ
Ｐｓ、Ｐｇの電流値は一定である。一方、Ｐｌ。
・・・・・・・・・ （６）
であるので、入力端子Ｉｌ、Ｉ、から出力端子ｖ６１４
ｖｏｗ ヘの電圧利得（Ａｖ）は、になる。この式か
ら判るように、ＰチャネルトランジスタＰ、、Ｐ、およ
びＮチャネルトランジスりＮ！、Ｎ、の（ｒＪ）の比は
大きくとらなくても、ｍの値を大きくすることによシミ
圧利得Ａｙを適度な大きさに設定することが出来ろ。こ
の場合、電圧利得を適正値にもっていっても、ｍの値が
大きいので同相入力範囲を狭くする等の欠点は生じない
。
ｖｏｗ ヘの電圧利得（Ａｖ）は、になる。この式か
ら判るように、ＰチャネルトランジスタＰ、、Ｐ、およ
びＮチャネルトランジスりＮ！、Ｎ、の（ｒＪ）の比は
大きくとらなくても、ｍの値を大きくすることによシミ
圧利得Ａｙを適度な大きさに設定することが出来ろ。こ
の場合、電圧利得を適正値にもっていっても、ｍの値が
大きいので同相入力範囲を狭くする等の欠点は生じない
。
第２図は第１図における電流検出回路を具体的に示した
差動増幅回路図である。
差動増幅回路図である。
第２図に示すように、点線で示す電流検出回路Ｍは、ソ
ースを正の電源＋Ｖに接αしドレインを互いに接続する
とともにゲートをそれぞれＰチャネルＭＯＳトランジス
タＰＫおよびＰ２に接続したＰチャネルＭＯＳトランジ
スタＰｓ 、Ｐａと、このＰチャネルＭＯ８トランジス
タＰ Ｎ ＊ Ｐ ４の互いに接続されたドレインを入
力端子圧しカレントミラー回路を形成するＮチャネルＭ
Ｏ８トランジスタＮ、、Ｎ４と、ソースを電源＋Ｖ＜接
続しゲートおよびドレインを短絡するとともにＰチャネ
ルＭＯＳトランジスタル、、ｐ、のゲート並びに前記カ
レントミラー回路の出力端九なるＮチャネルＭＯＳトラ
ンジスタＮ４のドレインに接続したＰチャネルＭＯＳト
ランジスタとで構成される。
ースを正の電源＋Ｖに接αしドレインを互いに接続する
とともにゲートをそれぞれＰチャネルＭＯＳトランジス
タＰＫおよびＰ２に接続したＰチャネルＭＯＳトランジ
スタＰｓ 、Ｐａと、このＰチャネルＭＯ８トランジス
タＰ Ｎ ＊ Ｐ ４の互いに接続されたドレインを入
力端子圧しカレントミラー回路を形成するＮチャネルＭ
Ｏ８トランジスタＮ、、Ｎ４と、ソースを電源＋Ｖ＜接
続しゲートおよびドレインを短絡するとともにＰチャネ
ルＭＯＳトランジスタル、、ｐ、のゲート並びに前記カ
レントミラー回路の出力端九なるＮチャネルＭＯＳトラ
ンジスタＮ４のドレインに接続したＰチャネルＭＯＳト
ランジスタとで構成される。
尚、その他の回路については第１図において説明したも
のと同じである。
のと同じである。
上述した差動増幅回路における電流検出回路は、Ｐチャ
ネルＭＯ８トランジスタＰ３．Ｐ４でＰｌ。
ネルＭＯ８トランジスタＰ３．Ｐ４でＰｌ。
Ｎ４と、ＰチャネルＭＯ８トランジスタＰ、とによシ、
前記電流の和のｍ倍の′ｒＩｔ流がＰチャネルＭＯ８ト
ランジスタＰ ６ ｅ Ｐ ６に流れる。ここで、それ
ぞれＰｌとＰ、およびＰ２とＰ４の電流比をｍｌ、Ｎ３
とＮ４の電流比をｍ２、ｐ７とＰｉｅＰ６の電流比をｍ
３とすると、ｍ ＝ ｍ ＩＸ ｍ ２％ ｍ ｇであ
る。このｍｌ 、ｍ２ 、ｍ３個々の電流比およ 。
前記電流の和のｍ倍の′ｒＩｔ流がＰチャネルＭＯ８ト
ランジスタＰ ６ ｅ Ｐ ６に流れる。ここで、それ
ぞれＰｌとＰ、およびＰ２とＰ４の電流比をｍｌ、Ｎ３
とＮ４の電流比をｍ２、ｐ７とＰｉｅＰ６の電流比をｍ
３とすると、ｍ ＝ ｍ ＩＸ ｍ ２％ ｍ ｇであ
る。このｍｌ 、ｍ２ 、ｍ３個々の電流比およ 。
び全体の電流比ｍはチャネル幅Ｗ又はチャネル長りを変
えること忙よシ容易に大きくすることができる。
えること忙よシ容易に大きくすることができる。
従って、以上のことから適正な利得の差動増幅器を得る
ことができ、かかる増幅器を用いることによシオートゼ
四回路を少ない段数で且つ小さな入力オフセット電圧に
することができる。
ことができ、かかる増幅器を用いることによシオートゼ
四回路を少ない段数で且つ小さな入力オフセット電圧に
することができる。
尚、本実施例におけるＰチャネルトランジスタなＮチャ
ネルトランジスタに変え且つＮチャネルトランジスタな
Ｐチャネルトランジスタに変えて差動増幅器を構成する
場合は、正の電源＋Ｖを接地に変え且つ接地電源を負の
電源にすることにょシ容易に実現することができる。
ネルトランジスタに変え且つＮチャネルトランジスタな
Ｐチャネルトランジスタに変えて差動増幅器を構成する
場合は、正の電源＋Ｖを接地に変え且つ接地電源を負の
電源にすることにょシ容易に実現することができる。
以上説明したように、本発明の差動増幅器は適度な大き
さの利得を得られ、少ない段数でオートゼロ回路に適し
た差動増幅器を実現することが出来るという効果がある
。
さの利得を得られ、少ない段数でオートゼロ回路に適し
た差動増幅器を実現することが出来るという効果がある
。
第１図は本発明の一実施例を説明するための差動増幅回
路図、第２図は第１図における電流検出回路を具体的に
示した差動増幅回路図、第３図は従来の差動増幅器を用
いたオートゼロ回路図、第４図は従来の一例を説明する
ための差動増幅回路図である。 Ｍ・・・・・・電流検出回路、１１．Ｉ、・・・・・・
入力端子、”０１〜ｖｏ！・・・・・・出力端子、Ｎ！
〜Ｎ４・・・・・・ＮチャネルＭＯＳトランジスタ％
Ｐｌ〜Ｐ７・・・・・・ＰチャネルＭＯＳトランジスタ
、Ｉｃ・・・・・・定電流源。 代理人 弁理士 内 原 晋
路図、第２図は第１図における電流検出回路を具体的に
示した差動増幅回路図、第３図は従来の差動増幅器を用
いたオートゼロ回路図、第４図は従来の一例を説明する
ための差動増幅回路図である。 Ｍ・・・・・・電流検出回路、１１．Ｉ、・・・・・・
入力端子、”０１〜ｖｏ！・・・・・・出力端子、Ｎ！
〜Ｎ４・・・・・・ＮチャネルＭＯＳトランジスタ％
Ｐｌ〜Ｐ７・・・・・・ＰチャネルＭＯＳトランジスタ
、Ｉｃ・・・・・・定電流源。 代理人 弁理士 内 原 晋
Claims (2)
- （１）一端を第一の電源に接続された定電流源と、前記
定電流源の他端にソースを共に接続し且つゲートに異な
る入力端子をそれぞれ接続した一導電型の第一および第
二のＭＯＳトランジスタと、ソースを共に第二の電源に
接続し且つドレインをそれぞれ前記第一および第二のＭ
ＯＳトランジスタのドレインおよびそれぞれの異なる出
力端子に接続した逆導電型の第三および第四のＭＯＳト
ランジスタと、ソースを共に前記第二の電源に接続しそ
れぞれのゲートおよびドレインを互いに短絡するととも
にそれぞれ前記第一および第二のＭＯＳトランジスタの
ドレインに接続した逆導電型の第五および第六のＭＯＳ
トランジスタと、この第五および第六のＭＯＳトランジ
スタの電流の和を検出し且つその和に比例した電流を前
記第三および第四のＭＯＳトランジスタに流す電流検出
回路とを有することを特徴とする差動増幅器。 - （２）電流検出回路は、ソースを第二の電源に接続しド
レインを互いに接続するとともにゲートをそれぞれ第五
および第六のＭＯＳトランジスタのゲートに接続した逆
導電型の第七および第八のＭＯＳトランジスタと、この
第七および第八のＭＯＳトランジスタの互いに接続され
たドレインを入力とするカレントミラー回路と、ソース
を前記第二の電源に接続しゲートおよびドレインを短絡
するとともに前記第三および第四のＭＯＳトランジスタ
のゲート並びに前記カレントミラー回路の出力端に接続
した逆導電型の第九のＭＯＳトランジスタとで構成され
た特許請求の範囲第（１）項記載の差動増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257704A JPH0199305A (ja) | 1987-10-12 | 1987-10-12 | 差動増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62257704A JPH0199305A (ja) | 1987-10-12 | 1987-10-12 | 差動増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199305A true JPH0199305A (ja) | 1989-04-18 |
Family
ID=17309953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62257704A Pending JPH0199305A (ja) | 1987-10-12 | 1987-10-12 | 差動増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199305A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009136565A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Electric Works Co Ltd | 美容器具 |
| JP2009136549A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Electric Works Co Ltd | 髪ケア装置 |
| JP2009136548A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Electric Works Co Ltd | 髪ケア装置 |
-
1987
- 1987-10-12 JP JP62257704A patent/JPH0199305A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009136565A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Electric Works Co Ltd | 美容器具 |
| JP2009136549A (ja) * | 2007-12-07 | 2009-06-25 | Panasonic Electric Works Co Ltd | 髪ケア装置 |
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