JPH029086A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH029086A JPH029086A JP63158731A JP15873188A JPH029086A JP H029086 A JPH029086 A JP H029086A JP 63158731 A JP63158731 A JP 63158731A JP 15873188 A JP15873188 A JP 15873188A JP H029086 A JPH029086 A JP H029086A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 238000003491 array Methods 0.000 abstract description 2
- 230000009977 dual effect Effects 0.000 abstract description 2
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体記憶装置に関し、特に、デュアルポー
トの相補型データ線Ｄａ、 Ｄａ、 Ｄｂ。
トの相補型データ線Ｄａ、 Ｄａ、 Ｄｂ。
■下を有し、前記データ線Ｄ ａ、 Ｔ５”Ｍ、 Ｄ
ｂ、 Ｄ■の微少信号を増幅するセンスアンプをそ
れぞれの相補型データ線に設けた半導体記憶装置に関す
る。
ｂ、 Ｄ■の微少信号を増幅するセンスアンプをそ
れぞれの相補型データ線に設けた半導体記憶装置に関す
る。
［従来の技術］
従来、この種の半導体記−１ｉ！装置はデュアルポート
の相補型データ線Ｄａ、Ｄａ、Ｄｂ、Ｄｂを並列に配置
し、これを１組として多￥ｉ組並べた構造となっていた
。デュアルポートであるため、２つの異なるボー）Ａ、
Ｂからメモリセルへ非同期にアクセスを行えることが要
求されるが、従来は記憶容量は小さく、従ってデータ線
も短いため、ボー）Ａ、Ｂのデータ線の間の線間容量の
影響は無視できる程度であり問題はなかった。しかし・
、近年では、記憶容量を増やすべく、データ線長を長く
すると、線間容量の影響により誤動作を起こすなど障害
が発生するようになった。第３図は従来の回路例であり
、第４図は第３図ζこ示した従来例の動作波形図である
。
の相補型データ線Ｄａ、Ｄａ、Ｄｂ、Ｄｂを並列に配置
し、これを１組として多￥ｉ組並べた構造となっていた
。デュアルポートであるため、２つの異なるボー）Ａ、
Ｂからメモリセルへ非同期にアクセスを行えることが要
求されるが、従来は記憶容量は小さく、従ってデータ線
も短いため、ボー）Ａ、Ｂのデータ線の間の線間容量の
影響は無視できる程度であり問題はなかった。しかし・
、近年では、記憶容量を増やすべく、データ線長を長く
すると、線間容量の影響により誤動作を起こすなど障害
が発生するようになった。第３図は従来の回路例であり
、第４図は第３図ζこ示した従来例の動作波形図である
。
第３図において、１８．１９はボー）Ａの相補型ビット
線Ｄａ、Ｄａ、２０．２１はポートＢの相補型ビット線
Ｄｂ、Ｄｂであり、２２．２３はそれぞれボー）Ａ、ボ
ー）Ｂのワード線である。
線Ｄａ、Ｄａ、２０．２１はポートＢの相補型ビット線
Ｄｂ、Ｄｂであり、２２．２３はそれぞれボー）Ａ、ボ
ー）Ｂのワード線である。
２６はメモリセル、３２．３３はボートＡ、ボートＢの
センスアンプ。２４．２５はそれぞれボー１４、ボー）
Ｂのセンスアンプ活性信号線。２８〜３１． ３８．
３．９はヒツト線の寄生容量を、２７は隣接するデータ
線１９．２０の線間容量を示す。第３図の従来例の動作
説明を第４図を用いて行う。
センスアンプ。２４．２５はそれぞれボー１４、ボー）
Ｂのセンスアンプ活性信号線。２８〜３１． ３８．
３．９はヒツト線の寄生容量を、２７は隣接するデータ
線１９．２０の線間容量を示す。第３図の従来例の動作
説明を第４図を用いて行う。
まず、ボートＡ及びボー）Ｂの相補のデータ線Ｄａ、Ｄ
ａ、Ｄｂ、Ｄｂは、いずれも初期化されて、ハイレベル
となっているものとする。時刻ｔ１において、ボートへ
のワードセレクト信号２２が活性されると、ボー）Ａの
データ線１８．１９はメモリセル２６の記憶しているデ
ータ（この時のメモリセルデータは１とする）にともな
い高レベルと低レベルとのしｌ＼ル差が生じはじめる（
時刻ｔ２）。続いてボー）Ｂのワードセレクト信号２３
が活性されると、ボートＢのデータ線２０゜２１はボー
トＡの場合と同じく、メモリセル２６の記憶しているデ
ータにともない高レベル、低レベルのレベル差を生じは
じめる。ここで、ボートへのセンスアンプ３２の活性信
号２４を人力して、ボー）Ａのデータ線１８．１９の高
レベル、低レベル微少レベル差を増幅し・、ビット線１
８．１９のレベル差を確定させると、データ１９．２０
間の線間容量２７の影響により、データ線２０のしＩ＼
ルを引き下げる。線間容量２７による結合が大きいと、
ビット線２００レベルはデータ線２１のしＪ＼ルより反
転し、この状態でボートＢのセンスアンプ３３の活性信
号２５が入力された場合、データ線２０．２１の反転し
た情報を増幅し、メモリセル情報の破壊や誤情報の出力
などを起こすこととなる。
ａ、Ｄｂ、Ｄｂは、いずれも初期化されて、ハイレベル
となっているものとする。時刻ｔ１において、ボートへ
のワードセレクト信号２２が活性されると、ボー）Ａの
データ線１８．１９はメモリセル２６の記憶しているデ
ータ（この時のメモリセルデータは１とする）にともな
い高レベルと低レベルとのしｌ＼ル差が生じはじめる（
時刻ｔ２）。続いてボー）Ｂのワードセレクト信号２３
が活性されると、ボートＢのデータ線２０゜２１はボー
トＡの場合と同じく、メモリセル２６の記憶しているデ
ータにともない高レベル、低レベルのレベル差を生じは
じめる。ここで、ボートへのセンスアンプ３２の活性信
号２４を人力して、ボー）Ａのデータ線１８．１９の高
レベル、低レベル微少レベル差を増幅し・、ビット線１
８．１９のレベル差を確定させると、データ１９．２０
間の線間容量２７の影響により、データ線２０のしＩ＼
ルを引き下げる。線間容量２７による結合が大きいと、
ビット線２００レベルはデータ線２１のしＪ＼ルより反
転し、この状態でボートＢのセンスアンプ３３の活性信
号２５が入力された場合、データ線２０．２１の反転し
た情報を増幅し、メモリセル情報の破壊や誤情報の出力
などを起こすこととなる。
［発明か解決しようとする問題点］
上述した従来の半導体記憶装置では、線間容量の影響が
大きいので、記憶容量を一定値以上に増やすことが困難
であり、線間容量の影響による誤動作を避けるためには
、ボー）Ａ、８間でのアクセスを同期化しなけれはなら
ないなどの欠点がある。そこで、本発明の目的は、以上
の欠点を解決し記憶容量を増加させても線間容量の影響
を無視てき、ポートＡ、Ｂ間でのアクセスに制限を受け
ない半導体記憶装置を提供することにある。
大きいので、記憶容量を一定値以上に増やすことが困難
であり、線間容量の影響による誤動作を避けるためには
、ボー）Ａ、８間でのアクセスを同期化しなけれはなら
ないなどの欠点がある。そこで、本発明の目的は、以上
の欠点を解決し記憶容量を増加させても線間容量の影響
を無視てき、ポートＡ、Ｂ間でのアクセスに制限を受け
ない半導体記憶装置を提供することにある。
［問題点を解決するための手段］
本発明の半導体記憶装置は、１つのメモリセルに対して
２組の相補型データ線Ｄａ、 Ｄａ、 Ｄｂ。
２組の相補型データ線Ｄａ、 Ｄａ、 Ｄｂ。
■下を有し、前記相補型データ線のＤａ、 了ｉ及びＤ
ｂ、Ｄｂにそれぞれ微少信号を増幅するセンスアンプＳ
Ａａ、ＳＡｂを有する半導体記憶装置において、前記セ
ンスアンプＳＡａ、ＳＡｂに接続されるデュアルポート
の相補型データ線Ｄａ。
ｂ、Ｄｂにそれぞれ微少信号を増幅するセンスアンプＳ
Ａａ、ＳＡｂを有する半導体記憶装置において、前記セ
ンスアンプＳＡａ、ＳＡｂに接続されるデュアルポート
の相補型データ線Ｄａ。
ＤａとＤｂ、Ｄ下との開に接地シールド線を設けたこと
を要旨としている。
を要旨としている。
［実施例コ
次に、本発明について実施例を通して説明する。
第１図は本発明の一実施例を示す電気回路図である。第
１図のように隣接するアレイのデュアルポート相補型デ
ータ線Ｄａ、丁Ｔ（ボートＡ）を１．２、Ｄｂ、Ｄｂ（
ボートＢ）を３，４とし、隣接するデータｙＡ２．３の
間に接地シールド線５を配置する。この、ボートＡ、Ｂ
のデータ線と接地シールド線の組合せを接地シールド線
：３４及び３５をはさんて配列する。ボー）Ａのデータ
線１゜２にはセンスアンプ１６があり、同しくデータ線
３．４にはセンスアンプ１７をもつ。メモリセル１０は
データ線１，２及び３，４にそれぞれに接続されており
、ボー）Ａのワード線６、ボートＢのワード線７が接続
されている。メモリセルはデータ線に多数接続されるが
、ここて；よ省略する。
１図のように隣接するアレイのデュアルポート相補型デ
ータ線Ｄａ、丁Ｔ（ボートＡ）を１．２、Ｄｂ、Ｄｂ（
ボートＢ）を３，４とし、隣接するデータｙＡ２．３の
間に接地シールド線５を配置する。この、ボートＡ、Ｂ
のデータ線と接地シールド線の組合せを接地シールド線
：３４及び３５をはさんて配列する。ボー）Ａのデータ
線１゜２にはセンスアンプ１６があり、同しくデータ線
３．４にはセンスアンプ１７をもつ。メモリセル１０は
データ線１，２及び３，４にそれぞれに接続されており
、ボー）Ａのワード線６、ボートＢのワード線７が接続
されている。メモリセルはデータ線に多数接続されるが
、ここて；よ省略する。
データ線１，２には寄生容量１３，１４．線間容量３６
か存在する。データ線３．４には寄生容量４０．１５．
線間容量３７が存在する。データ線２と接地シールド線
５及びデータ線３と接地シールド線５０線間容量はそれ
ぞれ１１．１２であり、これによってデータＨ２と３の
線間容量は、等価的に存在しない。
か存在する。データ線３．４には寄生容量４０．１５．
線間容量３７が存在する。データ線２と接地シールド線
５及びデータ線３と接地シールド線５０線間容量はそれ
ぞれ１１．１２であり、これによってデータＨ２と３の
線間容量は、等価的に存在しない。
第２図は第１図の実施例の動作波形図である。
第２図を用いて第１図の実施例の動作説明をする。
ボー）Ａ、Ｂのデータ線１． ２． ３． ４はあらか
しめ初期化された状態であるものとし、メモリセルには
１が書き込まれているものとする。時刻ｔ１においてボ
ートＡのワードセレクト信号６を活性すると、ボートＡ
のデータ線１． ２はメモリセル１０の記憶しているデ
ータ１にともない高レベル、低レベルのレベル差を生じ
始める（時刻ｔ２）。ここて、ボートＢのワードセレク
ト信号を活性しデータ線３，４の高レベル、低レベル差
を生しはじめさせるとともに、ボートＡのセンスアンプ
１６の活性信号８を入力し、データ線１，２のレベル差
を確定させた場合、データ線２．３の線間容量は等価的
にないため、データ線３はデータ線２からの影響を受け
ず（時刻ｔ３）、ボー）Ｂのセンスアンプ１７の活性信
号９を人力しても正常動作となる。
しめ初期化された状態であるものとし、メモリセルには
１が書き込まれているものとする。時刻ｔ１においてボ
ートＡのワードセレクト信号６を活性すると、ボートＡ
のデータ線１． ２はメモリセル１０の記憶しているデ
ータ１にともない高レベル、低レベルのレベル差を生じ
始める（時刻ｔ２）。ここて、ボートＢのワードセレク
ト信号を活性しデータ線３，４の高レベル、低レベル差
を生しはじめさせるとともに、ボートＡのセンスアンプ
１６の活性信号８を入力し、データ線１，２のレベル差
を確定させた場合、データ線２．３の線間容量は等価的
にないため、データ線３はデータ線２からの影響を受け
ず（時刻ｔ３）、ボー）Ｂのセンスアンプ１７の活性信
号９を人力しても正常動作となる。
［発明の効果コ
以上説明したように本発明の半導体記憶装置は、デュア
ルポートの相補型データ線のボー）Ａ、８間に接地シー
ルド線を配置することにより、ボー）Ａ、Ｂての線間容
量の影響はない。従って、誤動作を起こす要因がないた
め、記憶容量を増やしてもボー）Ａ、８間でのアクセス
の制限はないという効果がある。
ルポートの相補型データ線のボー）Ａ、８間に接地シー
ルド線を配置することにより、ボー）Ａ、Ｂての線間容
量の影響はない。従って、誤動作を起こす要因がないた
め、記憶容量を増やしてもボー）Ａ、８間でのアクセス
の制限はないという効果がある。
第１図は本発明の一実施例を示す電気回路図、第２図は
一実施例の動作波形図、第３図は従来例の電気回路図、
第４図は従来例の動作波形図である。 １、 ２． １８゜ ３、 ４． ２０゜ ６、２２ ・ ・ ７、２３ ・ ・ １０．２６ ・ １６．３２ ・ １７．３３ ・ ８、２４・ ・ １９・・・ボートＡのデータ線、 ２１・・・ボートＢのデータ線、 ・ ・・・ボートへのワード線、 ・・・・ボートＢのワード線、 ・・・・メモリセル、 ・・・・ボートＡのセンスアンプ、 ・・・・ボー）Ｂのセンスアンプ、 ボー）Ａのセンスアンプ活性信号、 ９．２５・・・ボートＢのセンスアンプ活性信号、１１
〜１５．２７〜３１゜ ３６〜４０・・・・・・・寄生容量、 ５．３４．３５・・・・接地シールド線。 特許出願人 日本電気アイジ−マイコンシステム株式会
社
一実施例の動作波形図、第３図は従来例の電気回路図、
第４図は従来例の動作波形図である。 １、 ２． １８゜ ３、 ４． ２０゜ ６、２２ ・ ・ ７、２３ ・ ・ １０．２６ ・ １６．３２ ・ １７．３３ ・ ８、２４・ ・ １９・・・ボートＡのデータ線、 ２１・・・ボートＢのデータ線、 ・ ・・・ボートへのワード線、 ・・・・ボートＢのワード線、 ・・・・メモリセル、 ・・・・ボートＡのセンスアンプ、 ・・・・ボー）Ｂのセンスアンプ、 ボー）Ａのセンスアンプ活性信号、 ９．２５・・・ボートＢのセンスアンプ活性信号、１１
〜１５．２７〜３１゜ ３６〜４０・・・・・・・寄生容量、 ５．３４．３５・・・・接地シールド線。 特許出願人 日本電気アイジ−マイコンシステム株式会
社
Claims (1)
- 【特許請求の範囲】 各メモリセルに２組の相補型データ線のいずれかを介し
てアクセス可能であり、上記２組の相補型データ線の各
々にセンスアンプが付随する半導体記憶装置において、 上記２組の相補型データ線の間に接地シールド線を設け
たことを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158731A JP3005223B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
| US07/371,904 US5099452A (en) | 1988-06-27 | 1989-06-27 | Semiconductor memory including reduced capacitive coupling between adjacent bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158731A JP3005223B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH029086A true JPH029086A (ja) | 1990-01-12 |
| JP3005223B2 JP3005223B2 (ja) | 2000-01-31 |
Family
ID=15678100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158731A Expired - Lifetime JP3005223B2 (ja) | 1988-06-27 | 1988-06-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5099452A (ja) |
| JP (1) | JP3005223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072731A (en) * | 1997-10-27 | 2000-06-06 | Nec Corporation | Semiconductor memory circuit |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0167550B1 (ko) * | 1989-04-05 | 1999-02-01 | 미다 가쓰시게 | 반도체메모리 |
| GB2246001B (en) * | 1990-04-11 | 1994-06-15 | Digital Equipment Corp | Array architecture for high speed cache memory |
| JPH04111297A (ja) * | 1990-08-30 | 1992-04-13 | Nippon Steel Corp | スタティック・ランダム・アクセス・メモリセル |
| US5760452A (en) * | 1991-08-22 | 1998-06-02 | Nec Corporation | Semiconductor memory and method of fabricating the same |
| US5377150A (en) * | 1993-03-31 | 1994-12-27 | Sgs-Thomson Microelectronics, Inc. | Disabling sense amplifier |
| JPH08278916A (ja) * | 1994-11-30 | 1996-10-22 | Hitachi Ltd | マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路 |
| US5808487A (en) * | 1994-11-30 | 1998-09-15 | Hitachi Micro Systems, Inc. | Multi-directional small signal transceiver/repeater |
| US5835421A (en) * | 1995-11-13 | 1998-11-10 | Texas Instruments Incorporated | Method and apparatus for reducing failures due to bit line coupling and reducing power consumption in a memory |
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| US6084390A (en) * | 1998-12-21 | 2000-07-04 | Stmicroelectronics, Inc. | Method and apparatus for increasing comparator gain without affecting standby current |
| US8120989B2 (en) * | 2007-06-25 | 2012-02-21 | Qualcomm Incorporated | Concurrent multiple-dimension word-addressable memory architecture |
Citations (4)
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| JPS61267360A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | Ｍｏｓスタテイツクｒａｍ回路 |
| JPS6276092A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 半導体記憶装置 |
| JPS6325881A (ja) * | 1986-07-17 | 1988-02-03 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111183A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | ダイナミツクｒａｍ集積回路装置 |
| JPH0760858B2 (ja) * | 1984-10-26 | 1995-06-28 | 三菱電機株式会社 | 半導体メモリ装置 |
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| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JPH07105134B2 (ja) * | 1987-08-28 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置 |
-
1988
- 1988-06-27 JP JP63158731A patent/JP3005223B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-27 US US07/371,904 patent/US5099452A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS61267360A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | Ｍｏｓスタテイツクｒａｍ回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3005223B2 (ja) | 2000-01-31 |
| US5099452A (en) | 1992-03-24 |
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Legal Events
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