JPH01267889A - 半導体メモリ装置及び半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、メモリセルに改良を加えた半導体メモリ装置
及び半導体メモリセルに関する。

（従来の技術） 電界効果トランジスタＣＦＥＴ）例えば形成母体番こＱ
ａＡｓを採用したシ賃ットキーゲート型ＦＥＴ（ＧａＡ
ｓ−ＭＥＳＦＥＴ）から講成さレル集積回路ハ。

従来のＳＬを用いたものに比べて高速動作が可能である
ことから注目を集めている。このＭＥＳＦＥＴを用いた
集積回路の一つの応用分野に高速メモリ表置％例えばス
タティックＲＡＭがある。スタティックＲＡＭの購成去
にはいくつかあるが、その中でデータの読み出し％書き
込みを２つのボートで行なうメモリセルを備えたもの（
以下、２ボートメモリと称す）がある。この２ボートメ
モリセルの一列ｅ第２図に示す。

（Ｑｌｔ　）・（Ｑ２ｇ）がスイッチングに用いられる
ノーマリオフ型ＭＥＳＦＥＴ、（Ｑ３ｔ）　、（Ｑ４ｇ
）が負荷として用いられるノーマリオン型ＭＥＳＦＥＴ
である。これらによりフリップフロップ（ＦＦ）が構成
されている。

このＦＦは、接点囚及び０での電位が互いに逆のレベル
になりており、例えば（Ｎでハイの状態では（ｌでロー
となり、この状態で（２）に１１”ｅまた０に＠Ｏ″の
データを夫々凍持てきる。この接点（５）。

（Ｂｌは、ノーマリオフ型ＭＥＳ　ＦＥＴ　（Ｑ　５ｍ
）　−（Ｑ　６ｔ）を介してビット線（ＢＬＩ）、（Ｂ
Ｌ２）＋こ接続されている。この２ボートメモリセルの
接点囚の読み出し、書き込み前作はワード線（ＷＬ１月
こ電圧を印加して（Ｑ５ｍ）Ｅオンにした状１＠ｉこし
ておき、フ”　ゝ；１１１１７１泉　（’？ｌ’Ｌ　　
Ｌ　　）ｔｃリップフロップの接点（２）かり °１″のデータを出力する事により行い、またビット線
（ＢＬＩ）からハイ或はローの電圧を接点（２）に印７
１０して１或は０の情報を入力する事により行なう。

この書き込みの際、ビット線（ＢＬｌ）に接続された書
込みアンプ回路（図示せず）は、フリップ・フロップの
スイッチング用のＭＥＳＦＥＴ（Ｑ２りをオフ状態から
オン状態へ或はその逆にするのＥこ十分な電流を流して
フリップフロップ内へデータを書き込む。

また、接点（國の場合は、ワード線（ＷＬ２）に電圧を
印７Ｊ１１して（Ｑ　６ｔ）　ｆオンすることにより、
ビット線（ＢＬ２）Ｔｉ−介してボートＡと同様に読み
出し、書き込みモ行なう。

このメモリセル考式ｆＩ：おいて、（ＢＩ、１　）　−
（ＢＬ２）に見られるように書き込み線、ａ＋出し線は
同一の線ｅ濠ねで用いる為レイアウトがコンパクトにな
るといり長所はあるが、メモリセル同志のＯＲやＡＮＤ
等の論理演算は、夫々のメモリセルの情報？別の場所例
えばメモリセル詳で構成される２り間のデータを演算さ
せる様にして行なう、しかし、この様な演算手順では、
メモリセルのデータをこのレジスタに移し変える工程が
必ず必要なため１こ、演算結果を得るのに長い時間を髪
するという問題がありた。

（発明が解決しようとする課唄） 上述した様Ｅこ、従来の２ボートメモリセルｔｉ用した
半導体メモリ装置では、セル内昏こ書き込まれたデータ
を相互ｆこ演算させ、結果を出力するの薔こ際して時間
Ｐ妥するという問題がありた。

本発明は、上記間頂点に６みなさｎ、＊ｂので、データ
間の演算及びその結果を出力するの１こ委する時間の短
縮比を図り、高速性昏こ過した牛導体メモリ！装置及び
この装置に採用する半導体メモリセルを提供する事を目
的とする。

〔発明の構成〕

（課惺を解決する為の手段） 上記目的と達成するために、本涌明は、所定の１立が与
えられた読み出しデータ服と、この読み出しデータ線に
沿って設けられたメモリセル列と各メモリセルに夫々設
けられた読み出し選択線と各メモリセル内に夫々設けら
れて、前記読み出し選択線から読み出し選択信号が入力
するとメモリセルに記憶されたデータ憂こ応じて前記読
み出しデータ線の電位を保持あるいは変化させるゲート
回路とを備え、前記読み出し選択線により前記メモリセ
ル列から所望の複数個のメモリセルを選択し、前記読み
出しデータ線上でこの選ばれた複数個のメモリセルのデ
ータの論理演算を行う事を特徴とする半導体メモリ装仁
覆を機供するものである。

また本発明は、ゲート、ドレイン間が相互に交差接続さ
れた第１．＠２の電界効果トランジスタ及び、この第１
．、第２の電界効果トラ７ジスタのドレインに夫々接続
された負荷手段を備え、データを前記＠１（７）ｌＣ電
界効果トランジスタドレイ／に保持するフリップフロッ
プと、高電位に医たれた抗み出しデータ線にドレインが
接続されゲートが読み出し選択線に接続された第３の゛
電界効果トランジスタ及び、この第３の電界効果トラン
ジスタのソースにドレインが接続されゲートが前記第１
　（７）電界効果トランジスタのドレインに接続され、
ると共にソースが低電位電源蛋こ接続された＠４の電界
効果トランジスタとを備えるゲート回路とを具９１シ、
前記Ｗ読み出し選択線から供給さｎた読み出し選択信号
昏こ従つて前記第３の電界効果トランジスタがオンする
と共に前記データが高電位の際昏こ前記第４の電界効果
トランジスタがオ／する事憂こよ良て前記読み出しデー
タ線から前記第３．第４の電界効果トランジスタを介し
て低電位電源に電流を流し前記読み出しデータ線の電位
を低下させる事を特徴とする半導体メモリセルを提供す
るものである。

（作用） 複数個設けられたメモリセルのうち、読み出し選択信号
によりて選ばれたいくつかりメモリセルは、ゲートが開
いてその出力が１本の抗み出しデータ線＃ＣＭ列して寧
がる。この際１選ばｎたセルのフリップフロップは入力
として慟きまた各セルの出力が撃がりた読み出しデータ
線は出力とじて動く一種の多大力１出力の論理回路が構
成されうる。従つて、読み出し選択信号によつて所望の
セルを選ぶだけで、セル間の情報内容を演算させうる。

（実施例） 本発明の詳細を実施例を用いて説明する。

第１図は本発明の一笑施例に係る半導体メモリ装置を示
すもので％第１図（ａｌはそのメモリセル内個の回路図
、第１図（′ｂ）はその論理回路図を示す。

先ずノーマリオフ観のＧａＡｓ−ＭＥＳＦＥＴ（Ｑ１０
゜（Ｑ２＋）スイッチング用、またノーマリオフ型のＧ
ａＡｓ−ＭＥＳＦＥＴ（Ｑ３ｓ）−（Ｑ４ｔ）を負荷と
して採用し、フリップフロップ回路（１００）が構成さ
れている。このフリップフロップ回路（１００）の接点
（４）、（Ｂｌは、”１″、′０″の相補データを夫々
保持している。

ノーマリオ／をのＧａＡｓ−ＭＥＳＦＥＴであるトラン
スファーゲート（Ｑ５鵞）はゲートに接続された第１の
書き込み選択線（ＷＬＩ）から送られてくる選択信号に
従つて開き、ドレイ／に接続された第１の書き込みデー
タ線（ＢＬＩ）から送られてくるデータを、接点囚＋Ｃ
書き込む様になりている。また同様ｆこ、トランスファ
ーゲート（Ｑ６ｒ）は、第２の書き込み選択線（ＷＬ２
）から送られてくる選択信号＃０従つて開き％＠２の書
き込みデータ線（ＢＬ２）から送られてくるデータを、
接点＋８１に書き込む。

ノーマリオフ型ＧａＡｓ−ＭＥＳＦＥＴ（Ｑ７ｓ）及び
（Ｑ８ｔ）を直列に接続して構成される第１のＡＮＤ回
路（２００）は、Ｒみ出し選択線（ＷＬ３）から入力さ
れる選択信号と接点囚に保持されているデータ間のＡＮ
Ｄ（論理積）出力をＭＥＳＦＥＴ（７θのドレインから
読み出しデータ線（ＢＬ３）＋こ出力する様になりてい
る。この様にＡＮＤ回路はデータを接点囚から読み出し
データ線への一方向のみｆこ出力できる。同様にノーマ
リオフＩＩＩＧａＡｓ−ＭＥＳＦＥＴ（ＱＩＯＩ）及び
（Ｑｌｌ’ｔ）を直列接続してｍ成される２第２　ＧＩ
Ｊ　Ａ　Ｎ　Ｄ回路（３００）　ハ、ａミｆｆ１Ｌ、選
択線（ＷＬ　４　）乃）ら入力される選択信号と接点（
急に保持されていルテータ間ｏｖ　Ａ　Ｎ　Ｄ　出力９
ＭＥＳＦＥＴ（Ｑｌｉｔ）（Ｄドレインからｅｔみ出し
データ線（ＢＬ４）に出力する様る。この様に１個のメ
モリセルは、フリＶプフロップ回路（Ｚｏｏ入第１及び
第２のＡＮＤ回路（２００）。

（３００）及びトランスファーゲート（５亀）、（６重
）から＊改される。

実際にはこのセルは第１表憂こ示すゲート長υ及びゲー
ト幅Ｗの比（Ｗ／Ｌ）の各トランジスタによって構成し
た。

第１表 この様なセルを第１図＋Ｃ）に示すように横に８個（１
＋　）−（Ｉｔ　Ｌ（Ｉｍ　）・・・（１ｍ）＠べてｌ
ワードを８ビツトで表わし、さらｉここの単位ワードを
縦に８個並べた。この櫟にして６４個のメモリセル（１
１）。

（１段）・・・・（２箇）・（２））・・・・（８，）
・（８，）は８ビツト×８ワードのメモリセルアレーを
構成する。これらのメモリセル内の接点（２）に夫々第
２表−こ示すデータが保持されている際の本メモリセル
の動作を以下説明する。反対に各メモリセルの接点■に
は接点（２）とは逆のデータが保持されている。

第　２　我 先ず、２ワード目の８ビｒ）ｆこ全て＠０”を書き込む
には、書き込み選択線（ＷＬｌ、）＃こ書き込み選択磐
号を与えて各メモリセル（２ｒ　）−（２＊　Ｌ（２ｇ
　）・（２４）−（２！　）−（２ｅ）−（２ｙ）−（
２ｍ）の接点（２）側のトランスファーゲートを開ける
。この状態にして詔き書き込みデータ線（ＢＬＩＢ　）
　、　（ＢＬＩｇ　）　、（ＢＬＩｓ）　−（ＢＬｌ＆
　　）、（ＢＬＩＩ　　）、（ＢＬＩＢ　　）、（Ｂｌ
、１丁　）。

（ＢＬｉ、）から夫々１０ｍを入力する事により２ワー
ド目の８ビνトを構成する全セルは＠０″をセル内の接
点（２）ｌこ書き込みこれを保持する。接点（Ｂ側につ
いても同様に行う事ができる。

次に、■ワード目の８ビツトと％　２ワード目の８ビツ
トの内容を読み出すと同ｉｉ’ｌこ演算する際の動作を
さら番こ説明する。ｌビット目と２ビツト目を選ぶ為ｆ
ｃ、＠み出し選択線（ＷＬ　３１　）　、　（ＷＬ３ｔ
）から挽み出し選択信号が谷セル（１１）−（１！　）
−（Ｉｓ　）−（ｌａ　）−（Ｉｇ　）−（Ｉｓ　）−
（ｌｙ　）−（１ｍ　）・（２ｓ　　）−（２ｍ　　）
−（２ｍ　　）−（２番　）−（２ｖ　　）−（２ｓ　
　）　　・（２ｙ　）　−（２ｍ　）に供給され、各セ
ル中の２人力ＡＮＤ回路の一方のゲートが開く。この状
態での暁み出しデータ線（ＢＬ３．）とこれに接続され
たセル（Ｉｓ）−（２））間の等価回路が第１図は）で
ある。この様にプルアップ回路（１０）を介して電源に
接続されたデータ線（ＢＬ３１）に２つのセルを接続す
る事でこの回路は＠１図（ｅ）に示す様に％　２つのフ
リップフロＶプ（ＦＦｓ　）　−（ＦＦ！　）’Ｅ大入
力しデータ線（ＢＬ　３　＋）を出力とする２人力ｌ出
力のワイヤードＮＯＲ回路となる。同様ｔこして他の対
応するビットのセル間にこのワイヤードＮＯＲ回路がＩ
ｌ！を戊される。従って読み出しデータ線（ＢＬ３．）
、（ＢＬ３電）。

（ＢＬ”ｓ　）−（ＢＬ３４　）−（ＢＬ３１　）−（
ＢＬ３＋１　）−（ＢＬ３．　）　、　（ＢＬ、３ｍ　
）には第３我で示す各（ＦＦ）間のデータのＮＯＲ論理
が施された直が出力される。

第３表 第１図げ）に示した本実施例のＲＡＭのブロック図から
判る様にこれらの演算結果は、メモリセルアレイ内の各
読み出しデータ線を通りでＩ１０データ用ラッチ回路に
一時保持された後、ＲＡＭの外部に出力される様になり
ている。

以上は％　（ＦＦ）の接点（２）に保持されたデータを
読み出したが、全く同様にして、接点ａ＠ｌこ保持され
たデータの読み出しを行う事ができる。この場合、読み
出し選択線（ＷＬ４＋　）−（ＷＬ４ｔ）を用いて各セ
ルを動作させ、各セルの演算結果を読み出しデータ線（
ＢＬ４１）−（ＢＬ４ｔ　）−（ＢＬ４ｍ）。

（ＢＬ４４　）　−（ＢＬ４ｓ　）　−（ＢＬ４ｇ　）
　−（ＢＬ４？）　−（ＢＬ４ｍ）から出力する。接点
（４）側の場合と異なる点は、接点０のデータは接点囚
の逆相となりている事だけである。従つて、接点（２）
疹ζ保持されているデータを基準に第１図（ｅ）と同様
な論理回路を組み立てると、セル（Ｉｇ　）−（２ｔ　
）接点（鴎と、読み出しデータ線（ＢＬ４ｓ　）間の論
理回路は、第１図（ｇ）の回路となる。この回路は、各
フリップフロＶプ（ＦＦＩ）。

（ＦＦ２）の２つの接点（８を入力とし、読み出しデー
タ線（ＢＬ４ｔ　）’＆−出力する２人力ｌ出力のＡＮ
Ｄ回路である。

以上の様に１ビット目と２ビツト目のメモリセル内のデ
ータ間を演算させるには、接点（２）側のデータを読み
出しデータ線ｆこ出力する事ｌこより２つのデータ間の
ＮＯＲ論理を取る事ができ、また接点０側のデータを読
み出しデータ線に出力する事で第３表に示すようにデー
タ間のＡＮＤ論理？取る事が可能となる。

接点（２）のデータによって得られたＮＯＲ論理の結果
は、所望１こよりて設けられたインバーター回路を通う
て反転し、ＯＲ論理出力になりうる。また、同様に接点
■から得られたＡＮＤ論理の結果は、インバータ回路ｆ
こよりて反転しＮＡＮＤ論理出力蛋ζなる。この様に８
本メモリ装置の貌み出しデータ線にインバータ回路を接
続し、ＮＯＲやＡ　Ｎ　Ｄ　ｃｖＦｉａ理結果を反転す
る事番ζより、ＯＲ。

ＮＡＮＤ（７）＊理演算を行う事ができる。

ここでは、１ワード目と２ワード目の演算を行わせるの
に、２人力ｌ出力のワイヤードＮＯＲ或はＡＮＤ回路を
形成したが、これに限る事はない。

例えば、ｌワードから４ワー）°目の間の演算は。

各セルを読み出し選択線で呼び出し、夫々のセル間を読
み出しデータ線で結んでワイヤード化し。

各ワードの同一ビットを表わすセル内のデータを入力読
み出しデータ線を出力とする４人力１出力のワイヤード
Ｎ０Ｒ−？ＡＮＤＡＮＤ回路して行う。

この様にして複数ビット間の演算は、読み出し選択線で
各セルを呼び出すだけで１行う事ができる。

以上の様ｌこ５本半導本メモリ！纜ｌこおいては。

相互のデータを演算させたい所望のビットを読み出し選
択線によって選ぶだけで、そのビット間で対応する各ワ
ードのメモリセルのＦＦのデータ保持部（接点Ａ及びＢ
）を夫々入力とし、読み出しデータ線を出力とする多入
力ｌ出力のＡＮＤ或はＮＯＲ回路がｍ成され、各データ
間のＡＮＤ出力或はＮ０Ｒ１ｆｌ力を直接得る事が可能
なのである。

実際に試作したこのＲＡＭは、電源電圧（ＶＤＤ）２ｖ
とした際、アクセス時間１．５ｎｓ−書き込みパルス幅
１．５ｎｓで動作する事ができた。また、このＲＡＭは
、全てのデータを読み出すと共にそのＯＲ出力を得るの
醗こ、アクセス時間１．３　ｎ　ｓで行う事カできた。

比較の為に、第２図ｔζ示したメモリセルで同様のＲＡ
Ｍを製作してその性能を調べたところ、メモリセル内の
全データのＯＲ出力を得るのに１．５１Ｓとなり、演算
に時間を要した。

上記実施例では、２個のノーマリオフ型ＧａＡａＭＥＳ
ＦＥＴを直列に接続してＡＮＤ回路を構成したが、この
代わりに、デュアルゲートノーマリオフ型ＧａＡｓＭＥ
ＳＦＢＴｆＦｆ’ＪＣ１ても良い。また、ＡＮＤ回路の
５ちｓ　　（Ｑ８＋　）のゲートを接点囚ではなく接点
（日に接続しても良い。この場合には、　　（ＱＩＯＩ
）のゲートを接点（２）に゛接続する。（ＦＦ）の（Ｑ
３Ｉ）−（Ｑ４ｚ）の代わりに負荷として抵抗と用いて
も良い。

トランジスターはＧａΔ５ＩＶＩＥＳＦＥＴに限らず他
のＦＥＴ例えばＭＯ８ＦＥＴ’ｅ採用しても良い。

本発明は上記実施例のＲＡＭ４（限らず、例えばレジス
ターファイルやＲＯＭ−９４ζも適用する事ができる。

尚５本発明はその主旨を逸脱しない範囲にて橿々変形し
て実施する事ができる。

〔発明の効果〕

本発明の・１戎により、選択信号によって所望のメモリ
セル２選ぶだけで各セル間の演算結果を読出データ線に
出力させ、演算に反する時間の短縮化ｅ図りた簡単体メ
モリ？提供する事ができる。

【図面の簡単な説明】

第１図は本活明の一実施例を示す図、第２図は従来例を
示す図である。 Ｑ１＋　−Ｑ２＋　・”ノーマリオフ型Ｇ　ａ　Ａ　ｓ
　ＭＥＳＦＥＴ　。 Ｑ３＋　、Ｑ４ｔ　・・・ノーマリオｙａＧａＡｓＭＥ
ＳＦＥＴ。 Ｑ５１．Ｑ６．・・ツーマリオン型Ｇ　ａ　Ａ　！Ｉ　
Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　ｂＱ７＋　、Ｑ８ｔ　、Ｑｌ
ｏｔ　、Ｑｌｌｃ　”’ノーマリオフ型ＧａＡＢΔＩＥ
ＳＦＥＴ、　Ｑ９＋　−Ｑ１２＋　・＝ノーマリオンｆ
ｆ１ＧａＡｓΔ１ＥＳＦＥＴ、ＢＬｌ、８Ｌ２・・・′
□ｆき込みデータ線、　ＢＬ３゜ＢＬ４・・・読み出し
データ１藏、ＷＬｌ、ＷＬ２・・・誓き込み選択？Ｌ　
ＷＬ３．ＷＬ４・・・抗み出し選択線。 代理人　弁理士　　則　近　憲　右 同　　　　　　　　松　　山　　光　　２第　１　図 第１図

Claims (5)

【特許請求の範囲】
1. （１）所定の電位が与えられた読み出しデータ線と、こ
   の読み出しデータ線に沿って設けられたメモリセル列と
   、各メモリセルに夫々設けられた読み出し選択線と、各
   メモリセル内に夫々設けられ、前記読み出し選択線から
   読み出し選択信号が入力するとメモリセルに記憶された
   データに応じて前記読み出しデータ線の電位を保持ある
   いは変化させるゲート回路とを備え、前記読み出し選択
   線により前記メモリセル列から所望の複数個のメモリセ
   ルを選択し前記読み出しデータ線上でこの選ばれた複数
   個のメモリセルのデータの論理演算を行う事を特徴とす
   る半導体メモリ装置。
2. （２）前記ゲート回路はＡＮＤ回路である事を特徴とす
   る請求項１記載の半導体メモリ装置。
3. （３）読み出しデータ線は負荷を介して電源に接続され
   、ゲート回路がドライバーを構成して成ることを特徴と
   する請求項１記載の半導体メモリセル装置。
4. （４）ゲート、ドレイン間が相互に交差接続された第１
   、第２の電界効果トランジスタ及び、この第１、第２の
   電界効果トランジスタのドレインに夫々接続された負荷
   手段を備え、データを前記第１の電界効果トランジスタ
   のドレインに保持するフリップフロップと、電位に保た
   れた読み出しデータ線にドレインが接続されゲートが読
   み出し選択線に接続された第３の電界効果トランジスタ
   及び、この第３の電界効果トランジスタのソースにドレ
   インが接続され、ゲートが前記第１の電界効果トランジ
   スタのドレインに接続されると共にソースが低電位電源
   に接続された第４の電界効果トランジスタとを備えるゲ
   ート回路とを具備し、前記読み出し選択線から供給され
   た読み出し選択信号に従って前記第３の電界効果トラン
   ジスタがオンすると共に前記データが高電位の際に前記
   第４の電界効果トランジスタがオンする事によって前記
   読み出しデータ線から前記第３、第４の電界効果トラン
   ジスタを介して低電位電源に電流を流し前記読み出しデ
   ータ線の電位を低下させる事を特徴とする半導体メモリ
   セル。
5. （５）前記第１乃至第４の電界効果トランジスタはＧａ
   Ａｓを形成母体とするショットキーゲート型電界効果ト
   ランジスタである事を特徴とする請求項４記載の半導体
   メモリセル。