CN102820053B - 静态随机存取存储器装置及其存取方法 - Google Patents

Abstract

本发明提供静态随机存取存储器装置及其存取方法，其中静态随机存取存储器装置包括：存储器单元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及复用单元，耦接于读位线、写位线及互补写位线，当来自数据驱动器的输入信号未选择存储器单元以写入而读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至写位线与互补写位线，其中第一逻辑电压和第二逻辑电压代表来自存储器单元中储存的逻辑状态，且第一逻辑电压与第二逻辑电压相反。通过利用字线驱动单元首先触发读字线，继而触发写字线，从而使得存储器单元中的逻辑状态不会因半导体工艺的改变而失真。

Description

静态随机存取存储器装置及其存取方法

技术领域

本发明有关于静态随机存取存储器，尤其涉及能够防止产生稳定性问题的静态随机存取存储器，例如防止写操作时产生静态噪声容限(noise margin)问题。

背景技术

当前在半导体和电子工业中倾向于制作更小、更快且消耗更少电力的存储器装置。这些倾向的一个原因是生产相对更小巧且便携的个人装置有赖于电池电力。此外，为了更小巧且便携，个人装置也需要增加内存及更强的计算能力与更快的计算速度。鉴于所有这些倾向，在工业中有一个不断增加的要求，即要求利用更小巧、更快且更低电力功耗的存储器单元和晶体管提供存储器装置的核心功能。

例如半导体存储器可以划分为易失性随机存取存储器(Random Access Memories，RAM)或非易失性只读存储器(Read Only Memories，ROM)，其中RAM可以是静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)，主要不同在于它们存储位状态(state)的方式。举例来说，对于一个SRAM，每个存储器单元包括实现双稳锁存器(bistable latch)的基于晶体管(transistor-based)的电路，双稳锁存器有赖于晶体管增益及正反馈(例如加强)以便其能够只假设两个可能的状态中的一个，也就是开(状态1)或关(状态2)。仅能通过利用电压或其它外部刺激(stimuli)程序化锁存器或引发(induce)锁存器从一个状态改变为另一个状态。由于写入到存储器单元中的状态将被保留直到对存储器单元再程序化，因此这样的措施可以满足存储器单元的需要。

另一方面，DRAM实现一电容器，充电或放电该电容器以储存单元的开(状态1)或关(状态2)。然而随着电容器放电，必须周期性地更新DRAM。并且，一般来说，双稳锁存器在两个状态之间的切换比对电容器充电或放电所花费的时间快得多。

SRAM是可以满足特定应用类型的一种存储器类型。

发明内容

为了解决存储器单元的逻辑状态因半导体工艺改变而产生稳定性的问题，本发明提出静态随机存取存储器装置及其存取方法。

本发明还揭示了一种静态随机存取存储器装置，包括：存储器单元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及复用单元，耦接于所述读位线、所述写位线及所述互补写位线，当来自数据驱动器的输入信号未选择所述存储器单元以写入而所述读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压和所述第二逻辑电压代表来自所述存储器单元中储存的逻辑状态，其中所述第一逻辑电压与所述第二逻辑电压相反。

本发明还揭示了一种静态随机存取存储器装置的存取方法，其中所述静态随机存取存储器装置包括存储器单元，所述存储器单元耦接于读字线、写字线、读位线、写位线及互补写位线，所述方法包括：在第一时间间隔内触发所述读字线；在所述第一时间间隔内，将第一逻辑电压与第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压与所述第二逻辑电压代表来自数据驱动器的输入信号；以及在所述第一时间间隔内触发所述写字线，以将所述写位线上的所述第一逻辑电压与所述互补写位线上的所述第二逻辑电压写入所述存储器单元。

通过利用字线驱动单元首先触发读字线，继而触发写字线，从而使得存储器单元中的逻辑状态不会因半导体工艺的改变而失真。

附图说明

图1是SRAM的一个实施例的示意图。

图2是SRAM的另一个实施例的图示。

图3是根据本发明说明SRAM的读周期的时序图。

图4是根据本发明说明SRAM的写周期的时序图。

图5是SRAM的另一个实施例的示意图。

图6是SRAM的另一个实施例的示意图。

具体实施方式

说明书后续描述为实施本发明的较佳实施方式，但是该描述为说明本发明之一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视前附权利要求所界定者为准。

图1是SRAM 100A的一个实施例的示意图，SRAM 100A主要包括存储器单元BC1和BC2、写位线(bit line)WBL1和WBL2、互补(complementary)写位线和读位线RBL1和RBL2、读字线RWL、写字线WWL及字线驱动单元10。每个存储器单元BC1(也称第一存储器单元)和存储器单元BC2(也称第二存储器单元)能够储存一位的逻辑状态，其中存储器单元BC1包括晶体管M1~M8，存储器单元BC2包括晶体管M9~M16，且存储器单元BC1和BC2还可作为8T SRAM存储器单元。

晶体管M1包括第一端、第二端及控制端，其中第一端耦接于写位线WBL1(也称第一写位线)，第二端耦接于节点N1，控制端耦接于写字线WWL。晶体管M2包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于节点N1，控制端耦接于节点N2。晶体管M3包括第一端、第二端及控制端，其中第一端耦接于节点N1，第二端耦接于接地电压Gnd，控制端耦接于节点N2。晶体管M4包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于节点N2，控制端耦接于节点N1。

晶体管M5包括第一端、第二端及控制端，其中第一端耦接于节点N2，第二端耦接于接地电压Gnd，控制端耦接于节点N1。晶体管M6包括第一端、第二端及控制端，其中第一端耦接于节点N2，第二端耦接于互补写位线(也称第一互补写位线)，控制端耦接于写字线WWL。连接晶体管M2~M5实施一锁存器以储存一位的状态。晶体管M7包括第一端、第二端及控制端，其中第一端耦接于晶体管M8，第二端耦接于接地电压Gnd，控制端耦接于节点N2。晶体管M8包括第一端、第二端及控制端，其中第一端耦接于读位线RBL1(也称第一读位线)，第二端耦接于晶体管M7，控制端耦接于读字线RWL。例如，晶体管M2和M3实现一反相器(inverter)，晶体管M4和M5实现另一反相器，且晶体管M2~M5可作为锁存器。

晶体管M9包括第一端、第二端及控制端，其中第一端耦接于写位线WBL2(也称第二写位线)，第二端耦接于节点N3，控制端耦接于写字线WWL。晶体管M10包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于节点N3，控制端耦接于节点N4。晶体管M11包括第一端、第二端及控制端，其中第一端耦接于节点N3，第二端耦接于接地电压Gnd，控制端耦接于节点N4。晶体管M12包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于节点N4，控制端耦接于节点N3。

晶体管M13包括第一端、第二端及控制端，其中第一端耦接于节点N4，第二端耦接于接地电压Gnd，控制端耦接于节点N3。晶体管M14包括第一端、第二端及控制端，其中第一端耦接于节点N4，第二端耦接于互补写位线(也称第二互补写位线)，控制端耦接于写字线WWL。连接晶体管M10~M13实施一锁存器以储存一位的状态。晶体管M15包括第一端、第二端及控制端，其中第一端耦接于晶体管M16，第二端耦接于接地电压Gnd，控制端耦接于节点N4。晶体管M16包括第一端、第二端及控制端，其中第一端耦接于读位线RBL2(也称第二读位线)，第二端耦接于晶体管M15，控制端耦接于读字线RWL。例如，晶体管M10和M11实现一反相器，晶体管M12和M13实现另一反相器，且晶体管M10~M13可作为锁存器。

如下论述在读周期中存储器单元BC1的运作。首先，触发(activate)读字线RWL，例如将读字线RWL拉至逻辑高(即电源电压Vdd)，根据储存在锁存器(即晶体管M2~M5)中的状态，将读位线RBL1保持在逻辑高或拉至逻辑低(即接地电压Gnd)。例如，当存储器单元BC1中储存的逻辑状态是逻辑高时(即节点N1上的逻辑电压等级是在逻辑高且节点N2上的逻辑电压等级在逻辑低)，则读位线RBL1保持在逻辑高。反之，当存储器单元BC1中储存的逻辑状态是逻辑低时(即节点N1上的逻辑电压等级在逻辑低且节点N2上的逻辑电压等级在逻辑高)，则读位线RBL1被拉至逻辑低。存储器单元BC2与存储器单元BC1在读周期中的运作相似，此处为简洁不再赘述。

如下论述在写周期中存储器单元BC1的运作。首先，将写位线WBL1和互补写位线分别拉至逻辑高和逻辑低，之后字线驱动单元10触发写字线WWL(即将写字线WWL拉至逻辑高)。相应地，导通晶体管M1和M6，且将节点N1和节点N2分别拉至逻辑高和逻辑低，即由晶体管M2~M5构成的锁存器储存一位的逻辑“1”。反之，当写位线WBL1和互补写位线分别拉至逻辑低和逻辑高时，节点N1和节点N2分别拉至逻辑低和逻辑高，即由晶体管M2~M5构成的锁存器储存一位的逻辑“0”。

由于在触发写字线WWL写入存储器单元BC1期间，存储器单元BC2的WWL也被触发，而写位线WBL2和互补写位线拉至逻辑高，因此储存在存储器单元BC2中的逻辑状态可能会因半导体工艺改变(process variation)而失真(即稳定性问题，比如静态噪声容限问题)。

图2是SRAM的另一个实施例的图示。如图所示，SRAM 100B与图1中所示的SRAM 100A相似，不同之处仅在于所增加的两个复用(multiplexing)单元MUA1和MUA2，用于防止写操作导致的稳定性问题。存储器单元BC1和BC2的组件和连接与图1中所示相似，此处为简洁不再赘述。复用单元MUA1(也称第一复用单元)耦接于写位线WBL1、互补写位线读位线RBL1和选择信号SEL1，且复用单元MUA2(也称第二复用单元)耦接于写位线WBL2、互补写位线读位线RBL2和选择信号SEL2。

复用单元MUA1将写位线WBL1和互补写位线保持在相反的逻辑电压等级，同理，复用单元MUA2将写位线WBL2和互补写位线保持在相反的逻辑电压等级。此外，复用单元MUA1根据输入信号DIN1或者存储器单元BC1中储存的逻辑状态决定写位线WBL1和互补写位线的逻辑电压等级，其中输入信号DIN1代表来自另一数据驱动器(图中未示)的逻辑状态。相似地，复用单元MUA2根据输入信号DIN2或者存储器单元BC2储存的逻辑状态决定写位线WBL2和互补写位线的逻辑电压等级，其中输入信号DIN2代表来自一个数据驱动器(图中未示)的逻辑状态。

图3是根据本发明说明SRAM的读周期的时序图。如下一并参照图2和图3论述SRAM 100B的详细运作。在读周期RC期间，字线驱动单元10(如图1和图2所示)触发(即拉高)读字线RWL，之后根据存储器单元BC1中储存的逻辑状态将读位线RBL1保持在逻辑高或拉至逻辑低，且根据存储器单元BC2中储存的逻辑状态将读位线RBL2保持在逻辑高或拉至逻辑低。

例如，触发读字线RWL之后，当存储器单元BC1中所储存的逻辑状态为逻辑低(即节点N1的逻辑电压等级为逻辑低且节点N2的逻辑电压等级为逻辑高)且存储器单元BC2中所储存的逻辑状态为逻辑高时(即节点N3的逻辑电压等级为逻辑高且节点N4的逻辑电压等级为逻辑低)，则将读位线RBL1拉至逻辑低且读位线RBL2保持在逻辑高，如图3所示。另一种情况，当存储器单元BC1中所储存的逻辑状态为逻辑高(即节点N1的逻辑电压等级为逻辑高且节点N2的逻辑电压等级为逻辑低)且存储器单元BC2中所储存的逻辑状态为逻辑低时(即节点N3的逻辑电压等级为逻辑低且节点N4的逻辑电压等级为逻辑高)，将读位线RBL1保持在逻辑高且读位线RBL2拉至逻辑低。而且，若读位线RBL1和RBL2均保持在逻辑高，则存储器单元BC1和BC2中所储存的逻辑状态均为逻辑高。此外，若读位线RBL1和RBL2均被拉至逻辑低，则存储器单元BC1和BC2中所储存的逻辑状态均为逻辑低。

图4是根据本发明说明SRAM的写周期的时序图。如下一并参照图2和图4论述SRAM 100B的详细运作。在写入存储器单元BC2的写周期WC期间，字线驱动单元10则于第一时间间隔内触发读字线RWL，且字线驱动单元10接着在第一时间间隔中的第二时间间隔内触发写字线WWL，以将输入信号DIN2写入存储器单元BC2。当分别触发和撤消(deactivate)选择信号SEL1和SEL2时，复用单元MUA1根据存储器单元BC1中储存的逻辑状态决定写位线WBL1和互补写位线上的逻辑电压等级，且复用单元MUA2根据输入信号DIN2决定写位线WBL2和互补写位线上的逻辑电压等级。

特定地，字线驱动单元10在写周期WC期间首先触发读字线RWL，当存储器单元BC1中储存的逻辑状态为逻辑低时，将读位线RBL1拉至逻辑低，且复用单元MUA1相应地将写位线WBL1和互补写位线分别拉至逻辑低和逻辑高。反之，若存储器单元BC1中储存的逻辑状态为逻辑高，则复用单元MUA1将写位线WBL1和互补写位线分别拉至逻辑高和逻辑低。也就是，当存储器单元BC1中储存的逻辑状态为逻辑低时，写位线WBL1会被拉至逻辑低，且当存储器单元BC1中储存的逻辑状态为逻辑高时，写位线WBL1会被拉至逻辑高，也就是说，复用单元MUA1将第一逻辑电压(即存储器单元BC1中储存的逻辑状态)输出至读位线RBL1，且复用单元将读位线RBL1上的第一逻辑电压反馈至写位线WBL1，且将与写位线WBL1相反的逻辑电压(即第二逻辑电压)应用至互补写位线也就是根据RBL1的逻辑状态保持BC1中储存的逻辑状态。

同时，由于触发了选择信号SEL2，因此当输入信号DIN2代表低逻辑状态时，复用单元MUA2分别将写位线WBL2和互补写位线拉至逻辑低和逻辑高，也就是说，写位线WBL2的逻辑状态(即第三逻辑电压)和互补写位线的逻辑状态(即第四逻辑电压)代表来自料驱动器的输入信号DIN2。反之，若输入信号DIN2代表高逻辑状态，复用单元MUA2则将写位线WBL2和互补写位线分别拉至逻辑高和逻辑低。

接着，字线驱动单元10触发写字线WWL，导通晶体管M9和M14，将节点N3和N4分别拉至逻辑高和逻辑低，即输入信号DIN2代表写入存储器单元BC2的高逻辑状态，也就是说，写位线WBL2上的第三逻辑电压逻辑高(逻辑高)和互补写位线上的第四逻辑电压逻辑低(逻辑低)被写入至存储器单元BC2。当触发写字线WWL时，导通晶体管M1和M6，由于写位线WBL1和互补写位线分别为逻辑低和逻辑高且节点N1和节点N2分别为逻辑低和逻辑高，因此存储器单元BC1中储存的逻辑状态保持在逻辑低，也就是说，存储器单元BC1中储存的低逻辑状态由写位线WBL1上的第三逻辑电压(逻辑低)和互补写位线上的第四逻辑电压(逻辑高)所保持。

然后，字线驱动单元10依次撤消(即拉低)写字线WWL及读字线RWL，以及接着撤消选择信号SEL2。在写周期WC结束之前，读位线RBL1和RBL2均被拉至逻辑高，于是复用单元MUA1将写位线WBL1和互补写位线分别拉至逻辑高和逻辑低，且复用单元MUA2将写位线WBL2和互补写位线分别拉至逻辑高和逻辑低。

相似地，在存储器单元BC1的写周期WC内，当分别触发和撤消选择信号SEL1和SEL2时，复用单元MUA1根据输入信号DIN1决定写位线WBL1和互补写位线上的电压等级，且复用单元MUA2根据存储器单元BC2中储存的逻辑状态决定写位线WBL2和互补写位线上的电压等级。SRAM 100B在写入存储器单元BC1与写入存储器单元BC2的写周期WC内的详细运作相似，此处为简洁不再赘述。

也就是说，当由输入信号选择存储器单元BC1/BC2以写入时，则由相应的复用单元将未选择的存储器单元BC2/BC1中储存的逻辑状态保持住，其中输入信号代表来自数据驱动器的逻辑状态。因此，储存在未选择的存储器单元BC2/BC1中的逻辑状态不会因半导体工艺改变而失真。需要注意的是，由于复用单元MUA1和MUA2能够防止在写周期内的半导体工艺改变而导致的失真，因此，字线驱动单元10通过利用电源电压Vdd或高于电源电压Vdd的电压触发写字线WWL，由此提高写入的写速度和成功率。

图5是SRAM的另一个实施例的示意图。如图所示，SRAM 100C与图2中的SRAM 100B相似，不同之处仅在于复用单元MUB1由反相器INV1和两个三态(tri-state)缓冲器TRB1和TRB2实现，且复用单元MUB2由反相器INV4和两个三态缓冲器TRB3和TRB4实现。

反相器INV1包括输入端和输出端，其中输入端耦接于互补写位线输出端耦接于写位线WBL1。三态缓冲器TRB1包括输入端、输出端和控制端，其中输入端耦接于读位线RBL1，输出端耦接于互补写位线且控制端耦接于选择信号SEL1。三态缓冲器TRB2包括输入端、输出端和控制端，其中输入端耦接于输入信号DIN1，输出端耦接于互补写位线且控制端耦接于选择信号SEL1，其中输入信号DIN1代表数据驱动器的逻辑状态。当输入信号DIN1未选择存储器单元BC1以写入时，则分别使能(enable)和禁用(disable)三态缓冲器TRB1与三态缓冲器TRB2，且输入信号DIN1选择存储器单元BC1以写入时，则分别禁用和使能三态缓冲器TRB1与三态缓冲器TRB2。反相器INV4包括输入端和输出端，其中输入端耦接于互补写位线输出端耦接于写位线WBL2。三态缓冲器TRB3包括输入端、输出端和控制端，其中输入端耦接于读位线RBL2，输出端耦接于互补写位线且控制端耦接于选择信号SEL2。三态缓冲器TRB4包括输入端、输出端和控制端，其中输入端耦接于输入信号DIN2，输出端耦接于互补写位线且控制端耦接于选择信号SEL2。

SRAM 100C与图2中所示的SRAM 100B在读周期RC内的详细运作是相似的，此处为简洁不再赘述。如下参考图4和图5论述在写周期中SRAM 100C的详细运作。

首先，字线驱动单元10(如图1和图2所示)在写周期WC内触发读字线RWL，且当撤消选择信号SEL1时，禁用复用单元MUB1中的三态缓冲器TRB2，以根据存储器单元BC1中储存的逻辑状态决定写位线WBL1和互补写位线的电压等级。例如，当存储器单元BC1中储存的逻辑状态为逻辑低时将读位线RBL1拉至逻辑低。因此，三态缓冲器TRB1将互补写位线拉至逻辑高且反相器INV1将写位线WBL1拉至逻辑低。反之，若存储器单元BC1中储存的逻辑状态为逻辑高，则三态缓冲器TRB1将互补写位线拉至逻辑低且反相器INV1将写位线WBL1拉至逻辑高。

同时，由于触发了选择信号SEL2，因此禁用复用单元MUB2中的三态缓冲器TRB3，以便根据输入信号DIN2决定写位线WBL2和互补写位线的电压等级。例如，当输入信号DIN2为逻辑低时，三态缓冲器TRB4将互补写位线拉至逻辑高且反相器INV4将写位线WBL2拉至逻辑低。反之，若输入信号DIN2为逻辑高，则三态缓冲器TRB4将互补写位线拉至逻辑低且反相器INV4将写位线WBL2拉至逻辑高。

接着，字线驱动单元10触发写字线WWL，导通存储器单元BC2中的晶体管M9和M14，将节点N3和N4分别拉至逻辑高和逻辑低，即输入信号DIN2写入存储器单元BC2。同时，当触发写字线WWL时，导通存储器单元BC1中的晶体管M1和M6。由于写位线WBL1和互补写位线分别为逻辑低和逻辑高且节点N1和节点N2分别为逻辑低和逻辑高，因此存储器单元BC1中储存的逻辑状态保持在逻辑低。

然后，字线驱动单元10依次撤消(即拉低)写字线WWL及读字线RWL，以及接着撤消选择信号SEL2且将读位线RBL1和RBL2均拉至逻辑高。此时，由于选择信号SEL1和SEL2均被撤消且读位线RBL1和RBL2均被拉至逻辑高，因此，三态缓冲器TRB1和TRB3将互补写位线和拉至逻辑低，且反相器INV1和INV4将写位线WBL1和WBL2拉至逻辑高。当分别触发和撤消选择信号SEL1和SEL2时，SRAM 100C在写周期WC内的详细运作和前述相似，此处为简洁不再赘述。

因此，当由输入信号选择存储器单元BC1/BC2写入时，则由相应的复用单元将未选择的存储器单元BC2/BC1中储存的逻辑状态保持住。于是，储存在未选择的存储器单元BC2/BC1中的逻辑状态不会因半导体工艺改变而失真。

图6是SRAM的另一个实施例的示意图。如图所示，SRAM 100D与图2中的SRAM 100B相似，不同之处仅在于复用单元MUC1由晶体管M17~M26实现且复用单元MUC2由晶体管M27~M36实现。晶体管M17和M18形成反相器，且晶体管M19~M26形成两个三态缓冲器。晶体管M17包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于写位线WBL1，控制端耦接于互补写位线晶体管M18包括第一端、第二端及控制端，其中第一端耦接于写位线WBL1，第二端耦接于接地电压Gnd，控制端耦接于互补写位线

晶体管M19包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于晶体管M20，控制端耦接于选择信号YSEL1。晶体管M20包括第一端、第二端及控制端，其中第一端耦接于晶体管M19的第二端，第二端耦接于互补写位线控制端耦接于读位线RBL1。晶体管M21包括第一端、第二端及控制端，其中第一端耦接于互补写位线第二端耦接于晶体管M22，控制端耦接于读位线RBL1。晶体管M22包括第一端、第二端及控制端，其中第一端耦接于晶体管M21的第二端，第二端耦接于接地电压Gnd，控制端耦接于选择信号YSEL1的互补信号

晶体管M23包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于晶体管M24，控制端耦接于互补信号晶体管M24包括第一端、第二端及控制端，其中第一端耦接于晶体管M23的第二端，第二端耦接于互补写位线控制端耦接于输入信号DIN1。晶体管M25包括第一端、第二端及控制端，其中第一端耦接于互补写位线第二端耦接于晶体管M26，控制端耦接于输入信号DIN1。晶体管M26包括第一端、第二端及控制端，其中第一端耦接于晶体管M25的第二端，第二端耦接于接地电压Gnd，控制端耦接于选择信号YSEL1。

晶体管M27包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于写位线WBL2，控制端耦接于互补写位线晶体管M28包括第一端、第二端及控制端，其中第一端耦接于写位线WBL2，第二端耦接于接地电压Gnd，控制端耦接于互补写位线

晶体管M29包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于晶体管M30，控制端耦接于选择信号YSEL2。晶体管M30包括第一端、第二端及控制端，其中第一端耦接于晶体管M29的第二端，第二端耦接于互补写位线控制端耦接于读位线RBL2。晶体管M31包括第一端、第二端及控制端，其中第一端耦接于互补写位线第二端耦接于晶体管M32，控制端耦接于读位线RBL2。晶体管M32包括第一端、第二端及控制端，其中第一端耦接于晶体管M31的第二端，第二端耦接于接地电压Gnd，控制端耦接于选择信号YSEL2的互补信号

晶体管M33包括第一端、第二端及控制端，其中第一端耦接于电源电压Vdd，第二端耦接于晶体管M34，控制端耦接于互补信号晶体管M34包括第一端、第二端及控制端，其中第一端耦接于晶体管M33的第二端，第二端耦接于互补写位线控制端耦接于输入信号DIN2。晶体管M35包括第一端、第二端及控制端，其中第一端耦接于互补写位线第二端耦接于晶体管M36，控制端耦接于输入信号DIN2。晶体管M36包括第一端、第二端及控制端，其中第一端耦接于晶体管M35的第二端，第二端耦接于接地电压Gnd，控制端耦接于选择信号YSEL2。

SRAM 100D与图2中所示的SRAM 100B在读周期RC内的详细运作是相似的，此处为简洁不再赘述。如下论述SRAM 100D在写入存储器单元BC2的写周期WC中的详细运作。

首先，字线驱动单元10(如图1和图2所示)在写周期WC内触发读字线RWL，且由于选择信号YSEL1及其互补信号分别为逻辑低和逻辑高(即撤消选择信号YSEL1)，因此禁用晶体管M23~M26所形成的三态缓冲器，以根据存储器单元BC1中储存的逻辑状态决定写位线WBL1和互补写位线的电压等级。

例如，当存储器单元BC1中储存的逻辑状态(即节点N1的电压等级)为逻辑低时，将读位线RBL1拉至逻辑低，因此，晶体管M19和M20将互补写位线拉至逻辑高且晶体管M18将写位线WBL1拉至逻辑低。也就是说，复用单元MUC1将读位线RBL1的逻辑状态反馈至写位线WBL1。反之，若存储器单元BC1中储存的逻辑状态为逻辑高，则晶体管M21和M22将互补写位线拉至逻辑低且晶体管M17将写位线WBL1拉至逻辑高。也就是说，复用单元MUC1将读位线RBL1的逻辑状态反馈至写位线WBL1。

同时，由于选择信号YSEL2及其互补信号分别为逻辑高和逻辑低(即触发选择信号YSEL2)，因此禁用晶体管M29~M32所形成的三态缓冲器，以根据输入信号DIN2决定写位线WBL2和互补写位线的电压等级。例如，当输入信号DIN2代表逻辑低状态时，晶体管M33和M34将互补写位线拉至逻辑高且晶体管M28将写位线WBL2拉至逻辑低。反之，若输入信号DIN2代表逻辑高状态，晶体管M35和M36将互补写位线拉至逻辑低且晶体管M27将写位线WBL2拉至逻辑高。

接着，字线驱动单元10触发写字线WWL，导通存储器单元BC2中的晶体管M9和M14，将节点N3和N4分别拉至逻辑高和逻辑低，即输入信号DIN2代表写入存储器单元BC2的逻辑低状态。同时，当触发写字线WWL时，导通存储器单元BC1中的晶体管M1和M6，由于节点N1和节点N2分别为逻辑低和逻辑高且写位线WBL1和互补写位线分别为逻辑低和逻辑高，因此存储器单元BC1中储存的逻辑状态保持在逻辑低。

然后，字线驱动单元10依次触发写字线WWL及读字线RWL，以及接着将选择信号YSEL2拉至逻辑低且将互补信号拉至逻辑高(即撤消选择信号YSEL2)，且读位线RBL1和RBL2均被拉至逻辑高。此时，由于选择信号SEL1和SEL2均被撤消且读位线RBL1和RBL2均被拉至逻辑高，因此，晶体管M21和M22将互补写位线拉至逻辑低，晶体管M31和M32将互补写位线拉至逻辑低，晶体管M17将写位线WBL1拉至逻辑高，且晶体管M27将写位线WBL2拉至逻辑高。当分别触发和撤消选择信号SEL1和SEL2时，SRAM 100C在写周期WC内的详细运作和前述相似，此处为简洁不再赘述。

因此，当由输入信号选择存储器单元BC1/BC2写入时，则由相应的复用单元将未选择的存储器单元BC2/BC1中储存的逻辑状态保持住，于是，储存在未选择的存储器单元BC2/BC1中的逻辑状态不会因半导体工艺在写周期WC内改变而失真。

本发明还揭示了SRAM的存取方法。如下参照图2和图3论述存取方法的读取操作。在读周期RC期间，字线驱动单元10触发读字线RWL(即将读字线RWL拉至逻辑高)，接着根据存储器单元BC1和BC2中储存的逻辑状态将读位线RBL1保持在逻辑高或拉至逻辑低。

例如，触发读字线RWL之后，若读位线RBL1和RBL2分别被拉至逻辑低和保持在逻辑高，存储器单元BC1中所储存的逻辑状态为逻辑低且存储器单元BC2中所储存的逻辑状态为逻辑高。另一种情况，若读位线RBL1和RBL2分别保持在逻辑高和拉至逻辑低，则存储器单元BC1中所储存的逻辑状态为逻辑高且存储器单元BC2中所储存的逻辑状态为逻辑低。而且，若读位线RBL1和RBL2均保持在逻辑高，则存储器单元BC1和BC2中所储存的逻辑状态均为逻辑高。此外，若读位线RBL1和RBL2均被拉至逻辑低，则存储器单元BC1和BC2中所储存的逻辑状态均为逻辑低。

如下参照图2和图4论述存取方法的写入操作。在写周期WC期间，当撤消与存储器单元BC2对应的选择信号SEL2以及其它选择信号(如SEL1)时，则由输入信号DIN2(即来自数据驱动器的逻辑状态)选择存储器单元写入。接着，字线驱动单元10触发读字线RWL，以便与未选择的存储器单元(如BC1)对应的复用单元MUA1根据存储器单元BC1中储存的逻辑状态决定写位线WBL1和互补写位线的电压等级，且与已选择的存储器单元BC2对应的复用单元MUA2根据输入信号DIN2决定写位线WBL2和互补写位线的电压等级。

例如，当存储器单元BC1中储存的逻辑状态为逻辑低时，将读位线RBL1拉至逻辑低，且复用单元MUA1将写位线WBL1和互补写位线分别拉至逻辑低和逻辑高。反之，若存储器单元BC1中储存的逻辑状态为逻辑高，则复用单元MUA1将写位线WBL1和互补写位线分别拉至逻辑高和逻辑低。同时，当输入信号DIN2为逻辑低时，复用单元MUA2将写位线WBL2和互补写位线分别拉至逻辑低和逻辑高。反之，若输入信号DIN2为逻辑高，复用单元MUA2则将写位线WBL2和互补写位线分别拉至逻辑高和逻辑低。

接着，字线驱动单元10触发写字线WWL，导通晶体管M9和M14，将节点N3和N4分别拉至逻辑高和逻辑低，即输入信号DIN2代表写入选择的存储器单元BC2的逻辑低状态。同时，当触发写字线WWL时，导通晶体管M1和M6，由于节点N1和节点N2分别为逻辑低和逻辑高且写位线WBL1和互补写位线分别为逻辑低和逻辑高，因此未选择的存储器单元BC1中储存的逻辑状态保持在逻辑低。

然后，字线驱动单元10依次触发写字线WWL及读字线RWL，以及接着撤消选择信号SEL2且将读位线RBL1和RBL2拉至逻辑高。最终，由于读位线RBL1和RBL2均被拉至逻辑高，因此，复用单元MUA1和MUA2将写位线WBL1和WBL2拉至逻辑高以及将互补写位线和拉至逻辑低。

需要注意的是，在触发写字线WWL之前触发读字线RWL，在撤消写字线WWL之后撤消读字线RWL。也就是说，在第一周期(第一时间间隔)内触发读字线RWL且在第一时间间隔中的第二时间间隔内触发写字线WWL。在一些实施例中，可同时撤消读字线RWL与写字线WWL。

由于在触发写字线WWL之前复用单元MUA1将逻辑电压(代表存储器单元BC1中储存的逻辑状态)反馈至写位线WBL1和互补写位线因此在存储器单元BC2的写周期WC内保持存储器单元BC1中储存的逻辑状态。也就是说，当来自数据驱动器的输入信号选择特定的存储器单元写入时，由于已选择的存储器单元由相应的复用单元所保持，因此，未选择的存储器单元中储存的逻辑状态与相同的写字线有关。于是，储存在未选择的存储器单元中的逻辑状态不会因半导体工艺在写周期内的改变而失真。虽然说明的是关于图4、图5和图6所示的单端口(single port)SRAM的存取方法的操作，但是此存取方法同样可应用于双端口SRAM。

在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域技术人员应可理解，电子装置制造商可能会用不同的名词来称呼同一个组件。本说明书及前附的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

虽然本发明已就较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的变更和润饰。因此，本发明的保护范围当视之前的权利要求书所界定为准。

Claims (7)

1.一种静态随机存取存储器装置，其特征在于，包括：

存储器单元，耦接于读字线、写字线、读位线、写位线及互补写位线；以及

复用单元，耦接于所述读位线、所述写位线及所述互补写位线，当来自数据驱动器的输入信号未选择所述存储器单元以写入而所述读字线被触发时，将第一逻辑电压和第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压和所述第二逻辑电压代表来自所述存储器单元中储存的逻辑状态，且所述第一逻辑电压与所述第二逻辑电压相反。

2.如权利要求1所述的静态随机存取存储器装置，其特征在于，当触发所述读字线时，所述第一逻辑电压输出至所述读位线，且所述复用单元相应地产生所述第二逻辑电压且将所述第一逻辑电压与所述第二逻辑电压分别应用至所述写位线与所述互补写位线。

3.如权利要求1所述的静态随机存取存储器装置，其特征在于，当来自所述数据驱动器的所述输入信号选择所述存储器单元以写入时，所述复用单元将第三逻辑电压和第四逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第三逻辑电压和所述第四逻辑电压代表所述输入信号。

4.如权利要求3所述的静态随机存取存储器装置，其特征在于，当触发所述写位线时，将分别位于所述写位线与所述互补写位线上的所述第三逻辑电压与第四逻辑电压储存至所述存储器单元。

5.如权利要求1所述的静态随机存取存储器装置，其中所述复用单元包括：

第一反相器，耦接于所述写位线与所述互补写位线之间；

第一三态缓冲器，耦接于所述互补写位线与所述读位线之间；以及

第二三态缓冲器，耦接于所述互补写位线与来自所述数据驱动器的所述逻辑状态之间。

6.如权利要求5所述的静态随机存取存储器装置，其中当来自所述数据驱动器的所述输入信号未选择所述存储器单元以写入时，则分别使能所述第一三态缓冲器和禁用所述第二三态缓冲器，且其中当来自所述数据驱动器的所述输入信号选择所述存储器单元以写入时，则分别禁用所述第一三态缓冲器和使能所述第二三态缓冲器。

7.一种静态随机存取存储器装置的存取方法，其中所述静态随机存取存储器装置包括存储器单元，所述存储器单元耦接于读字线、写字线、读位线、写位线及互补写位线，所述方法包括：

在第一时间间隔内触发所述读字线；

在所述第一时间间隔内，将第一逻辑电压与第二逻辑电压分别应用至所述写位线与所述互补写位线，其中所述第一逻辑电压与所述第二逻辑电压代表来自数据驱动器的输入信号；以及

在所述第一时间间隔内触发所述写字线，以将所述写位线上的所述第一逻辑电压与所述互补写位线上的所述第二逻辑电压写入所述存储器单元。