TWI417899B - 靜態隨機存取記憶體裝置及其存取方法 - Google Patents

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Description

靜態隨機存取記憶體裝置及其存取方法
本發明有關於靜態隨機存取記憶體，尤其涉及能夠防止產生穩定性問題的靜態存取記憶體，例如防止寫操作時產生靜態雜訊容限(noise margin)問題。
當前在半導體和電子工業中傾向於制作更小、更快且消耗更少電力的記憶體裝置。這些傾向的一個原因是生產相對更小巧且便攜的個人裝置有賴於電池電力。此外，為了更小巧且便攜，個人裝置也需要增加記憶體及更強的計算能力與更快的計算速度。鑒於所有這些傾向，在工業中有一個不斷增加的要求，即要求利用更小巧、更快且更低電力功耗的記憶體單元和電晶體提供記憶體裝置的核心功能。
例如半導體記憶體可以劃分為揮發性隨機存取記憶體(Random Access Memories，RAM)或非揮發性唯讀記憶體(Read Only Memories，ROM)，其中RAM可以是靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)，主要不同在於它們存儲位元狀態(state)的方式。舉例來說，對於一個SRAM，每個記憶體單元包括實現雙定態閂鎖(bistable latch)的基於電晶體(transistor-based)的電路，雙定態閂鎖有賴於電晶體增益及正回饋(例如加強)以便其能夠只假設兩個可能的狀態中的一個，也就是開(狀態1)或關(狀態2)。僅能通過利用電壓或其他外部刺激(stimuli)程式化閂 鎖或引發(induce)閂鎖從一個狀態改變為另一個狀態。由於寫入到記憶體單元中的狀態將被保留直到對記憶體單元再程式化，因此這樣的措施可以滿足記憶體單元的需要。
另一方面，DRAM實現一電容器，充電或放電該電容器以儲存單元的開(狀態1)或關(狀態2)。然而隨著電容器放電，必須週期性地更新DRAM。並且，一般來說，雙定態閂鎖在兩個狀態之間的切換比對電容器充電或放電所花費的時間快得多。
SRAM是可以滿足特定應用類型的一種記憶體類型。
為了解決記憶體單元的邏輯狀態因半導體製程改變而產生穩定性的問題，本發明提出靜態隨機存取記憶體裝置及其存取方法。
本發明揭示了一種靜態隨機存取記憶體裝置，包括：一第一記憶體單元，耦接於一讀字線、一寫字線、一第一讀位元線、一第一寫位元線及一第一互補寫位元線；一第二記憶體單元，耦接於所述讀字線、所述寫字線、一第二讀位元線、一第二寫位元線及一第二互補寫位元線；一字線驅動單元，耦接於所述讀字線與所述寫字線；以及一第一多工單元與一第二多工單元，分別耦接於所述第一記憶體單元與所述第二記憶體單元，且所述第一多工單元耦接於所述第一寫位元線、所述第一互補寫位元線以及所述第一讀位元線，而所述第二多工單元耦接於所述第二寫位元線、所述第二互補寫位元線以及所述第二讀位元線；其中 當來自一資料驅動器的一輸入信號選擇所述第二記憶體單元以寫入時，所述字線驅動單元則在一第一時間間隔內觸發所述讀字線，且所述字線驅動單元接著在所述第一時間間隔中的一第二時間間隔內觸發所述寫字線，以將來自所述資料驅動器的所述輸入信號寫入所述第二記憶體單元。
本發明還揭示了一種靜態隨機存取記憶體裝置的存取方法，其中所述靜態隨機存取記憶體裝置包括由一讀字線與一寫字線所驅動的一第一記憶體單元與一第二記憶體單元，且所述第一記憶體單元更耦接於一第一讀位元線、一第一寫位元線及一第一互補寫位元線，所述第二記憶體單元更耦接於一第二讀位元線、一第二寫位元線及一第二互補寫位元線，所述方法包括：當來自一資料驅動器的一輸入信號選擇所述第二記憶體單元以寫入時，則在一第一時間間隔內觸發所述讀字線；在所述第一時間間隔中的一第二時間間隔內觸發所述寫字線，以將來自所述資料驅動器的所述輸入信號寫入所述第二記憶體單元以及在所述第二記憶體單元被寫入時，所述第一記憶體單元儲存的邏輯狀態被一多工單元保持。
本發明還揭示了一種靜態隨機存取記憶體裝置，包括：一記憶體單元，耦接於一讀字線、一寫字線、一讀位元線、一寫位元線及一互補寫位元線；以及一多工單元，耦接於所述讀位元線、所述寫位元線及所述互補寫位元線，當來自一資料驅動器的一輸入信號未選擇所述記憶體單元以寫入而所述讀字線被觸發時，將一第一邏輯電壓和一第二邏輯電壓分別應用至所述寫位元線與所述互補寫位 元線，其中所述第一邏輯電壓和所述第二邏輯電壓代表來自所述記憶體單元中儲存的一邏輯狀態，其中所述第一邏輯電壓與所述第二邏輯電壓相反。
本發明還揭示了一種靜態隨機存取記憶體裝置的存取方法，其中所述靜態隨機存取記憶體裝置包括一記憶體單元，耦接於一讀字線、一寫字線、一讀位元線、一寫位元線及一互補寫位元線，所述方法包括：在一第一時間間隔內觸發所述讀字線；在所述第一時間間隔內，將一第一邏輯電壓與一第二邏輯電壓分別應用至所述寫位元線與所述互補寫位元線，其中所述第一邏輯電壓與所述第二邏輯電壓代表來自一資料驅動器的一輸入信號；以及在所述第一時間間隔內觸發所述寫字線，以將所述寫位元線上的所述第一邏輯電壓與所述互補寫位元線上的所述第二邏輯電壓寫入所述記憶體單元。
利用本發明使得記憶體單元中的邏輯狀態不會因半導體製程的改變而失真。
說明書後續描述為實施本發明之較佳實施方式，然該描述乃以說明本發明之一般原則為目的，並非用以限定本發明之範圍。本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第1圖是SRAM 100A的一個實施例的示意圖，SRAM 100A主要包括記憶體單元BC1和BC2、寫位元線(bit line)WBL1和WBL2、互補(complementary)寫位元線和、讀位元線RBL1和RBL2、讀字線RWL、寫字線WWL及字線驅動單元10。每個 記憶體單元BC1(也稱第一記憶體單元)和記憶體單元BC2(也稱第二記憶體單元)能夠儲存一位元的邏輯狀態，其中記憶體單元BC1包括電晶體M1~M8，記憶體單元BC2包括電晶體M9~M16，且記憶體單元BC1和BC2還可作為8T SRAM記憶體單元。
電晶體M1包括一第一端、一第二端及一控制端，其中第一端耦接於寫位元線WBL1(也稱第一寫位元線)，第二端耦接於節點N1，控制端耦接於寫字線WWL。電晶體M2包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於節點N1，控制端耦接於節點N2。電晶體M3包括一第一端、一第二端及一控制端，其中第一端耦接於節點N1，第二端耦接於接地電壓Gnd，控制端耦接於節點N2。電晶體M4包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於節點N2，控制端耦接於節點N1。
電晶體M5包括一第一端、一第二端及一控制端，其中第一端耦接於節點N2，第二端耦接於接地電壓Gnd，控制端耦接於節點N1。電晶體M6包括一第一端、一第二端及一控制端，其中第一端耦接於節點N2，第二端耦接於互補寫位元線(也稱第一互補寫位元線)，控制端耦接於寫字線WWL。連接電晶體M2~M5實施一閂鎖以儲存一位元的狀態。電晶體M7包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M8，第二端耦接於接地電壓Gnd，控制端耦接於節點N2。電晶體M8包括一第一端、一第二端及一控制端，其中第一端耦接於讀位元線RBL1(也稱第一讀位元線)，第二端耦接於電晶體M7，控制端耦接於讀字線RWL。例如，電晶體M2和M3實現一反相器(inverter)，電晶體M4和M5實現另一反相器，且電晶體M2~M5可作為閂鎖。
電晶體M9包括一第一端、一第二端及一控制端，其中第一端耦接於寫位元線WBL2(也稱第二寫位元線)，第二端耦接於節點N3，控制端耦接於寫字線WWL。電晶體M10包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於節點N3，控制端耦接於節點N4。電晶體M11包括一第一端、一第二端及一控制端，其中第一端耦接於節點N3，第二端耦接於接地電壓Gnd，控制端耦接於節點N4。電晶體M12包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於節點N4，控制端耦接於節點N3。
電晶體M13包括一第一端、一第二端及一控制端，其中第一端耦接於節點N4，第二端耦接於接地電壓Gnd，控制端耦接於節點N3。電晶體M14包括一第一端、一第二端及一控制端，其中第一端耦接於節點N4，第二端耦接於互補寫位元線(也稱第二互補寫位元線)，控制端耦接於寫字線WWL。連接電晶體M10~M13實施一閂鎖以儲存一位元的狀態。電晶體M15包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M16，第二端耦接於接地電壓Gnd，控制端耦接於節點N4。電晶體M16包括一第一端、一第二端及一控制端，其中第一端耦接於讀位元線RBL2(也稱第二讀位元線)，第二端耦接於電晶體M15，控制端耦接於讀字線RWL。例如，電晶體M10和M11實現一反相器，電晶體M12和M13實現另一反相器，且電晶體M10~M13可作為閂鎖。
如下論述在一讀週期中記憶體單元BC1的運作。首先，觸發(activate)讀字線RWL，例如將讀字線RWL拉至邏輯高(即電源電壓Vdd)，根據儲存在閂鎖(即電晶體M2~M5)中的狀態，將讀位元 線RBL1保持在邏輯高或拉至邏輯低(即接地電壓Gnd)。例如，當記憶體單元BC1中儲存的邏輯狀態是邏輯高時(即節點N1上的邏輯電壓位準是在邏輯高且節點N2上的邏輯電壓位準在邏輯低)，則讀位元線RBL1保持在邏輯高。反之，當記憶體單元BC1中儲存的邏輯狀態是邏輯低時(即節點N1上的邏輯電壓位準在邏輯低且節點N2上的邏輯電壓位準在邏輯高)，則讀位元線RBL1被拉至邏輯低。記憶體單元BC2與記憶體單元BC1在讀週期中的運作相似，此處為簡潔不再贅述。
如下論述在一寫週期中記憶體單元BC1的運作。首先，將寫位元線WBL1和互補寫位元線分別拉至邏輯高和邏輯低，之後字線驅動單元10觸發寫字線WWL(即將寫字線WWL拉至邏輯高)。相應地，導通電晶體M1和M6，且將節點N1和節點N2分別拉至邏輯高和邏輯低，即由電晶體M2~M5構成的閂鎖儲存一位元的邏輯「1」。反之，當寫位元線WBL1和互補寫位元線分別拉至邏輯低和邏輯高時，節點N1和節點N2分別拉至邏輯低和邏輯高，即由電晶體M2~M5構成的閂鎖儲存一位元的邏輯「0」。
由於在觸發寫字線WWL寫入記憶體單元BC1期間，記憶體單元BC2的WWL也被觸發，而寫位元線WBL2和互補寫位元線拉至邏輯高，因此儲存在記憶體單元BC2中的邏輯狀態可能會因半導體製程改變(process variation)而失真(即穩定性問題，比如靜態雜訊容限問題)。
第2圖是SRAM的另一個實施例的圖示。如圖所示，SRAM100B與第1圖中所示的SRAM 100A相似，不同之處僅在於所增加的兩個多工(multiplexing)單元MUA1和MUA2，用於防止寫操作導致的穩定性問題。記憶體單元BC1和BC2的元件和連接與第 1圖中所示相似，此處為簡潔不再贅述。多工單元MUA1(也稱第一多工單元)耦接於寫位元線WBL1、互補寫位元線、讀位元線RBL1和選擇信號SEL1，且多工單元MUA2(也稱第二多工單元)耦接於寫位元線WBL2、互補寫位元線、讀位元線RBL2和選擇信號SEL2。
多工單元MUA1將寫位元線WBL1和互補寫位元線保持在相反的邏輯電壓位準，同理，多工單元MUA2將寫位元線WBL2和互補寫位元線保持在相反的邏輯電壓位準。此外，多工單元MUA1根據輸入信號DIN1或者記憶體單元BC1中儲存的邏輯狀態決定寫位元線WBL1和互補寫位元線的邏輯電壓位準，其中輸入信號DIN1代表來自另一資料驅動器(圖中未示)的邏輯狀態。相似地，多工單元MUA2根據輸入信號DIN2或者記憶體單元BC2儲存的邏輯狀態決定寫位元線WBL2和互補寫位元線的邏輯電壓位準，其中輸入信號DIN2代表來自一個資料驅動器(圖中未示)的邏輯狀態。
第3圖是根據本發明說明SRAM的讀週期的時序圖。如下一併參照第2圖和第3圖論述SRAM 100B的詳細運作。在讀週期RC期間，字線驅動單元10(如第1圖和第2圖所示)觸發(即拉高)讀字線RWL，之後根據記憶體單元BC1中儲存的邏輯狀態將讀位元線RBL1保持在邏輯高或拉至邏輯低，且根據記憶體單元BC2中儲存的邏輯狀態將讀位元線RBL2保持在邏輯高或拉至邏輯低。
例如，觸發讀字線RWL之後，當記憶體單元BC1中所儲存的邏輯狀態為邏輯低(即節點N1的邏輯電壓位準為邏輯低且節點N2的邏輯電壓位準為邏輯高)且記憶體單元BC2中所儲存的邏輯狀態為邏輯高時(即節點N3的邏輯電壓位準為邏輯高且節點N4 的邏輯電壓位準為邏輯低)，則將讀位元線RBL1拉至邏輯低且讀位元線RBL2保持在邏輯高，如第3圖所示。另一種情況，當記憶體單元BC1中所儲存的邏輯狀態為邏輯高(即節點N1的邏輯電壓位準為邏輯高且節點N2的邏輯電壓位準為邏輯低)且記憶體單元BC2中所儲存的邏輯狀態為邏輯低時(即節點N3的邏輯電壓位準為邏輯低且節點N4的邏輯電壓位準為邏輯高)，將讀位元線RBL1保持在邏輯高且讀位元線RBL2拉至邏輯低。而且，若讀位元線RBL1和RBL2均保持在邏輯高，則記憶體單元BC1和BC2中所儲存的邏輯狀態均為邏輯高。此外，若讀位元線RBL1和RBL2均被拉至邏輯低，則記憶體單元BC1和BC2中所儲存的邏輯狀態均為邏輯低。
第4圖是根據本發明說明SRAM的寫週期的時序圖。如下一併參照第2圖和第4圖論述SRAM 100B的詳細運作。在寫入記憶體單元BC2的寫週期WC期間，字線驅動單元10則於第一時間間隔內觸發讀字線RWL，且字線驅動單元10接著在第一時間間隔中的第二時間間隔內觸發寫字線WWL，以將輸入信號DIN2寫入記憶體單元BC2。當分別觸發和撤消(deactivate)選擇信號SEL1和SEL2時，多工單元MUA1根據記憶體單元BC1中儲存的邏輯狀態決定寫位元線WBL1和互補寫位元線上的邏輯電壓位準，且多工單元MUA2根據輸入信號DIN2決定寫位元線WBL2和互補寫位元線上的邏輯電壓位準。
特定地，字線驅動單元10在寫週期WC期間首先觸發讀字線RWL，當記憶體單元BC1中儲存的邏輯狀態為邏輯低時，將讀位元線RBL1拉至邏輯低，且多工單元MUA1相應地將寫位元線WBL1和互補寫位元線分別拉至邏輯低和邏輯高。反之，若 記憶體單元BC1中儲存的邏輯狀態為邏輯高，則多工單元MUA1將寫位元線WBL1和互補寫位元線分別拉至邏輯高和邏輯低。也就是，當記憶體單元BC1中儲存的邏輯狀態為邏輯低時，寫位元線WBL1會被拉至邏輯低，且當記憶體單元BC1中儲存的邏輯狀態為邏輯高時，寫位元線WBL1會被拉至邏輯高，也就是說，多工單元MUA1將第一邏輯電壓(即記憶體單元BC1中儲存的邏輯狀態)輸出至讀位元線RBL1，且多工單元將讀位元線RBL1上的第一邏輯電壓回饋至寫位元線WBL1，且將與寫位元線WBL1相反的邏輯電壓(即第二邏輯電壓)應用至互補寫位元線，也就是根據RBL1的邏輯狀態保持BC1中儲存的邏輯狀態。
同時，由於觸發了選擇信號SEL2，因此當輸入信號DIN2代表低邏輯狀態時，多工單元MUA2分別將寫位元線WBL2和互補寫位元線拉至邏輯低和邏輯高，也就是說，寫位元線WBL2的邏輯狀態(即第三邏輯電壓)和互補寫位元線的邏輯狀態(即第四邏輯電壓)代表來自料驅動器的輸入信號DIN2。反之，若輸入信號DIN2代表高邏輯狀態，多工單元MUA2則將寫位元線WBL2和互補寫位元線分別拉至邏輯高和邏輯低。
接著，字線驅動單元10觸發寫字線WWL，導通電晶體M9和M14，將節點N3和N4分別拉至邏輯高和邏輯低，即輸入信號DIN2代表一寫入記憶體單元BC2的高邏輯狀態，也就是說，寫位元線WBL2上的第三邏輯電壓邏輯高(邏輯高)和互補寫位元線上的第四邏輯電壓邏輯低(邏輯低)被寫入至記憶體單元BC2。當觸發寫字線WWL時，導通電晶體M1和M6，由於寫位元線WBL1和互補寫位元線分別為邏輯低和邏輯高且節點N1和節點N2分別為邏輯低和邏輯高，因此記憶體單元BC1中儲存 的邏輯狀態保持在邏輯低，也就是說，記憶體單元BC1中儲存的低邏輯狀態由寫位元線WBL1上的第三邏輯電壓(邏輯低)和互補寫位元線上的第四邏輯電壓(邏輯高)所保持。
然後，字線驅動單元10依次撤消(即拉低)寫字線WWL及讀字線RWL，以及接著撤消選擇信號SEL2。在寫週期WC結束之前，讀位元線RBL1和RBL2均被拉至邏輯高，於是多工單元MUA1將寫位元線WBL1和互補寫位元線分別拉至邏輯高和邏輯低，且多工單元MUA2將寫位元線WBL2和互補寫位元線分別拉至邏輯高和邏輯低。
相似地，在記憶體單元BC1的一寫週期WC內，當分別觸發和撤消選擇信號SEL1和SEL2時，多工單元MUA1根據輸入信號DIN1決定寫位元線WBL1和互補寫位元線上的電壓位準，且多工單元MUA2根據記憶體單元BC2中儲存的邏輯狀態決定寫位元線WBL2和互補寫位元線上的電壓位準。SRAM 100B在寫入記憶體單元BC1與寫入記憶體單元BC2的寫週期WC內的詳細運作相似，此處為簡潔不再贅述。
也就是說，當由輸入信號選擇記憶體單元BC1/BC2以寫入時，則由相應的多工單元將未選擇的記憶體單元BC2/BC1中儲存的邏輯狀態保持住，其中輸入信號代表來自資料驅動器的一邏輯狀態。因此，儲存在未選擇的記憶體單元BC2/BC1中的邏輯狀態不會因半導體製程改變而失真。需要注意的是，由於多工單元MUA1和MUA2能夠防止在寫週期內的半導體製程改變而導致的失真，因此，字線驅動單元10通過利用電源電壓Vdd或高於電源電壓Vdd的電壓觸發寫字線WWL，由此提高寫入的寫速度和成功率。
第5圖是SRAM的另一個實施例的示意圖。如圖所示，SRAM 100C與第2圖中的SRAM 100B相似，不同之處僅在於多工單元MUB1由反相器INV1和兩個三態(tri-state)緩衝器TRB1和TRB2實現，且多工單元MUB2由反相器INV4和兩個三態緩衝器TRB3和TRB4實現。
反相器INV1包括一輸入端和一輸出端，其中輸入端耦接於互補寫位元線，輸出端耦接於寫位元線WBL1。三態緩衝器TRB1包括一輸入端、一輸出端和一控制端，其中輸入端耦接於讀位元線RBL1，輸出端耦接於互補寫位元線且控制端耦接於選擇信號SEL1。三態緩衝器TRB2包括一輸入端、一輸出端和一控制端，其中輸入端耦接於輸入信號DIN1，輸出端耦接於互補寫位元線且控制端耦接於選擇信號SEL1，其中輸入信號DIN1代表資料驅動器的一邏輯狀態。當輸入信號DIN1未選擇記憶體單元BC1以寫入時，則分別賦能(enable)和禁能(disable)三態緩衝器TRB1與三態緩衝器TRB2，且輸入信號DIN1選擇記憶體單元BC1以寫入時，則分別禁能和賦能三態緩衝器TRB1與三態緩衝器TRB2。反相器INV4包括一輸入端和一輸出端，其中輸入端耦接於互補寫位元線，輸出端耦接於寫位元線WBL2。三態緩衝器TRB3包括一輸入端、一輸出端和一控制端，其中輸入端耦接於讀位元線RBL2，輸出端耦接於互補寫位元線且控制端耦接於選擇信號SEL2。三態緩衝器TRB4包括一輸入端、一輸出端和一控制端，其中輸入端耦接於輸入信號DIN2，輸出端耦接於互補寫位元線且控制端耦接於選擇信號SEL2。
SRAM 100C與第2圖中所示的SRAM 100B在讀週期RC內 的詳細運作是相似的，此處為簡潔不再贅述。如下參考第4圖和第5圖論述在一寫週期中SRAM 100C的詳細運作。
首先，字線驅動單元10(如第1圖和第2圖所示)在寫週期WC內觸發讀字線RWL，且當撤消選擇信號SEL1時，禁能多工單元MUB1中的三態緩衝器TRB2，以根據記憶體單元BC1中儲存的邏輯狀態決定寫位元線WBL1和互補寫位元線的電壓位準。例如，當記憶體單元BC1中儲存的邏輯狀態為邏輯低時將讀位元線RBL1拉至邏輯低。因此，三態緩衝器TRB1將互補寫位元線拉至邏輯高且反相器INV1將寫位元線WBL1拉至邏輯低。反之，若記憶體單元BC1中儲存的邏輯狀態為邏輯高，則三態緩衝器TRB1將互補寫位元線拉至邏輯低且反相器INV1將寫位元線WBL1拉至邏輯高。
同時，由於觸發了選擇信號SEL2，因此禁能多工單元MUB2中的三態緩衝器TRB3，以便根據輸入信號DIN2決定寫位元線WBL2和互補寫位元線的電壓位準。例如，當輸入信號DIN2為邏輯低時，三態緩衝器TRB4將互補寫位元線拉至邏輯高且反相器INV4將寫位元線WBL2拉至邏輯低。反之，若輸入信號DIN2為邏輯高，則三態緩衝器TRB4將互補寫位元線拉至邏輯低且反相器INV4將寫位元線WBL2拉至邏輯高。
接著，字線驅動單元10觸發寫字線WWL，導通記憶體單元BC2中的電晶體M9和M14，將節點N3和N4分別拉至邏輯高和邏輯低，即輸入信號DIN2寫入記憶體單元BC2。同時，當觸發寫字線WWL時，導通記憶體單元BC1中的電晶體M1和M6。由於寫位元線WBL1和互補寫位元線分別為邏輯低和邏輯高且節點N1和節點N2分別為邏輯低和邏輯高，因此記憶體單元 BC1中儲存的邏輯狀態保持在邏輯低。
然後，字線驅動單元10依次撤消(即拉低)寫字線WWL及讀字線RWL，以及接著撤消選擇信號SEL2且將讀位元線RBL1和RBL2均拉至邏輯高。此時，由於選擇信號SEL1和SEL2均被撤消且讀位元線RBL1和RBL2均被拉至邏輯高，因此，三態緩衝器TRB1和TRB3將互補寫位元線和拉至邏輯低，且反相器INV1和INV4將寫位元線WBL1和WBL2拉至邏輯高。當分別觸發和撤消選擇信號SEL1和SEL2時，SRAM 100C在寫週期WC內的詳細運作和前述相似，此處為簡潔不再贅述。
因此，當由輸入信號選擇記憶體單元BC1/BC2寫入時，則由相應的多工單元將未選擇的記憶體單元BC2/BC1中儲存的邏輯狀態保持住。於是，儲存在未選擇的記憶體單元BC2/BC1中的邏輯狀態不會因半導體製程改變而失真。
第6圖是SRAM的另一個實施例的示意圖。如圖所示，SRAM 100D與第2圖中的SRAM 100B相似，不同之處僅在於多工單元MUC1由電晶體M17~M26實現且多工單元MUC2由電晶體M27~M36實現。電晶體M17和M18形成一反相器，且電晶體M19~M26形成兩個三態緩衝器。電晶體M17包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於寫位元線WBL1，控制端耦接於互補寫位元線。電晶體M18包括一第一端、一第二端及一控制端，其中第一端耦接於寫位元線WBL1，第二端耦接於接地電壓Gnd，控制端耦接於互補寫位元線。
電晶體M19包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於電晶體M20，控制端耦接 於選擇信號YSEL1。電晶體M20包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M19的第二端，第二端耦接於互補寫位元線，控制端耦接於讀位元線RBL1。電晶體M21包括一第一端、一第二端及一控制端，其中第一端耦接於互補寫位元線，第二端耦接於電晶體M22，控制端耦接於讀位元線RBL1。電晶體M22包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M21的第二端，第二端耦接於接地電壓Gnd，控制端耦接於選擇信號YSEL1的互補信號。
電晶體M23包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於電晶體M24，控制端耦接於互補信號。電晶體M24包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M23的第二端，第二端耦接於互補寫位元線，控制端耦接於輸入信號DIN1。電晶體M25包括一第一端、一第二端及一控制端，其中第一端耦接於互補寫位元線，第二端耦接於電晶體M26，控制端耦接於輸入信號DIN1。電晶體M26包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M25的第二端，第二端耦接於接地電壓Gnd，控制端耦接於選擇信號YSEL1。
電晶體M27包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於寫位元線WBL2，控制端耦接於互補寫位元線。電晶體M28包括一第一端、一第二端及一控制端，其中第一端耦接於寫位元線WBL2，第二端耦接於接地電壓Gnd，控制端耦接於互補寫位元線。
電晶體M29包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於電晶體M30，控制端耦接 於選擇信號YSEL2。電晶體M30包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M29的第二端，第二端耦接於互補寫位元線，控制端耦接於讀位元線RBL2。電晶體M31包括一第一端、一第二端及一控制端，其中第一端耦接於互補寫位元線，第二端耦接於電晶體M32，控制端耦接於讀位元線RBL2。電晶體M32包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M31的第二端，第二端耦接於接地電壓Gnd，控制端耦接於選擇信號YSEL2的互補信號。
電晶體M33包括一第一端、一第二端及一控制端，其中第一端耦接於電源電壓Vdd，第二端耦接於電晶體M34，控制端耦接於互補信號。電晶體M34包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M33的第二端，第二端耦接於互補寫位元線，控制端耦接於輸入信號DIN2。電晶體M35包括一第一端、一第二端及一控制端，其中第一端耦接於互補寫位元線，第二端耦接於電晶體M36，控制端耦接於輸入信號DIN2。電晶體M36包括一第一端、一第二端及一控制端，其中第一端耦接於電晶體M35的第二端，第二端耦接於接地電壓Gnd，控制端耦接於選擇信號YSEL2。
SRAM 100D與第2圖中所示的SRAM 100B在讀週期RC內的詳細運作是相似的，此處為簡潔不再贅述。如下論述SRAM 100D在寫入記憶體單元BC2的寫週期WC中的詳細運作。
首先，字線驅動單元10(如第1圖和第2圖所示)在寫週期WC內觸發讀字線RWL，且由於選擇信號YSEL1及其互補信號分別為邏輯低和邏輯高(即撤消選擇信號YSEL1)，因此禁能電晶體M23~M26所形成的三態緩衝器，以根據記憶體單元BC1中儲存 的邏輯狀態決定寫位元線WBL1和互補寫位元線的電壓位準。
例如，當記憶體單元BC1中儲存的邏輯狀態(即節點N1的電壓位準)為邏輯低時，將讀位元線RBL1拉至邏輯低，因此，電晶體M19和M20將互補寫位元線拉至邏輯高且電晶體M18將寫位元線WBL1拉至邏輯低。也就是說，多工單元MUC1將讀位元線RBL1的邏輯狀態回饋至寫位元線WBL1。反之，若記憶體單元BC1中儲存的邏輯狀態為邏輯高，則電晶體M21和M22將互補寫位元線拉至邏輯低且電晶體M17將寫位元線WBL1拉至邏輯高。也就是說，多工單元MUC1將讀位元線RBL1的邏輯狀態回饋至寫位元線WBL1。
同時，由於選擇信號YSEL2及其互補信號分別為邏輯高和邏輯低(即觸發選擇信號YSEL2)，因此禁能電晶體M29~M32所形成的三態緩衝器，以根據輸入信號DIN2決定寫位元線WBL2和互補寫位元線的電壓位準。例如，當輸入信號DIN2代表一邏輯低狀態時，電晶體M33和M34將互補寫位元線拉至邏輯高且電晶體M28將寫位元線WBL2拉至邏輯低。反之，若輸入信號DIN2代表一邏輯高狀態，電晶體M35和M36將互補寫位元線拉至邏輯低且電晶體M27將寫位元線WBL2拉至邏輯高。
接著，字線驅動單元10觸發寫字線WWL，導通記憶體單元BC2中的電晶體M9和M14，將節點N3和N4分別拉至邏輯高和邏輯低，即輸入信號DIN2代表寫入記憶體單元BC2的邏輯低狀態。同時，當觸發寫字線WWL時，導通記憶體單元BC1中的電晶體M1和M6，由於節點N1和節點N2分別為邏輯低和邏輯高且寫位元線WBL1和互補寫位元線分別為邏輯低和邏輯高， 因此記憶體單元BC1中儲存的邏輯狀態保持在邏輯低。
然後，字線驅動單元10依次觸發寫字線WWL及讀字線RWL，以及接著將選擇信號YSEL2拉至邏輯低且將互補信號拉至邏輯高(即撤消選擇信號YSEL2)，且讀位元線RBL1和RBL2均被拉至邏輯高。此時，由於選擇信號SEL1和SEL2均被撤消且讀位元線RBL1和RBL2均被拉至邏輯高，因此，電晶體M21和M22將互補寫位元線拉至邏輯低，電晶體M31和M32將互補寫位元線拉至邏輯低，電晶體M17將寫位元線WBL1拉至邏輯高，且電晶體M27將寫位元線WBL2拉至邏輯高。當分別觸發和撤消選擇信號SEL1和SEL2時，SRAM 100C在寫週期WC內的詳細運作和前述相似，此處為簡潔不再贅述。
因此，當由輸入信號選擇記憶體單元BC1/BC2寫入時，則由相應的多工單元將未選擇的記憶體單元BC2/BC1中儲存的邏輯狀態保持住，於是，儲存在未選擇的記憶體單元BC2/BC1中的邏輯狀態不會因半導體製程在寫週期WC內改變而失真。
本發明還揭示了SRAM的存取方法。如下參照第2圖和第3圖論述存取方法的讀取操作。在讀週期RC期間，字線驅動單元10觸發讀字線RWL(即將讀字線RWL拉至邏輯高)，接著根據記憶體單元BC1和BC2中儲存的邏輯狀態將讀位元線RBL1保持在邏輯高或拉至邏輯低。
例如，觸發讀字線RWL之後，若讀位元線RBL1和RBL2分別被拉至邏輯低和保持在邏輯高，記憶體單元BC1中所儲存的邏輯狀態為邏輯低且記憶體單元BC2中所儲存的邏輯狀態為邏輯高。另一種情況，若讀位元線RBL1和RBL2分別保持在邏輯高和拉至邏輯低，則記憶體單元BC1中所儲存的邏輯狀態為邏輯高 且記憶體單元BC2中所儲存的邏輯狀態為邏輯低。而且，若讀位元線RBL1和RBL2均保持在邏輯高，則記憶體單元BC1和BC2中所儲存的邏輯狀態均為邏輯高。此外，若讀位元線RBL1和RBL2均被拉至邏輯低，則記憶體單元BC1和BC2中所儲存的邏輯狀態均為邏輯低。
如下參照第2圖和第4圖論述存取方法的寫入操作。在寫週期WC期間，當撤消與記憶體單元BC2對應的選擇信號SEL2以及其他選擇信號(如SEL1)時，則由輸入信號DIN2(即來自資料驅動器的邏輯狀態)選擇記憶體單元寫入。接著，字線驅動單元10觸發讀字線RWL，以便與未選擇的記憶體單元(如BC1)對應的多工單元MUA1根據記憶體單元BC1中儲存的邏輯狀態決定寫位元線WBL1和互補寫位元線的電壓位準，且與已選擇的記憶體單元BC2對應的多工單元MUA2根據輸入信號DIN2決定寫位元線WBL2和互補寫位元線的電壓位準。
例如，當記憶體單元BC1中儲存的邏輯狀態為邏輯低時，將讀位元線RBL1拉至邏輯低，且多工單元MUA1將寫位元線WBL1和互補寫位元線分別拉至邏輯低和邏輯高。反之，若記憶體單元BC1中儲存的邏輯狀態為邏輯高，則多工單元MUA1將寫位元線WBL1和互補寫位元線分別拉至邏輯高和邏輯低。同時，當輸入信號DIN2為邏輯低時，多工單元MUA2將寫位元線WBL2和互補寫位元線分別拉至邏輯低和邏輯高。反之，若輸入信號DIN2為邏輯高，多工單元MUA2則將寫位元線WBL2和互補寫位元線分別拉至邏輯高和邏輯低。
接著，字線驅動單元10觸發寫字線WWL，導通電晶體M9和M14，將節點N3和N4分別拉至邏輯高和邏輯低，即輸入信號 DIN2代表寫入選擇的記憶體單元BC2的邏輯低狀態。同時，當觸發寫字線WWL時，導通電晶體M1和M6，由於節點N1和節點N2分別為邏輯低和邏輯高且寫位元線WBL1和互補寫位元線分別為邏輯低和邏輯高，因此未選擇的記憶體單元BC1中儲存的邏輯狀態保持在邏輯低。
然後，字線驅動單元10依次觸發寫字線WWL及讀字線RWL，以及接著撤消選擇信號SEL2且將讀位元線RBL1和RBL2拉至邏輯高。最終，由於讀位元線RBL1和RBL2均被拉至邏輯高，因此，多工單元MUA1和MUA2將寫位元線WBL1和WBL2拉至邏輯高以及將互補寫位元線和拉至邏輯低。
需要注意的是，在觸發寫字線WWL之前觸發讀字線RWL，在撤消寫字線WWL之後撤消讀字線RWL。也就是說，在第一週期(第一時間間隔)內觸發讀字線RWL且在第一時間間隔中的第二時間間隔內觸發寫字線WWL。在一些實施例中，可同時撤消讀字線RWL與寫字線WWL。
由於在觸發寫字線WWL之前多工單元MUA1將邏輯電壓(代表記憶體單元BC1中儲存的邏輯狀態)回饋至寫位元線WBL1和互補寫位元線，因此在記憶體單元BC2的寫週期WC內保持記憶體單元BC1中儲存的邏輯狀態。也就是說，當來自資料驅動器的輸入信號選擇特定的記憶體單元寫入時，由於已選擇的記憶體單元由相應的多工單元所保持，因此，未選擇的記憶體單元中儲存的邏輯狀態與相同的寫字線有關。於是，儲存在未選擇的記憶體單元中的邏輯狀態不會因半導體製程在寫週期內的改變而失真。雖然說明的是關於第4圖、第5圖和第6圖所示的單口(single port)SRAM的存取方法的操作，但是此存取方法同樣可應用於雙 口SRAM。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有習知技術者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A、100B、100C、100D‧‧‧SRAM
10‧‧‧字線驅動單元
MUA1、MUA2、MUB1、MUB2、MUC1、MUC2‧‧‧多工單元
第1圖是SRAM的一個實施例的示意圖。
第2圖是SRAM的另一個實施例的圖示。
第3圖是根據本發明說明SRAM的讀週期的時序圖。
第4圖是根據本發明說明SRAM的寫週期的時序圖。
第5圖是SRAM的另一個實施例的示意圖。
第6圖是SRAM的另一個實施例的示意圖。
100B‧‧‧SRAM
10‧‧‧字線驅動單元
MUA1、MUA2‧‧‧多工單元

Claims (21)

  1. 一種靜態隨機存取記憶體裝置，包括：一第一記憶體單元，耦接於一讀字線、一寫字線、一第一讀位元線、一第一寫位元線及一第一互補寫位元線；一第二記憶體單元，耦接於所述讀字線、所述寫字線、一第二讀位元線、一第二寫位元線及一第二互補寫位元線；一字線驅動單元，耦接於所述讀字線與所述寫字線；以及一第一多工單元與一第二多工單元，分別耦接於所述第一記憶體單元與所述第二記憶體單元，且所述第一多工單元耦接於所述第一寫位元線、所述第一互補寫位元線以及所述第一讀位元線，而所述第二多工單元耦接於所述第二寫位元線、所述第二互補寫位元線以及所述第二讀位元線；其中當來自一資料驅動器的一輸入信號選擇所述第二記憶體單元以寫入時，所述字線驅動單元則於一第一時間間隔內觸發所述讀字線，且所述字線驅動單元接著在所述第一時間間隔中的一第二時間間隔內觸發所述寫字線，以將來自所述資料驅動器的所述輸入信號寫入所述第二記憶體單元。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中，所述字線驅動單元觸發所述讀字線後，根據所述第一讀位元線上的一電壓位準，所述第一多工單元保持所述第一記憶體單元中儲存的一邏輯狀態。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中，當所述字線驅動單元觸發所述讀字線時，將一第一邏輯電壓輸出至所述第一讀位元線，且所述第一多工單元將所述第一讀位元線上的所述第一邏輯電壓回饋至所述第一寫位元線，其中，所述第一邏輯電壓代表所述第一記憶體單元中儲存的一邏輯狀態。
  4. 如申請專利範圍第3項所述之靜態隨機存取記憶體裝置，其中，當觸發所述讀字線時，所述第一多工單元更將一第二邏輯電壓應用至所述第一互補寫位元線，其中所述第二邏輯電壓與所述第一邏輯電壓相反。
  5. 如申請專利範圍第4項所述之靜態隨機存取記憶體裝置，其中，在所述字線驅動單元觸發所述寫字線之前，所述第二多工單元將一第三邏輯電壓和一第四邏輯電壓分別應用至所述第二寫位元線與所述第二互補寫位元線，其中所述第三邏輯電壓和所述第四邏輯電壓代表來自所述資料驅動器的所述輸入信號。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶體裝置，其中，當所述字線驅動單元觸發所述寫字線時，所述第二寫位元線上的所述第三邏輯電壓與所述第二互補寫位元線上的所述第四邏輯電壓被寫入至所述第二記憶體單元，且所述第一記憶體單元中儲存的所述邏輯狀態由所述第一寫位元線上的所述第一邏輯電壓與所述第一互補寫位元線上的所述第二邏輯電壓所保持。
  7. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中所述字線驅動單元依次撤消所述寫字線與所述 讀字線。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶體裝置，其中，通過利用所述靜態隨機存取記憶體的一電源電壓或高於所述電源電壓的一電壓，所述字線驅動單元觸發所述寫字線，由此提高寫入的寫速度和成功率。
  9. 一種靜態隨機存取記憶體裝置的存取方法，其中所述靜態隨機存取記憶體裝置包括由一讀字線與一寫字線所驅動的一第一記憶體單元與一第二記憶體單元，且所述第一記憶體單元更耦接於一第一讀位元線、一第一寫位元線及一第一互補寫位元線，所述第二記憶體單元更耦接於一第二讀位元線、一第二寫位元線及一第二互補寫位元線，所述方法包括：當來自一資料驅動器的一輸入信號選擇所述第二記憶體單元以寫入時，則於一第一時間間隔內觸發所述讀字線；在所述第一時間間隔中的一第二時間間隔內觸發所述寫字線，以將來自所述資料驅動器的所述輸入信號寫入所述第二記憶體單元；以及在所述第二記憶體被寫入時，所述第一記憶體單元儲存的邏輯狀態被一多工單元保持。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶體裝置的存取方法，更包括當觸發所述讀字線時，根據所述第一讀位元線上的一電壓位準保持所述第一記憶體單元中儲存的一邏輯狀態。
  11. 如申請專利範圍第9項所述之靜態隨機存取記憶 體裝置的存取方法，更包括當觸發所述讀字線時，將一第一邏輯電壓輸出至所述第一讀位元線，其中，所述第一邏輯電壓代表所述第一記憶體單元中儲存的一邏輯狀態。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶體裝置的存取方法，更包括當觸發所述讀字線時，輸出一第二邏輯電壓至所述第一互補寫位元線，其中所述第二邏輯電壓與所述第一邏輯電壓相反，且所述第二邏輯電壓代表所述第一記憶體單元中儲存的所述邏輯狀態。
  13. 如申請專利範圍第11項所述之靜態隨機存取記憶體裝置的存取方法，更包括在觸發所述寫字線之前，根據所述輸入信號，決定所述第二寫位元線與所述第二互補寫位元線上的電壓位準。
  14. 如申請專利範圍第9項所述之靜態隨機存取記憶體裝置的存取方法，更包括依次撤消所述寫字線與所述讀字線。
  15. 如申請專利範圍第9項所述之靜態隨機存取記憶體裝置的存取方法，其中通過利用所述靜態隨機存取記憶體的一電源電壓或高於所述電源電壓的一電壓觸發所述寫字線，由此提高寫入的寫速度和成功率。
  16. 一種靜態隨機存取記憶體裝置，包括：一記憶體單元，耦接於一讀字線、一寫字線、一讀位元線、一寫位元線及一互補寫位元線；以及一多工單元，耦接於所述讀位元線、所述寫位元線及所述互補寫位元線，當來自一資料驅動器的一輸入信號未選擇所述記憶體單元以寫入而所述讀字線被觸發時，將一 第一邏輯電壓和一第二邏輯電壓分別應用至所述寫位元線與所述互補寫位元線，其中所述第一邏輯電壓和所述第二邏輯電壓代表來自所述記憶體單元中儲存的一邏輯狀態，且所述第一邏輯電壓與所述第二邏輯電壓相反。
  17. 如申請專利範圍第16項所述之靜態隨機存取記憶體裝置，其中當觸發所述讀字線時，所述第一邏輯電壓輸出至所述讀位元線，且所述多工單元相應地產生所述第二邏輯電壓且將所述第一邏輯電壓與所述第二邏輯電壓分別應用至所述寫位元線與所述互補寫位元線。
  18. 如申請專利範圍第16項所述之靜態隨機存取記憶體裝置，其中當來自所述資料驅動器的所述輸入信號選擇所述記憶體單元以寫入時，所述多工單元將一第三邏輯電壓和一第四邏輯電壓分別應用至所述寫位元線與所述互補寫位元線，其中所述第三邏輯電壓和所述第四邏輯電壓代表所述輸入信號。
  19. 如申請專利範圍第18項所述之靜態隨機存取記憶體裝置，當觸發所述寫位元線時，將分別位於所述寫位元線與所述互補寫位元線上的所述第三邏輯電壓與第四邏輯電壓儲存至所述記憶體單元。
  20. 如申請專利範圍第16項所述之靜態隨機存取記憶體裝置，其中所述多工單元包括：一第一反相器，耦接於所述寫位元線與所述互補寫位元線之間；一第一三態緩衝器，耦接於所述互補寫位元線與所述讀位元線之間；以及 一第二三態緩衝器，耦接於所述互補寫位元線與來自所述資料驅動器的所述邏輯狀態之間。
  21. 如申請專利範圍第20項所述之靜態隨機存取記憶體裝置，其中當來自所述資料驅動器的所述輸入信號未選擇所述記憶體單元以寫入時，則分別賦能和禁能所述第一三態緩衝器與所述第二三態緩衝器，且其中當來自所述資料驅動器的所述輸入信號選擇所述記憶體單元以寫入時，則分別禁能和賦能所述第一三態緩衝器與所述第二三態緩衝器。
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