CN101149970A - 半导体存储器件 - Google Patents

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CN101149970A CNA2007101535780A CN200710153578A CN101149970A CN 101149970 A CN101149970 A CN 101149970A CN A2007101535780 A CNA2007101535780 A CN A2007101535780A CN 200710153578 A CN200710153578 A CN 200710153578A CN 101149970 A CN101149970 A CN 101149970A
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Abstract

本发明提供一种半导体存储器件，该半导体存储器件具有单端方式等的静态型存储单元，能够以列为单位进行写入等。经由写选择器(WSLC1)…和写位线(WBIT1)向由写字线(WWL1)…选择的行的存储单元(CELL)(1，n)…中列选择信号(CA1)…为H电平的存储单元写入从输入数据线(DIN)输入的数据。而列选择信号(CA1)…为L电平的存储单元通过将保持数据读出到读位线(RBIT1)…，经由写选择器(WSLC1)…和写位线(WBIT1)再次进行写入(被回写)，保持原来的存储数据。

Description

半导体存储器件
技术领域
本发明涉及具有矩阵状配置的静态型存储单元的半导体存储器件。
背景技术
作为具有矩阵状配置的存储单元的静态型半导体存储器件，已知例如用1条写位线向被单端(single-end)化的单元进行写入的单端方式的半导体存储器件(例如，参照专利文献1)。更具体地说，进行写入动作时，激活写字线，并且使写位线为对应于写入数据的电位，将写位线的电位的状态保持原样地写入到存储单元。
专利文献1：日本特开2001-93285号公报
发明内容
然而，在如上所述的半导体存储器件中，当一条写字线被激活时，将在对应的所有列中向存储单元写入与各写位线的电位对应的数据。
因此，不能以预定数的列为单位进行写入、即写入预定位宽度的数据，或不能只改写一部分的位。另外，相同的问题不限于单端方式的半导体存储器件，即使是差动写线(differential write line)方式的半导体存储器件等，该问题也随着设计规则(design rule)的小型化等而变得显著。
鉴于上述问题，本发明的目的在于，即使是具有静态型存储单元的、例如单端方式的半导体存储器件等也能够容易地仅改写与被激活的字线相连接的存储单元中的一部分存储单元，能够容易地实现以列为单位的写入等。
为了解决上述的问题，本发明的半导体存储器件包括矩阵状配置的静态型存储单元；传输从上述存储单元读出的数据的读位线；传输写入到上述存储单元的数据的写位线；传输从外部输入的要写入到上述存储单元的数据的输入数据线；以及选择性地向上述写位线传输上述读位线或上述输入数据线的数据的选择器。
由此，向由选择器选择了输入数据线的列的存储单元写入输入数据，而在由选择器选择了读位线的列的存储单元中回写原来已存储的数据来保持存储内容。
根据本发明，能够只改写与被激活的字线相连接的存储单元中的一部分存储单元。
附图说明
图1是表示实施方式1的半导体存储器件的结构的电路图。
图2是表示实施方式1的半导体存储器件的写入动作的时序图。
图3是表示实施方式2的半导体存储器件的结构的电路图。
图4是表示实施方式2的半导体存储器件的写入动作的时序图。
图5是表示实施方式3的半导体存储器件的结构的电路图。
图6是表示实施方式4的半导体存储器件的结构的电路图。
具体实施方式
以下，根据附图详细说明本发明的实施方式。在以下的各实施方式中，对具有与其他实施方式相同功能的构成要素添加相同的标记，并省略说明。另外，为方便起见，适当省略有关通常的读出动作的说明。
<发明的实施方式1>
图1是表示本发明的实施方式1的半导体存储器件的结构的电路图。
在图1中，CELL(1，1)～(m，n)是以n行m列的矩阵状配置的存储单元。各存储单元具体包括静态地存储(锁存)数据的两个反相器INV1、INV2、对数据的写入进行控制的传输门(transfer gate)TG、以及控制已存储的数据的读出的两个N沟道晶体管NTR1、NTR2。
WBIT1～WBITm是传输写入到存储单元的数据的写位线。
RBIT1～RBITm是传输从存储单元读出的数据的读位线。
WWL1～WWLn是指示写入数据的存储单元的写字线。这些写字线WWL1～WWLn例如根据从半导体存储器件的外部指定的未图示的地址信号，使任意一个变成H(High)电平。由此，在对应的存储单元中，与写位线WBIT1～WBITm的电平对应的信号经由传输门TG被锁存在反相器INV1、INV2。
RWL1～RWLn是指示读出存储数据的存储单元的读字线。这些读字线RWL1～RWLn与上述写字线WWL1～WWLn相同，例如根据未图示的地址信号使任意一个变成H电平。由此，在对应的存储单元中，根据锁存在反相器INV1、INV2中的信号电平，预充电到各读位线RBIT1～RBITm的电荷被保持或释放。
WSLC1～WSLCm是在写入数据时根据列选择信号CA1～CAm选择写入从半导体存储器件的外部输入的数据或者再次写入从各单元读出的数据的写选择器。更详细地说，例如，写选择器WSLC 1选择输入数据线DIN或读位线RBIT1中的任一个，连接到写位线WBIT1。其他的写选择器WSLCm等也相同。
上述列选择信号CA1～CAm例如根据从外部指定的地址信号而生成(地址信号的一部分保持原样或被解码后进行使用)，在H电平时，输入数据线DIN被连接在写位线WBIT1等，而在L(Low)电平时，读位线RBIT1～RBITm被连接在写位线WBIT1～WBITm。作为列选择信号CA1～CAm，也可以使用从外部直接输入的信号、或者解码该信号后的信号等。例如，作为列选择信号，可通过使用列地址、和指示按半导体存储器件的位进行写入的按位写入使能信号的逻辑积来实现按位写入功能。
RSLC是在读出数据时根据列选择信号CA1～CAm选择从各单元读出的数据中的一个、并输出到输出数据线DO的读选择器。更详细地说，选择读位线RBIT1～RBITm中的任意一个连接到输出数据线DO。
连接在各读位线RBIT1～RBITm的反相器INV3和P沟道晶体管PTR是用于在各读位线RBIT1～RBITm的电位为H电平时补偿来自读位线的漏电流，使读位线保持在H电平。
另外，在半导体存储器件中设置有例如未图示的预充电电路，在读字线RWL1～RWLn和写字线WWL1～WWLn都未被激活时(L电平时)，读位线RBIT1～RBITm例如被预充电为电源电位。
说明如上述那样构成的半导体存储器件的动作。在此，以下，当锁存在存储单元CELL(1，1)～(m，n)的信号是保持已预充电的读位线RBIT1～RBITm的电荷那样的信号时称为存储有“1”，当锁存在存储单元CELL(1，1)～(m，n)的信号是对读位线RBIT1～RBITm的电荷进行释放那样的信号时称为存储有“0”。
以下，根据图2所示的时序图说明具体的写入动作的例子。在该例中，说明在预先在存储单元CELL(1，1)、(m，1)、(1，n)存储有“0”，在存储单元CELL(m，n)存储有“1”的状态下，在第一写入周期向CELL(1，1)写入“1”后，在第二写入周期向CELL(m，n)写入“0”的例子。
(第一写入周期以前)
首先，在第一写入周期之前(即读字线RWL1～RWLn和写字线WWL1～WWLn都为L电平时)，读位线RBIT1～RBITm被预充电到电源电位。另外，在下一个第一写入周期读字线RWL1～RWLm的任意一个变为H电平之前，只有列选择信号CA1为H电平，其他均为L电平。
(第一写入周期)
在向存储单元CELL(1，1)进行写入时，首先，读字线RWL1变为H电平，将存储单元CELL(1，1)、(m，1)的存储内容读出到读位线RBIT1、RBITm。在此，由于这些存储单元存储有“0”，因此读位线RBIT1、RBITm都将已预充入的电荷进行释放，不久变成L电平。
但是，对于进行写入的存储单元CELL(1，1)，由于列选择信号CA1为H电平，因此由写选择器WSLC1选择输入数据线DIN，不管上述读位线RBIT1的电平如何，写位线WBIT1都变为与输入数据线DIN对应的电平。
另一方面，对于不进行写入的存储单元CELL(m，1)，由于列选择信号CAm为L电平，因此由写选择器WSLCm选择上述读位线RBITm，写位线WBITm变为与上述读位线RBITm相同的L电平。
于是，当写字线WWL1在预定时间为H电平时，向存储单元CELL(1，1)写入从输入数据线DIN输入的“1”，而对存储单元(m，1)再次写入原来已存储的“0”(存储内容被回写并保持)。
即，实际上，对由写字线WWL1选择的行方向的全部存储单元CELL(1，1)～(m，1)进行写入动作，但其结果是，其中只有由列选择信号CA1所选择的列的存储单元CELL(1，1)被改写为从输入数据线DIN输入的数据。
当写字线WWL1返回到L电平时，准备下一个写入周期，再次将读位线RBIT1～RBITm预充电为电源电位。另外，由于接着要向存储单元CELL(m，n)进行写入，因此列选择信号CA1变为L电平，列选择信号CAm变为H电平。
(第二写入周期)
接着，在向存储单元CELL(m，n)进行写入时，读字线RWLn变为H电平，将存储单元CELL(1，n)、(m，n)的存储内容读出到读位线RBIT1、RBITm。在此，由于这些存储单元中存储有“0”和“1”，因此读位线RBIT1与第一写入周期相同，已预充入的电荷被释放，不久变为L电平，而RBITm保持已预充入的电荷，保持为H电平。
另外，在该写入周期中，列选择信号CA1为L电平，CAm为H电平，因此，在写选择器WSLC1中选择上述读位线RBIT1，而在写选择器WSLCm中选择输入数据线DIN。
于是，当写字线WWLn在预定时间为H电平时，向存储单元CELL(1，n)回写原来已存储的“0”，而向存储单元CELL(m，n)写入从输入数据线DIN输入的“0”。
即，与第一写入周期相同，在由写字线WWLn选择的行方向的存储单元CELL(1，n)～(m，n)中，只改写由列选择信号CAm进一步选择的列的存储单元CELL(m，n)。
如上所述，对于作为写入对象的存储单元行的存储单元中非选择列的存储单元，首先激活读字线RWL1～RWLn并将存储内容读出到读位线RBIT1～RBITm，经由写选择器WSLC1～WSLCm将该存储内容传输到写位线WBIT1～WBITm，进行再次写入(回写)。由此，使得存储在非选择列的存储单元中的数据不会被破坏，能够只对一部分的选择列的存储单元写入新的数据。即，即使是比较容易地使半导体芯片面积小面积化、使输入输出端口多端口化的单端(single-end)方式的静态RAM，也能够容易实现与采用一般的所谓6晶体管存储单元构成的静态RAM相同的列结构、仅对特定的行的特定的列进行写入等。
因此，只要例如同时读写的位数和总存储容量相同，通过增加列数(行方向的存储单元的数量)而减少列方向的存储单元，能够易于将位线的寄生电容抑制得很小。所以能够易于提高读出速度，或者减小存储单元(晶体管)的尺寸而谋求面积更小化或增大存储电容。
不限于如上所述的单端方式的RAM，即使是采用了6晶体管存储单元的半导体存储器件等也同样适用回写的结构。即，即使是那种所谓的差动写线(differential write line)方式的半导体存储器件，也能够易于在谋求设计规则微细化、低电压化等情况下可靠地保持没被改写的列的单元的存储内容。
<发明的实施方式2>
图3是表示本发明的实施方式2的半导体存储器件的结构的电路图。
在该半导体存储器件中，与上述实施方式1的结构相比，不同点在于还包括触发器FF1～FFm。上述触发器FF1～FFm在时钟信号CLK的下降沿保持(更新)从写选择器WSLC1～WSLCm输出的信号的电平，输出到写位线WBIT1～WBITm。
在本第二实施方式中，利用了回写的基本的写入动作与实施方式1相同。但是，通过如上所述设置有触发器FF1～FFm，能够将在前一个写入数据为“0”、接着被回写的数据也为“0”的情况下的功耗抑制得很小。即，在连续地回写的数据为“0”时，读位线RBIT1～RBITm暂且通过预充电变为H电平后，通过放电变为L电平。在这种情况下，当写位线WBIT1～WBITm的电平也同样地发生变化时，通过充放电消耗更多的功率。但是，通过如上所述设置触发器FF1～FFm，使写位线WBIT1～WBITm的电平保持为紧前的电平直到上述放电结束的时刻，能够抑制无用的由电平变化引起的功耗。
以下，根据图4所示的时序图说明具体的写入动作。在下面的例子中，说明在预先在存储单元CELL(1，1)、(1，n)存储有“0”，在存储单元CELL(m，1)、(m，n)存储有“1”的状态下，在第一写入周期向CELL(m，1)写入“0”后，在第二写入周期向CELL(m，n)写入“0”的例子。
(第一写入周期以前)
与上述实施方式1相同，在第一写入周期之前，将读位线RBIT1～RBITm预充电为电源电位。另外，只有列选择信号CAm为H电平。
(第一写入周期)
在向存储单元CELL(m，1)进行写入时，首先，读字线RWL1变为H电平，将存储单元CELL(1，1)、(m，1)的存储内容读出到读位线RBIT1、RBITm。在此，由于在这些存储单元中存储有“0”和“1”，因此读位线RBIT1在已预充入的电荷被释放后变成L电平，而读位线RBITm保持已预充入的电荷，电位保持在H电平。
写选择器WSLC1根据L电平的列选择信号CA1选择上述读位线RBIT1，而写选择器WSLCm根据H电平的列选择信号CAm选择输入数据线DIN。上述写选择器WSLC1、WSLCm的输出被输入到触发器FF1、FFm，在时钟信号CLK下降时进行更新，并传输到写位线WBIT1、WBITm。于是，写位线WBIT1由于存储单元CELL(1，1)的原有的存储内容为“0”而变为L电平。另外，写位线WBITm由于从输入数据线DIN输入的数据为“0”而变为L电平。
接着，当写字线WWL1在预定时间为H电平时，向存储单元CELL(1，1)回写原来已存储的“0”，而向存储单元(m，1)写入从输入数据线DIN输入的“0”。
即，与实施方式1相同，在由写字线WWL1选择的行方向的存储单元CELL(1，1)～(m，1)中，只改写由列选择信号Cam进一步选择的列的存储单元CELL(m，1)。
当写字线WWL1返回为L电平时，准备下一个写入周期，再次将读位线RBIT1～RBITm预充电为电源电位。另外，接着要写入的单元是存储单元CELL(m，n)，因此列选择信号CA1保持在L电平，列选择信号CAm保持在H电平。
(第二写入周期)
在向存储单元CELL(m，n)进行写入时，读字线RWLn变为H电平，将存储单元CELL(1，n)、(m，n)的存储内容读出到读位线RBIT1、RBITm。在此，由于在这些存储单元中存储有“0”和“1”，因此，与第一写入周期相同，读位线RBIT1在已预充入的电荷被释放后变为L电平，而RBITm保持已预充入的电荷，保持在H电平。
与第一写入周期相同，写选择器WSLC1、WSLCm分别选择上述读位线RBIT1或输入数据线DIN，写选择器WSLC1、WSLCm的输出电平随着读位线RBIT1的预充电和放电、或输入数据线DIN的电平变化而变化。但是，写选择器WSLC1、WSLCm的输出经由触发器FF1、FFm连接在写位线WBIT1、WBITm，因此写位线WBIT1、WBITm的电平不发生变化。
而且，当时钟信号CLK下降时，上述写选择器WSLC1、WSLCm的输出经由触发器FF1、FFm传输到写位线WBIT1、WBITm。于是，写位线WBIT1由于存储单元CELL(1，n)的原有的存储内容为“0”而保持在L电平。另外，写位线WBITm由于输入数据线DIN为“0”而仍然保持在L电平。
即，在读出存储单元CELL(1，n)的存储内容时，读位线RBIT1暂且通过预充电变为H电平，但只要在时钟信号CLK下降时被放电而变为L电平，从触发器FF1输出到写位线WBIT1的信号的电平就保持原来的L电平而不发生变化。另外，输入数据线DIN在写入周期的最初暂且为H电平，但只要在时钟信号的下降时刻变为L电平，从触发器FFm输出到写位线WBITm的信号的电平也保持原来的L电平而不发生变化。因此，能够避免由写位线WBIT1～WBITm的电位变化而引起的功率的消耗。
接着，与第一写入周期相同，当写字线WWLn在预定时间为H电平时，向存储单元CELL(1，n)回写原来已存储的“0”，而向存储单元CELL(m，n)写入从输入数据线DIN输入的“0”。
即，与第一写入周期相同，在由写字线WWLn选择的行方向的存储单元CELL(1，n)～(m，n)中，只改写由列选择信号Cam进一步选择的列的存储单元CELL(m，n)。
如上所述，通过设置触发器FF1～FFm，例如在第一写入周期向存储单元CELL(1，1)回写“0”后，在第二写入周期向存储单元CELL(1，n)回写“0”这样的情况下，不管读位线RBIT1是否预充电，写位线WBIT1都保持在L电平的状态。因此，能够抑制写位线WBIT1～WBITm发生不希望的电平变化，能够将功耗抑制得很小。尤其是在大容量的存储器宏(memory macro)中，往往写位线的布线长度很长，寄生电容也很大，因此能够容易得到大的功耗降低效果。
如上所述，保持在触发器等的信号电平的更新也可以只在写入周期进行，在读出周期中不进行更新。由此，能够避免由读出周期时的写位线的电位跳变而产生的功耗。具体地，例如使用带有使能功能的触发器，只要仅在写入周期时使使能信号有效或者仅在写入周期时提供时钟信号即可。
另外，触发器FF1～FFm不限于设置在写选择器WSLC1～WSLCm的输出侧，也可以设置在输入侧。另外，不限于与时钟边沿同步地保持输入信号电平的触发器，也可以采用控制信号在预定电平期间保持前一输入信号的电平的锁存器等。
<发明的实施方式3>
如上所述，对不改写存储内容的存储单元回写原有的存储内容的结构也适可以用于多端口存储器。
图5是表示能够在向任一个存储单元写入数据的同时，读出存储在其他存储单元的数据(在半导体存储器件的外部)的半导体存储器件(多端口存储器)的结构的电路图。
在该半导体存储器件中，与实施方式1的半导体存储器件相比，设置存储单元MPCELL(1，1)～(m，n)来代替存储单元CELL(1，1)～(m，n)。在这些存储单元中，连接回写专用位线WBBIT1～WBBITm和读专用位线ROBIT1～ROBITm来代替实施方式1的兼用于回写和读出的读位线RBIT1～RBITm，并且同样地连接回写专用字线WBWL1～WBWLn和读专用字线ROWL1～ROWLn来代替兼用的读字线RWL1～RWLm。另外，设置N沟道晶体管NTR3、NTR4、NTR5、NTR6来代替N沟道晶体管NTR1、NTR2。
反相器INV4、INV5、P沟道晶体管PTR1、PTR2、以及反相器INV6、INV7分别具有与实施方式1的反相器INV1、INV2、P沟道晶体管PTR、或反相器INV3相同的功能。另外，写选择器WSLC1～WSLCm和读选择器RSLC分别与实施方式1相同，通过写列选择器信号WCA1～WCAm、或读列选择器信号RCA1～RCAm独立地进行选择控制。
在如上所述那样构成的半导体存储器件中，能够只改写一部分的选择列的存储单元的数据的机制(mechanism)与实施方式1相同。即，当回写专用字线WBWL1～WBWLn的任一个为H电平时，将存储在对应的行的各存储单元的数据读出到回写专用位线WBBIT1～WBBITm。并且，写列选择器信号WCA1～WCAm为L电平的非选择列的数据，通过经由写选择器WSLC1～WSLCm传输到写位线WBIT1～WBITm来进行回写。于是，非选择列的存储单元的保持数据被保持，仅选择列的存储单元被改写为从输入数据线DIN输入的数据。
另一方面，通过与上述回写专用字线WBWL1～WBWLn独立地，使读专用字线ROWL1～ROWLn中的任一个为H电平，存储在对应的行的存储单元的数据被传输到读专用位线ROBIT1～ROBITm，其中，对应于读列选择器信号RCA1～RCAm的数据由读选择器RSLC进行选择，并读出到半导体存储器件的外部。
因此，与实施方式1相同，能够只对连接在相同的写字线WWL1～WWLn的存储单元MPCELL(1，1)～(m，n)中的一部分的选择列的存储单元写入从输入数据线DIN输入的数据，同时从输出数据线DO读出由读专用字线ROWL1～ROWLn和读列选择信号RCA1～RCAm所选择的存储单元所存储的数据。
在如上述那样的结构中，连接在回写专用位线WBBIT1～WBBITm的N沟道晶体管NTR3、NTR4的晶体管大小也可以比连接在读专用位线ROBIT1～ROBITm的N沟道晶体管NTR5、NTR6小。即，在进行回写时，写位线WBIT1～WBITm的电位未必需要完全充电(full swing)为接地电位和电源电位等，只要是存储在存储单元的数据不会反转的程度的电位即可。因此，即使在回写专用位线WBBIT1～WBBITm上已预充入的电荷被释放时的电位下降速度比读专用位线ROBIT1～ROBITm慢，也能够在适于进行回写的范围内减小N沟道晶体管NTR3、NTR4的晶体管尺寸来谋求小面积化。
<发明的实施方式4>
图6是表示能够同时进行向任意两个存储单元写入数据和读出存储在其他两个存储单元的数据的半导体存储器件的结构的电路图。
该半导体存储器件对每个实施方式3的锁存器(反相器INV4、INV5)各设置各两组输入输出电路。具体地，分别设置两组下面的各构成要素(在图6中对一组记号附加“’”来表示)。
回写专用位线WBBIT1～WBBITm
读专用位线ROBIT1～ROBITm
回写专用字线WBWL1～WBWLn
读专用字线ROWL1～ROWLn
N沟道晶体管NTR3～NTR6
P沟道晶体管PTR1、PTR2
反相器INV6、INV7
写选择器WSLC1～WSLCm
写位线WBIT1～WBITm
写字线WWL1～WWLn
传输门TG
读选择器RSLC
通过这样构成，例如能够经由写位线WBIT1～WBITm、WBIT1’～WBITm’中的两个同时向由写字线WWL1～WWLn、WWL1’～WWLn’、和写列选择信号WCA1～WCAm、WCA1’～WCAm’选择的两个存储单元进行写入。此时，存储在不被写入的存储单元的数据通过经由回写专用位线WBBIT1～WBBITm、WBBIT1’～WBBITm’的回写进行保持这一点与上述各实施方式相同。
另外，在该半导体存储器件中，与上述写入同时地，存储在由读专用字线ROWL1～ROWLn、ROWL1’～ROWLn’和读列选择器信号RCA1～RCAm、RCA1’～RCAm’进一步选择的两个存储单元的数据能够经由读专用位线ROBIT1～ROBITm、ROBIT1’～ROBITm’中的两条同时读出。
可同时写入和读出的数据的数量不限于上述，能够进行各种设定。即，通过设置m条(m为自然数)读位线(回写专用位线和读专用位线)、n条(n为自然数)写位线、n条输入数据线、以及n个写选择器，上述m条读位线中的n条(回写专用)分别经由上述选择器连接在写位线上，能够同时进行对n个存储单元的写入和从(m-n)个存储单元的读出，并且，能够通过回写来保持与写入的存储单元相同的行的其他存储单元所存储的数据。
在上述结构中，能够在一般的寄存器堆(resister file)中应用列结构。尤其是，在读端口多、写端口少的结构中追加的电路少，因此能够易于将面积损失(penalty)抑制得很小。
在此，m条读位线也可以不必分成回写专用和读专用，而能够使其中的n条进行经由写选择器的回写和经由读选择器向外部的读出(回写、读兼用)。在这种情况下，只要写入数据数和读出数据数的总和为m(以下)即可，例如在不进行写入的情况下能够同时读出m位的数据。
在上述各实施方式中说明的结构也可以在逻辑上可能的范围内进行各种组合。具体地，例如将保持实施方式2所示的回写的数据的结构应用于实施方式3、4所示的多端口结构。另外，与实施方式1说明的情况相同，也能够将实施方式2～4说明的结构应用于采用了6晶体管存储单元的半导体存储器件等。
本发明的半导体存储器件具有能够容易地只改写与被激活的字线相连接的存储单元中的一部分存储单元的效果，作为具有矩阵状配置的静态型存储单元的半导体存储器件等是有用的。

Claims (8)

1.一种半导体存储器件，包括：
矩阵状配置的静态型存储单元；
传输从上述存储单元读出的数据的读位线；
传输写入到上述存储单元的数据的写位线；
传输从外部输入的要写入到上述存储单元的数据的输入数据线；以及
选择性地向上述写位线传输上述读位线或上述输入数据线的数据的选择器。
2.根据权利要求1所述的半导体存储器件，其特征在于：
上述读位线设置有多条，其中至少一条连接在上述选择器上。
3.根据权利要求2所述的半导体存储器件，其特征在于：
上述存储单元具有连接在各读位线的多个单元输出晶体管，
连接在选择器上的读位线所连接的单元输出晶体管的大小比其他读位线所连接的单元输出晶体管小。
4.根据权利要求2所述的半导体存储器件，其特征在于：
包括m条上述读位线；
n条上述写位线；
n条上述输入数据线；以及
n个上述选择器，其中，m、n均为自然数，
上述m条读位线中的n条分别连接在上述选择器上。
5.根据权利要求1所述的半导体存储器件，其特征在于：
根据地址信号的至少一部分对上述选择器进行选择控制。
6.根据权利要求1所述的半导体存储器件，其特征在于：
根据从半导体存储器件的外部输入的写入控制信号对上述选择器进行选择控制。
7.根据权利要求1所述的半导体存储器件，其特征在于：
还包括保持被输入的信号的保持电路，
以预定的定时，保持从上述读位线输入到上述选择器的信号、或从上述选择器输出到上述写位线的信号。
8.根据权利要求7所述的半导体存储器件，其特征在于：
保持在上述保持电路的信号只在写入周期时被更新。
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