CN101093724A - 单锁存结构的多位闪存器件及编程方法、系统和存储卡 - Google Patents

单锁存结构的多位闪存器件及编程方法、系统和存储卡 Download PDF

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CN101093724A CNA2007101388974A CN200710138897A CN101093724A CN 101093724 A CN101093724 A CN 101093724A CN A2007101388974 A CNA2007101388974 A CN A2007101388974A CN 200710138897 A CN200710138897 A CN 200710138897A CN 101093724 A CN101093724 A CN 101093724A
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Abstract

提供一种多位非易失性存储器件。所述存储器件包括存储单元阵列，其包括多个存储单元。页缓冲器电连接到所述存储单元阵列。所述页缓冲器包括多个锁存器，其被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述存储单元阵列的所述多个存储单元之一读出的多位数据的第一位。缓冲随机存取存储器(RAM)电连接到所述页缓冲器。所述缓冲RAM被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述存储单元阵列的所述多个存储单元之一读出的所述多位数据的第二位。还提供相关系统、存储卡和方法。

Description

单锁存结构的多位闪存器件及编程方法、系统和存储卡
相关申请的交叉引用
本申请要求于2006年5月18日提交的韩国专利申请第2006-0044833号的利益，其公开在此以引用方式整体并入。
技术领域
本发明一般涉及非易失性存储器件，以及更具体地，涉及多位非易失性存储器件和相关方法、系统和存储卡。
背景技术
由于在非易失性半导体存储器件断电时，存储在所述器件中的数据不会被擦除，所以对于非易失性半导体存储器件的需求显著增加。闪存器件可以用作非易失性存储器件。在这些器件中，存储单元可以由单个晶体管提供。这样，包括闪存的存储器件可以相对小于其他存储器件。因此，闪存可以用来代替例如用于存储大量数据的磁盘。在授予Itoh的、名称为“NON-VOLATILE SEMICONDUCTOR MEMROY DEVICE FOR STORINGMULTIVALUE DATA AND READOUT/WRITE-IN METHOD THEREFOR(用于存储多值数据的非易失性半导体存储器件及其读出/写入方法)”的第5,751,634号(′634专利)的美国专利中讨论了有关传统非易失性半导体存储器件的细节，其公开在此以引用方式并入，如以其整体方式提供一样。
具体地，′634专利讨论了包含用于存储连接到位线的2位数据的存储单元的闪存器件。如此处所述，第一和第二双稳态多谐振荡器电路连接到位线。所述第一双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的低位(最低有效位(LSB))。类似地，所述第二双稳态多谐振荡器电路存储从存储单元读出或写入存储单元的2位数据的高位(最高有效位(MSB))。这样，在数据读取操作期间，所述MSB位首先从存储单元中读出，随后LSB位从存储单元中读出。类似地，在数据写入操作期间，所述MSB位首先被写入存储单元，随后LSB位被写入存储单元。
这样，′634专利中讨论的非易失性半导体存储器件可以提供具有大容量的存储器件，但是能够以低成本制造而不需要使用复杂的图案形成技术(patterning technique)或开发新制造技术。但是，仍然期望改进的存储器件。
发明内容
本发明的一些实施例提供了一种多位非易失性存储器件。所述存储器件包括：存储单元阵列，其包括多个存储单元。页缓冲器电连接到所述存储单元阵列。所述页缓冲器包括多个锁存器，其被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第一位。缓冲随机存取存储器(RAM)电连接到所述页缓冲器。所述缓冲RAM被配置成存储写入所述存储单元阵列的多个存储单元之一或从所述存储单元阵列的多个存储单元之一读出的多位数据的第二位。
在本发明的其他实施例中，所述页缓冲器可以包括多个单锁存器。所述多个单锁存器的每一个可以被配置成存储所述2位数据的最低有效位(LSB)。所述缓冲RAM可以被配置成存储所述2位数据的最高有效位(MSB)。
仍然在本发明的其他实施例中，所述页缓冲器可以包括被配置成存储中间编程数据的多个单锁存器。所述编程数据可以包括MSB中间编程数据，并且其中最终MSB数据被存储在所述缓冲RAM内。
在本发明的一些实施例中，所述多位数据可以包括4位数据，所述页缓冲器可以进一步被配置成存储所述4位数据的第一至第三位LSB，并且所述缓冲RAM可以进一步被配置成存储所述4位数据的MSB。
在本发明的其他实施例中，所述缓冲RAM可以包括静态RAM(SRAM)或动态RAM(DRAM)。在本发明的特定实施例中，在所述存储器件和外部器件之间的接口可以是NOR接口。所述存储单元阵列可以包括NAND单元阵列。
在本发明的一些实施例中，所述缓冲RAM可以被配置成将所述多位数据的所述第二位通过所述页缓冲器重新加载至所述多个存储单元中的一个中。
虽然上面针对存储器件讨论了本发明的多个实施例，但是在此还提供系统、存储卡和方法。
附图说明
图1是根据本发明一些实施例的多位闪存系统的方框图。
图2是根据本发明一些实施例的页缓冲器的示意图。
图3是图解根据本发明一些实施例的编程方法的操作的流程图。
图4是图解根据本发明一些实施例的最低有效位(LSB)编程的操作的流程图。
图5是图解根据本发明一些实施例的最高有效位(MSB)编程的操作的流程图。
图6是图解根据本发明一些实施例的LSB编程的示意图。
图7是图解根据本发明一些实施例的MSB编程的示意图。
图8是图解根据本发明一些实施例的、在LSB编程期间的页缓冲器的操作的示意性图。
图9是图解根据本发明一些实施例的、在MSB“00”编程期间的页缓冲器的操作的示意性图。
图10是图解根据本发明一些实施例的、在MSB“10”编程期间的页缓冲器的操作的示意性图。
图11是图解根据本发明一些实施例的、在MSB“01”编程期间的页缓冲器的操作的示意性图。
图12是图解根据本发明一些实施例的编程方法的操作的流程图。
图13是图解根据本发明一些实施例的LSB编程的图。
图14是图解根据本发明一些实施例的MSB编程的图。
图15是图解根据本发明一些实施例的、在LSB编程期间的页缓冲器的操作的示意性图。
图16是图解根据本发明一些实施例的、在MSB“00”编程期间的页缓冲器的操作的示意性图。
图17是图解根据本发明一些实施例的、在MSB“01”编程期间的页缓冲器的操作的示意性图。
图18是图解根据本发明一些实施例的闪存器件的方框图。
图19是根据本发明一些实施例的多位闪存系统的方框图。
具体实施方式
在下文中将参考附图更充分地说明本发明，在附图中，示出了本发明的实施例。然而，本发明可以以多种不同形式体现，并且不应当被理解为限于此处所提及的实施例。而是，提供这些实施例以使得公开的内容将是透彻的和全面的，并且将向本领域技术人员充分地传达本发明的范围。在附图中，单元的尺寸或结构可以被理想化或为更清楚而放大。
应当理解：当提到一个单元“连接到”或“耦合到”另一单元，其可以直接连接或耦合到其他单元或者存在中间单元。相反地，当提及一个单元“直接连接到”或“直接耦合到”另一单元，则不存在没有中间单元。自始至终，相同的附图标记指代同样的单元。如在此处所使用的，术语“和/或”包括一个或多个相关列出项目的任意和所有组合。
应当理解，虽然可以在此使用术语第一、第二、第三等来描述不同单元、成分和/或部分，但是这些单元、成分和/或部分不应受到这些术语限制。这些术语仅用于将一个单元、成分或部分和另一单元、成分或部分区分开。因此，在不脱离本发明范围的情况下，下述的第一单元、成分或部分可以被命名为第二单元、成分或部分。
此处使用的术语仅用于具体地描述实施例，并非限制本发明。如在此所使用的，单数形式“一”、“一个”和“该”同样包括复数形式，上下文中明确表明的情况除外。还应进一步了解本说明书中出现的术语“包括”和/或“包含”用以说明确定的特征、整体、步骤、操作、元件和/或成分，但不排除存在的或附加地一个或多个其他特征、整体、步骤、操作、元件、成分和/或它们组成的组。
除其他定义外，此处使用的所有的术语(包括技术的和科学的术语)具有与所属领域的普通技术人员通常理解的同样含义。应当进一步理解这些术语，例如那些通常出现在字典里的术语，应当解释为具有与相关技术和本说明书的上下文中一致的含义，除文中明确说明外，不应解释为理想的或过于刻板的含义。
以下参考附图1至19进行描述，本发明的一些实施例提供了改进的非易失性存储器件和相关的系统、方法和存储卡。特别地，本发明的一些实施例提供了多位非易失性存储器件，其包括具有单锁存结构的页缓冲器，也就是说，页缓冲器包括多个单锁存器。单锁存结构被配置成存储多位数据的第一位(例如多位数据的最低有效位(LSB))，以及在编程过程中存储中间数据。根据本发明一些实施例的存储器件还可以包括缓冲随机存取存储器(RAM)。多位数据的第二位(例如多位数据的最高有效位(MSB))存储在缓冲RAM内。根据本发明一些实施例的单锁存缓冲器和缓冲RAM的组合由于组合结构在存储器件中占用比传统双锁存结构更少的空间，所以可以使得能够制造出更小的器件。此外，如以下将参考附图1至19所描述的，根据本发明的一些实施例的存储器件还可以提供更好的性能。
首先参考图1，将讨论根据本发明一些实施例的多位闪存系统100。如图1所示，系统100包括多位闪存器件105，其连接到外部主机设备150。在本发明的一些实施例中，在闪存器件105和外部主机设备150之间的接口可以是NOR接口。应当理解：闪存器件105可以是能够如在此所述进行操作的任意闪存器件。例如，在本发明的一些实施例中，在不脱离本发明的范围的情况下，闪存器件可以为NAND或NOR闪存器件。
如在图1中进一步示出的，闪存器件105包括存储单元阵列110、页缓冲器120、缓冲RAM 130和控制逻辑140。存储单元阵列110可以包括一个或多个存储单元115。在本发明的一些实施例中，存储单元阵列110可以包括NAND闪存的一串单元。在本发明的一些实施例中，闪存器件105可以是单NAND闪存器件(oneNAND flash memory device)。所述单NAND闪存器件包括NAND单元阵列以及在闪存器件105和主机150之间的NOR接口。
如图1所示，页缓冲器120电连接到存储单元阵列110和缓冲RAM 130。页缓冲器120包括一个或多个单锁存器125，其被配置成存储写入存储单元阵列110的多个存储单元115之一或从存储单元阵列110的多个存储单元115之一读出的多位数据的第一位。在本发明的一些实施例中，所述多位数据的第一位可以是多位数据的最低有效位(LSB)。页缓冲器120还可以被配置成在编程操作期间(写操作)存储中间编程数据，以下将进一步描述。这样，根据本发明的一些实施例的页缓冲器120在写(编程)操作期间可以作为驱动器工作，而在读操作期间作为感测放大器工作。
如在图1中进一步示出的，缓冲RAM 130电连接到页缓冲器120。缓冲RAM 130被配置成存储写入存储单元阵列110的多个存储单元115之一或从存储单元阵列110的多个存储单元115之一读出的多位数据的第二位。在本发明的一些实施例中，多位数据的第二位是多位数据的最高有效位(MSB)。在本发明的一些实施例中，编程数据可以包括MSB中间编程(写)数据，以下将进一步描述。在本发明的一些实施例中，缓冲RAM130可以包括静态RAM(SRAM)或动态RAM(DRAM)。
如上所述，缓冲RAM比页缓冲器的锁存器明显占用更少的空间。因此，通过仅包括具有单锁存器的页缓冲器120，而不是传统的双锁存器，本发明的一些实施例可以提供更紧凑和集成的存储器件。这样，根据本发明的一些实施例的存储器件可以适合用在小型便携式装置(诸如移动终端)等等中。
控制逻辑140包含多个控制信号，其被配置成起动和结束编程(写)操作和/或读操作。例如，缓冲RAM 130可以被配置成响应于由控制逻辑块140生成的控制信号，而临时存储通过页缓冲器120的、来自存储单元阵列110的数据。控制逻辑块的操作被本领域的技术人员所熟知，文中为节约篇幅将不再进一步描述。
虽然上面针对具有MSB和LSB两位的多位数据以及被配置成存储多位数据的第一位(LSB)的页缓冲器而说明了本发明的一些实施例，但是本发明的实施例并不限于此结构。页缓冲器可以被配置成存储多于多位数据的单个位。例如，如图19所示，本发明的一些实施例可以包括四位多位数据，其中页缓冲器1920可以被配置成存储四位多位数据的三个最低有效位，而四位多位数据的MSB可以被存储在缓冲RAM 1930内。
现在参考图2，将讨论根据本发明的一些实施例的页缓冲器的示意性方框图。如图2所示，页缓冲器200包括如图2所示连接的PMOS晶体管M2、第一至第五NMOS晶体管M1和M3至M6、三个反相器INV1至INV3。根据本发明的一些实施例的单锁存结构210包括如图示连接的第一和第二反相器INV1和INV2。应当理解，图2示出了单个页缓冲单元。根据本发明的一些实施例的存储器件可以包括多个如在图1的页缓冲器120中所图解的这样的单元。页缓冲器响应预充电信号PRE、在位线(BL)上的从存储单元阵列110(图1)接收的数据、位线选择信号(BLSLT)、读信号RD、反向读信号(IRD)和锁存信号(LCH)进行操作。诸如图2的页缓冲器之类的电路对于本领域技术人员来说是熟知的，因此，在此处为节约篇幅将省略其操作的细节。
现参考图3至图7，将说明根据本发明的一些实施例的操作。现参考图3，将说明示出根据本发明的一些实施例的编程方法(写操作)的操作的流程图。根据本发明的一些实施例的编程方法(写操作)在多位非易失性存储器件中实现，所述器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元；连接到所述存储单元阵列的页缓冲器，其包括多个锁存器；以及连接到所述页缓冲器的缓冲RAM，如参考图1和图2所述。
如图3所示，操作从方框300开始，确定是否正在编程(写)MSB。如果确定没有正在编程MSB(方框300)，则执行LSB编程(方框310)。另一方面，如果确定正在编程MSB(方框300)，则执行MSB编程(方框320)。应当理解：执行MSB编程(方框320)，数据可以从缓冲RAM 130(图1)重新加载到页缓冲器120(图1)。
现参考图4和图6描述根据本发明的一些实施例的LSB编程操作。如图4所示，操作在方框400开始，其中执行LSB编程。如图6所示，单元阈值电压分配在“11”601(擦除状态)开始。采用读字线电压(VR1)进行验证读操作，如图4所示(方框410)。确定LSB编程是否达到重复操作的最大次数(方框430)。如果确定已达到重复操作的最大次数(方框430)，则终止LSB编程操作。另一方面，如果确定未达到重复操作的最大次数(方框430)，则确定单元阈值电压分配是否为“10”(图6中的602)(方框440)。如果确定单元阈值电压分配为“10”(方框440)，则已通过了LSB编程，并且终止LSB编程操作。另一方面，如果单元阈值电压分配不为“10”(方框440)，则字线电压步进式升高(step up)，并且重复方框400至440的操作直到达到重复操作的最大次数(方框430)或者单元阈值电压分配达到“10”(方框440)(方框420)。在本发明的一些实施例中，步进升高编程(方框420)可以是增量步进脉冲编程(Incremental Step Pulse Program，ISPP)，但是，本发明的实施例并不仅限于此种结构。
换句话说，如图6的图解LSB编程600的图所示，LSB编程始于单元阈值电压分配“11”601(擦除状态)，结束于单元阈值电压分配“10”602。如图4的流程图所示，这一过渡不可能发生在一个编程步骤内，在到达最终状态“10”(即产生通过(方框440))前，其可以用几个编程重复操作。
现参考图5和图7描述根据本发明的一些实施例的MSB编程操作。首先参考图5，将描述图解根据本发明一些实施例的最高有效位(MSB)编程操作的流程图。如图5所示，操作在方框500开始，其中确定是否正编程MSB。如果确定没有正在编程MSB(方框500)，则执行方框510和520的操作，其对应于上述参考图4描述的LSB编程。另一方面，如果确定正在编程MSB(写入存储单元阵列)，则操作进行到方框540。图5的流程图分为三个部分。根据本发明的一些实施例，方框540-550代表MSB“00”编程(方框530)的操作，方框555-565代表MSB“10”编程(方框585)的操作，而方框570-580代表MSB“01”编程(方框590)的操作。
执行MSB“00”编程(方框530)包括从存储单元预读数据(方框540)、加载数据到页缓冲器(方框545)、以及执行“00”编程(方框550)。这将进一步在图7中示出。如图7所示，在MSB“00”编程720期间，“10”702的单元阈值电压分配并过渡到“00”703的单元阈值电压分配。这样，单元702和703对应于加载的数据“0”。
执行“10”编程(方框585)包括第一次预读(方框555)、第二次预读(方框560)、以及执行“10”编程(方框565)。这将在图7中进一步显示。如图7中所示，在MSB“10”编程730期间，“10”702的单元阈值电压分配并过渡到“10”704的单元阈值电压分配。该特定编程可称为屏蔽编程(shadowprogramming)，并且公开在授予Itoh的、名称为“NON-VOLATILESEMICONDUCTOR MEMORY DEVICE FOR STORING MULTIVALLEDATA AND READOUT/WRITE-IN METHOD THEREF OR(用于存储多值数据的非易失性半导体存储器件及其读出/写入方法)”、第5,751,634号(′634专利)美国专利中，其公开在此以引用方式并入，如同以其整体方式提供。如在图7中进一步图解的，VR1小于所选单元的Vth，其小于VFY2。
MSB“00”和“10”编程的结果生成了中间编程数据。如上参考图1所述，该中间编程数据可以存储在页缓冲器120(图1)内。
执行MSB“01”编程(方框590)包括通过页缓冲器重新加载数据(方框570)、MSB“10”编程的结果，预读数据(方框575)和执行MSB“01”编程(方框580)。这将在图7中进一步示出。如图7所示，在MSB“01”编程740期间，“11”701的单元阈值电压分配并过渡到“01”705的单元阈值电压分配。如上参考图1所述，MSB数据可以存储在缓冲RAM 130内，
现参考图8到11，其示出了根据本发明的一些实施例的各个编程阶段期间的页缓冲器操作的示意性图。应当理解：图8到11所示的页缓冲器是和图2中所示的同样的页缓冲器，但是包括将在此进一步讨论的、各个编程阶段的附加信息。应当理解：对于图8至11所示的所有页缓冲器，当位线(BL)为逻辑高状态(“1”)时，禁止对所选存储单元的编程，也就是说不允许电流流过。另一方面，当位线(BL)为逻辑低状态(“0”)时，允许电流流向存储单元，并因此允许数据被编程到与BL相关的存储单元中。此外，读信号(RD)总是处于逻辑低状态(“0”)。
首先参考图8，将描述根据本发明的一些实施例的在LSB编程阶段期间的页缓冲器操作的示意性图。如图8所示，标记为(1)的路径对应于页缓冲器800的重置。图8中所示的部分电路810图解了在重置操作期间第一到第三反相器INV1到INV3的值。
页缓冲器800的标记为(2)的第二路径对应于数据路径。如部分电路815和820所示，其示出了在编程操作期间第一到第三反相器INV1到INV3的值，当编程数据为“0”时，反向读(IRD)是逻辑高(“1”)，当编程数据为“1”时，反向读(IRD)是逻辑低(“0”或“L”)。最后，页缓冲器800的标记为(3)的第三路径对应于编程路径，其用于对存储单元阵列内的存储单元编程。
现参考图9，将讨论图解根据本发明的一些实施例的、在MSB“00”编程期间的页缓冲器操作的示意性图。如图9所示，标记为(3)的路径对应于页缓冲器800的重置。图9中图解的部分电路910示出了在重置操作期间第一到第三反相器INV1到INV3的值。
页缓冲器900的标记为(1)的第一路径对应于数据加载前存储单元的预读。图9中的部分电路920和930示出了在预读操作期间第一到第三反相器INV1到INV3的可选值。
页缓冲器900的标记为(2)的第二路径对应于数据路径。如部分电路940、950和955所示，其示出了在编程操作期间第一到第三反相器INV1到INV3的值，当编程数据为“0”时，反向读(IRD)是逻辑高(“1”)，当编程数据为“1”时，反向读(IRD)是逻辑低(“0”或“L”)。最后，页缓冲器900的标记为(4)的第四路径对应于电流路径，其用于对存储单元阵列内的存储单元编程。
现参考图10，将讨论图解根据本发明的一些实施例的、在MSB“10”编程期间的页缓冲器操作的示意性图。如图10所示，标记为(4)的路径对应于页缓冲器1000的重置。图10中所示的部分电路1010示出了在重置操作期间第一到第三反相器INV1到INV3的值。
页缓冲器1000的标记为(1)的第一路径和标记为(2)的第二路径对应于存储单元的第一预读。图10中的部分电路1020示出了在第一预读操作期间第一到第三反相器INV1到INV3的可选值。页缓冲器1000的标记为(3)的第三路径和标记为(4)的第四路径对应于存储单元的第二预读。图10中的部分电路1030示出了在第一预读操作期间第一到第三反相器INV1到INV3的可选值。
如上所述，由于数据被屏蔽编程，所以MSB“10”编程不包括数据读取。最后，页缓冲器1000的标记为(5)的第五路径对应于用于对存储单元阵列中的存储单元编程的电流路径。
现参考图11，将讨论图解根据本发明的一些实施例的、在MSB“01”编程期间的页缓冲器操作的示意性图。如图11所示，标记为(3)的路径对应于页缓冲器1100的重置。图11中所示的部分电路1110示出了在重置操作期间第一到第三反相器INV1到INV3的值。
标记为(1)的第一路径示出了根据本发明的一些实施例的从缓冲RAM的数据重新加载。图11中的部分电路1120示出了在数据重新加载操作期间第一到第三反相器INV1到INV3的可选值。页缓冲器1100的标记为(2)的第二路径和标记为(3)的第三路径对应于存储单元的预读。图11中的部分电路1130示出了在预读操作期间第一到第三反相器INV1到INV3的可选值。最后，页缓冲器1100的标记为(4)的第四路径对应于用于对存储单元阵列中的存储单元编程的电流路径。
现将参考图12的流程图以及图13和14中的图讨论根据本发明的其他实施例的操作。图13是示出了根据本发明的一些实施例的LSB编程的图，图14是示出了根据本发明的一些实施例的MSB编程的图。
首先参考图12，操作从方框1200开始，其中确定是否正在编程MSB。如果确定没有正在编程MSB(方框1200)，则执行对应于LSB编程的方框1210和1220的操作。具体而言，加载数据(方框1210)并且执行LSB(“10”)编程(方框1220)。特别地，参考图13，如在图解LSB编程1300的图中所示，LSB编程始于单元阈值电压分配“11”1301(擦除状态)，并结束于“10”1302的单元阈值电压分配。
另一方面，如果确定正在编程MSB(写入存储器单元阵列)(方框1200)，则操作进行到方框1250。图12的流程图分为两个部分。根据本发明的一些实施例，方框1250-1270代表MSB“00”编程(方框1230)的操作，方框1275-1290代表MSB“01”编程(方框1230)的操作。
执行MSB“00”编程(方框1230)包括从存储单元预读数据(方框1250)和加载数据到页缓冲器(方框1260)，以及执行“00”编程(方框1270)。这在图14中进一步示出。如图14所示，在MSB“00”编程1420期间，“10”1402的单元阈值电压分配并过渡到“00”1403的单元阈值电压分配。这样，单元1402和1403对应于加载的数据“0”。
执行MSB“01”编程(方框1240)包括通过页缓冲器重新加载数据(方框1275)、预读数据(方框1280)，以及执行MSB“01”编程(方框580)。这在图14中进一步示出。如图14所示，在MSB“01”编程1430期间，“11”1401的单元阈值电压分配并过渡到“01”1404的单元阈值电压分配。如上参考图1所述，MSB数据可以存储在缓冲RAM 1 30内。
现参考图15到17，其示出了各个编程阶段期间的页缓冲器操作的示意性图。应当理解：图8到11所示的页缓冲器和图2中所示的是同样的页缓冲器，但是包括相对于此处将进一步描述的各个编程阶段的附加信息。应当理解：对于图8至11中所示的所有页缓冲器，当位线(BL)为逻辑高状态(“1”)时，禁止对所选存储单元的编程，也就是说不允许电流流过。另一方面，当位线(BL)为逻辑低状态(“0”)时，允许电流流向存储单元，并且因此允许数据被编程到与BL相关的存储单元中。此外，读信号(RD)总是为逻辑低状态“0”。
首先参考图15，将讨论根据本发明的一些实施例的LSB编程期间的页缓冲器操作的示意性图。如图15所示，标记为(1)的路径对应于页缓冲器1500的重置。图15中所示的部分电路1510示出了在重置操作期间第一到第三反相器INV1到INV3的值。
页缓冲器1500的标记为(2)的第二路径对应于数据路径。如部分电路1520所示，其示出了在编程操作期间第一到第三反相器INV1到INV3的值，当编程数据为“0”时，反向读(IRD)是逻辑高(“1”)，当编程数据为“1”时，反向读(IRD)是逻辑低(“0”或“L”)。最后，页缓冲器1500的标记为(3)的第三路径对应于编程路径，其用于对存储单元阵列内的存储单元编程。
现参考图16，将讨论图解根据本发明的一些实施例的、在MSB“00”编程期间的页缓冲器操作的示意性图。如图16所示，标记为(3)的路径对应于页缓冲器1600的重置。图16中所示的部分电路1610示出了在重置操作期间第一到第三反相器INV1到INV3的值。
页缓冲器1600的标记为(1)的第一路径和标记为(2)的第二路径对应于数据加载前存储单元的预读。图16中的部分电路1620示出了在预读操作期间第一到第三反相器INV1到INV3的可选值。
页缓冲器1600的标记为(3)的第三路径对应于数据路径。如部分电路160所示，其示出了在编程操作期间第一到第三反相器INV1到INV3的值，当编程数据为“0”时，反向读(IRD)是逻辑高(“1”)，当编程数据为“1”时，反向读(IRD)是逻辑低(“0”或“L”)。最后，页缓冲器1600的标记为(4)的第四路径对应于用于对存储单元阵列中的存储单元编程的电流路径。
现参考图17，将讨论图解根据本发明的一些实施例的、在MSB“01”编程期间的页缓冲器操作的示意性图。如图17所示，标记为(3)的路径对应于页缓冲器1700的重置。图17中所示的部分电路1710示出了在重置操作期间第一到第三反相器INV1到INV3的值。
标记为(1)的第一路径示出了根据本发明的一些实施例的从缓冲RAM中的数据重新加载。图17中的部分电路1720示出了在数据重新加载操作期间第一到第三反相器INV1到INV3的可选值。页缓冲器1700的标记为(2)的第二路径和标记为(4)的第四路径对应于存储单元的预读。图17中的部分电路1730示出了在预读操作期间第一到第三反相器INV1到INV3的可选值。最后，页缓冲器1700的标记为(4)的第四路径对应于用于对存储单元阵列中的存储单元编程的电流路径。
现参考图18，将讨论根据本发明的一些实施例的闪存器件的示意性图。特别地，图18示出了闪存卡1800，其连接到外部主机设备1850。主机1850与闪存卡1800接口。在不脱离本发明范围的情况下，主机1850例如可以是计算机、PDA、照相机、PSP、PMP、移动电话等。
闪存卡1800包括控制器1840和NAND闪存1830。如图18所示，控制器可以包括根据本发明的一些实施例的缓冲RAM 1860。所述NAND闪存包括根据本发明的一些实施例的单锁存页缓冲器1820。页缓冲器1820和缓冲RAM 1860的细节已在上文中具体描述，并且此处为减小篇幅不再重复。
现参考图19，将讨论根据本发明的一些实施例的多位闪存系统。图19的闪存类似图1中的闪存，除了页缓冲器1920是三位页缓冲器之外。这样，多位数据的第一到第三位存储在页缓冲器1920内，而多位数据的第四位存储在缓冲RAM 1930内。
前述内容是对本发明的例证性说明，并且不应理解为对本发明的限制。虽然已描述了本发明的一些示例性实施例，但是，本领域技术人员将容易地理解：在实质上不脱离本发明的创新示教和优点的情况下，可以在所述示例性实施例中进行许多修改。因此，意欲所有这样的修改包含在本发明权利要求定义的范围内。因此，应该理解：上述内容是本发明的例证性说明，并且不应被理解为限于所公开的具体实施例，而且希望将所公开实施例的修改以及其他实施例也包含在权利要求定义的范围内。

Claims (31)

1、一种多位非易失性存储器件，包括：
存储单元阵列，其包括多个存储单元；
页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多个锁存器，所述锁存器被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的多位数据的第一位；和
缓冲随机存取存储器(RAM)，其电连接到所述页缓冲器，所述缓冲RAM被配置成存储写入所述存储单元阵列的所述多个存储单元之一或从所述多个存储单元之一读出的所述多位数据的第二位。
2、如权利要求1所述的存储器件，
其中所述页缓冲器包括多个单锁存器，所述多个单锁存器的每一个被配置成存储2位数据的最低有效位(LSB)，和
其中所述缓冲RAM被配置成存储所述2位数据的最高有效位(MSB)。
3、如权利要求1所述的存储器件，其中所述页缓冲器包括多个单锁存器，其被配置成存储中间编程数据。
4、如权利要求3所述的存储器件，其中所述编程数据包括最高有效位(MSB)中间编程数据，其中最终MSB数据被存储在所述缓冲RAM内。
5、如权利要求1所述的存储器件，
其中所述多位数据包括4位数据；
其中所述页缓冲器进一步被配置成存储所述4位数据的第一至第三最低有效位(LSB)；和
其中所述缓冲RAM进一步被配置成存储所述4位数据的最高有效位(MSB)。
6、如权利要求1所述的存储器件，其中所述缓冲RAM包括静态RAM(SRAM)或动态RAM(DRAM)。
7、如权利要求1所述的存储器件，其中在所述存储器件和外部设备之间的接口包括NOR接口。
8、如权利要求7所述的存储器件，其中所述存储单元阵列包括NAND单元阵列。
9、如权利要求1所述的存储器件，其中所述缓冲RAM被配置成将所述多位数据的第二位通过所述页缓冲器而重新加载至所述多个存储单元中的一个中。
10、一种系统，包括：
控制器，其包括缓冲随机存取存储器(RAM)；
多位非易失性存储器件，其电连接到所述控制器，所述多位非易失性存储器件包括：
存储单元阵列，其包括多个存储单元；和
页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多
个锁存器，所述锁存器被配置成响应于写命令而存储写入所述存储单
元阵列的所述多个存储单元之一的多位数据的第一位，
其中所述缓冲RAM被配置成响应于所述写命令而存储写入所述存储单元阵列的所述多个存储单元之一的所述多位数据的第二位。
11、如权利要求10所述的系统，其中所述多个锁存器进一步被配置成存储中间编程数据。
12、如权利要求11所述的系统，其中所述多位数据的第二位包括多位数据的最高有效位(MSB)，并且其中所述编程数据包括MSB中间编程数据，以及其中最终MSB数据被存储在所述缓冲RAM内。
13、如权利要求10所述的系统，
其中所述多位数据包括4位数据；
其中所述页缓冲器进一步被配置成存储所述4位数据的第一位至第三位；和
其中所述缓冲RAM进一步被配置成存储所述4位数据的第四位。
14、如权利要求13所述的系统，其中所述4位数据的第一位至第三位是所述4位数据的第一到第三最低有效位(LSB)，且其中所述4位数据的第四位是所述4位数据的最高有效位(MSB)。
15、如权利要求10所述的系统，其中所述缓冲RAM包括静态RAM(SRAM)或动态RAM(DRAM)。
16、如权利要求10所述的系统，其中所述系统进一步包括外部设备，并且在所述存储器件和所述外部设备之间的接口包括NOR接口。
17、如权利要求16所述的系统，其中所述存储单元阵列包括NAND单元阵列。
18、如权利要求10所述的系统，其中所述缓冲RAM被配置成将所述多位数据的第二位通过所述页缓冲器重新加载至所述多个存储单元中的一个中。
19、一种闪存卡，包括：
控制器，其包括缓冲随机存取存储器(RAM)；以及
多位非易失性存储器件，其电连接到所述控制器，所述多位非易失性存储器件包括：
存储单元阵列，其包括多个存储单元；和
页缓冲器，其电连接到所述存储单元阵列，所述页缓冲器包括多个锁存器，其被配置成响应于写命令而存储写入所述存储单元阵列的所述多个存储单元之一的多位数据的第一位，
其中所述缓冲RAM被配置为响应于所述写命令而存储写入所述存储单元阵列的所述多个存储单元之一的所述多位数据的第二位。
20、如权利要求19所述的闪存卡，其中所述多个锁存器进一步被配置成存储中间编程数据。
21、如权利要求20所述的闪存卡，其中所述多位数据的第二位包括多位数据的最高有效位(MSB)，并且其中所述编程数据包括MSB中间编程数据，以及其中最终MSB数据被存储在所述缓冲RAM内。
22、如权利要求19所述的闪存卡，
其中所述多位数据包括4位数据；
其中所述页缓冲器进一步被配置成存储所述4位数据的第一位至第三位；和
其中，所述缓冲RAM进一步被配置成存储所述4位数据的第四位。
23、如权利要求22所述的闪存卡，其中所述4位数据的第一位至第三位是所述4位数据的第一到第三最低有效位(LSB)，且其中所述4位数据的第四位是所述4位数据的最高有效位(MSB)。
24、如权利要求19所述的闪存卡，其中所述缓冲RAM被配置成将所述多位数据的所述第二位通过所述页缓冲器重新加载至所述多个存储单元中的一个中。
25、一种编程多位非易失性存储器件的方法，所述多位非易失性存储器件包括：存储单元阵列，其包括多个存储单元；页缓冲器，其电连接到所述存储单元阵列，并且包括多个锁存器；和缓冲随机存取存储器(RAM)，其连接到所述页缓冲器，所述方法包括：
将多位数据的第一位存储在所述页缓冲器的所述多个锁存器之一中；
将所述多位数据的第二位存储在所述缓冲RAM中；
将所述多位数据的第一位从所述页缓冲器的所述锁存器加载到所述存储单元阵列中的所述多个存储单元之一中；以及
通过所述页缓冲器，将所述多位数据的第二位从所述缓冲RAM重新加载到所述存储单元阵列中的所述多个存储单元之一中。
26、如权利要求25所述的方法，其中所述第一位包括多位数据的最低有效位(LSB)，其中所述第二位包括多位数据的最高有效位，以及其中先于存储LSB执行：
确定MSB是否正被编程到所述多位非易失性存储器件中；
如果确定所述MSB未被编程，则执行LSB编程；以及
如果确定MSB正被编程，则执行MSB编程。
27、如权利要求26所述的方法，其中执行LSB编程包括：
响应于LSB编程执行而生成验证读信号；
确定是否已经达到预定编程电平；以及
重复生成和确定步骤直到达到所述预定所述编程电平。
28、如权利要求26所述的方法，其中执行MSB编程包括：
执行MSB“00”编程；
执行MSB“10”编程；以及
执行MSB“01”编程。
29、如权利要求28所述的方法，
其中执行MSB“00”编程包括预读数据、加载数据和执行“00”编程；
其中执行MSB“10”编程包括第一次预读数据、第二次预读数据和执行“10”编程；以及
其中执行01编程包括通过所述页缓冲器重新加载数据、MSB 10编程的结果，预读数据和执行MSB“01”编程。
30、如权利要求26所述的方法，其中执行MSB编程包括：
执行MSB“00”编程；以及
执行MSB“01”编程。
31、如权利要求30所述的方法，
其中执行MSB“00”编程包括预读LSB、加载LSB和执行“00”编程；以及
其中执行01编程包括通过所述页缓冲器重新加载MSB“10”编程的结果、预读和执行MSB“01”编程。
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